JP2748873B2 - 強誘電体メモリ装置およびその動作制御方法 - Google Patents
強誘電体メモリ装置およびその動作制御方法Info
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Description
リ装置およびその動作制御方法に関する。
どのヒステリシス特性を有する強誘電体材料をメモリセ
ルに用い、電源を切断しても記憶を保持する機能を持つ
不揮発性メモリが実現されている。このようなメモリ装
置の例をして、特開昭63−201998号公報、19
88年2月の固体素子回路国際会議(Internat
ional Solid−State Circuit
s Conference,ISSCC)予稿集130
ページから131ページ、1994年2月の固体素子回
路国際会議予稿集268ページから269ページに報告
されているものなどがある。
誘電体メモリ装置の回路構成およびその動作について説
明する。
報に記載されている、2つのトランジスタおよび2つの
キャパシタから1つのメモリセルを構成する型(以下、
2T/2C型と呼ぶことにする)の、強誘電体メモリセ
ルの回路を示す。図21において、11はメモリセルの
選択信号線(以下、単に選択信号線と呼ぶ)、13はプ
レート線、12,/12はデータ信号線、101はメモ
リセル、102,103はメモリセルのスイッチングト
ランジスタ、104,105は強誘電体キャパシタであ
る。
ては、強誘電体キャパシタ104と105に、つねに反
対向きの分極方向を持つようにデータが書き込まれる。
この反対向きの分極を持つキャパシタからの電荷を、そ
れぞれデータ信号線12,/12上に読み出すことによ
り、データ信号線対に差電圧を生じさせ、それを差動型
増幅回路であるセンスアンプで増幅する。
105のヒステリシス特性モデルを示す。強誘電体キャ
パシタの両電極間の電圧Vに対する、自発分極電荷Qの
関係を示している。例えば強誘電体キャパシタ104,
105の分極が、それぞれA,Bの状態にあるときをデ
ータ“1”、逆の場合をデータ“0”に、というように
対応させる。このとき、強誘電体キャパシタの両電極間
にVeの電圧をかけると、データ“1”の場合、キャパ
シタ104からはQ1 の電荷が、キャパシタ105から
はQ0 の電荷が、それぞれ対応するデータ信号線12,
/12上に出力され、この電荷が上に述べたようなデー
タ信号線対の差電圧を生じさせるのである。
メモリ装置では、強誘電体キャパシタの両電極間にかか
る外部電圧が0になっても、強誘電体の内部に生じてい
る自発分極が、データを保持しているため、電源が切断
されても記憶を保つ、いわゆる不揮発性記憶動作が実現
される。
た強誘電体メモリ装置の、メモリセルアレイの部分回路
例を示す。図23において、11a〜cは選択信号線、
12a,b,/12a,bはデータ信号線、13a〜c
はプレート線、14はデータ信号線プリチャージ制御信
号線、15はデータ信号線プリチャージ電源線、16は
センスアンプ制御信号線である。101a〜fはメモリ
セル、102a,103aはメモリセルのスイッチング
トランジスタ、104a,105aは強誘電体キャパシ
タ、106a,bはデータ信号線プリチャージ回路、1
07a,bはセンスアンプである。
ミングチャート例を示す。以下、図23と図24を参照
しつつ、メモリセル101aに注目した場合の、強誘電
体メモリ装置の読み出し動作および書き込み動作につい
て説明する。なお、図24以下、本明細書記載の動作タ
イミングチャートにおいて、特にことわりのない限り、
ハイレベル“H”に相当するレベルは、メモリ装置外部
から供給される電源電圧、またはメモリ装置内部に設け
た電圧発生回路で発生される電圧のいずれかであり、ロ
ウレベル“L”に相当するレベルは接地電圧であるとす
る。これらの電圧の値は、場合に応じて、5Vや3Vな
ど、いろいろな値をとりうる。また、参考として、デー
タ“1”を読み出す場合の、図24の(1)〜(6)各
期間終了時点での、強誘電体キャパシタ104a,10
5aの分極状態を、タイミングチャートの下に示す。
リセルからデータを読み出す動作である。まず、期間
(1)で、データ信号線プリチャージ制御信号14をロ
ウレベルにすることにより、データ信号線プリチャージ
状態を解除する。ここでは、データ信号線プリチャージ
レベルは接地電圧としている。次に、期間(2)におい
て、選択信号線11aとプレート線13aをそれぞれハ
イレベルに上げ、メモリセル101aからデータ信号線
12a,/12a上にデータを出力する。このとき出力
されるデータ信号は、強誘電体キャパシタ内部の分極状
態に応じて決まり、図24では先に述べたように、デー
タ“1”が読み出されている様子を示している。その
後、期間(3)において、センスアンプ制御信号線16
を活性化し、データ信号線対12aと/12aとの間の
差電圧をセンス増幅する。
ータをメモリセルに再度書き戻す動作である。期間
(2)の時点で、読み出されたメモリセルのデータは破
壊されているので、このように再書き込み動作が必要と
なる。なお、メモリ装置外部から入力されるデータをメ
モリセルに書き込む場合には、(3)の期間に、データ
信号線対12a,/12a上に、所望のデータに対応す
る電圧を設定してから、次の期間(4)以降の動作を行
う。
ロウレベルにする。次の期間(5)において、センスア
ンプ制御信号線16をロウレベルとすることによりセン
スアンプを非活性とし、さらにプリチャージ制御信号線
14をハイレベルとして、データ信号線レベルを接地電
圧とする。こうすることにより、メモリキャパシタの分
極を、データ読み出し前の(1)の状態に戻すことがで
きる。最後に期間(6)において、選択信号線11aを
ロウレベルに下げ、メモリセルトランジスタを非導通に
して、メモリセルへのアクセス動作を完了する。
パシタの特性との関係について説明する。例えば、図2
4の(2)の期間で、選択信号線11aをハイレベルと
してスイッチングトランジスタ102a,103aを導
通させ、プレート線13aをハイレベルに立ち上げた状
態は、図21において、強誘電体キャパシタに−Veの
電圧をかけた状態に相当する。このとき、Q1 またはQ
0 の電荷がデータ信号線12a上に出力される。ところ
で、このままの状態では、“1”,“0”いずれが記憶
されていた場合でも、強誘電体キャパシタの分極状態
は、図22に示すh点にあって、“1”または“0”の
区別ができない。そこで、読み出された“1”,“0”
データに応じて、強誘電体キャパシタに+Ve,0の電
圧をかけて、データを書き戻す動作が必要である。これ
が、図24の(4)〜(5)の動作に相当する。 この
ように、強誘電体メモリセルを用いて、不揮発性記憶動
作を実現するためには、強誘電体キャパシタの両電極間
に、正負両方向の電圧をかける必要があることに注意す
る。
い、1つのトランジスタと1つの強誘電体キャパシタで
メモリセルを構成するもの(以下、1T/1C型と呼
ぶ)もあり、このような強誘電体メモリ装置の例として
は、1994年2月の固体素子回路国際会議予稿集26
8ページから269ページに報告されているものがあ
る。
ル回路を示す。11は選択信号線、12はデータ信号
線、13はプレート線、101は強誘電体メモリセル、
102はメモリセルスイッチングトランジスタ、104
は強誘電体キャパシタである。以後、すでに説明した図
面で用いられた回路要素に対応するものは、同じ記号を
用いて説明を省略する。
104のヒステリシス特性モデルを示す。1T/1C型
メモリセルでは、2T/2C型メモリセルと異なり、強
誘電体の2つの安定状態“A”/“B”を、それぞれデ
ータ“1”/“0”に対応させる。
用いたメモリセルアレイの部分回路例を図27に示す。
この場合は、メモリセルからの信号電圧は、例えばメモ
リセル101aが選択された場合には、データ信号線1
2a上のみに現れる。このように、1T/1C型メモリ
セルを用いるときには、2T/2C型の場合と異なり、
センス増幅動作を行う際のリファレンスレベルを、特別
に手段を設けて、対となるデータ信号線/12a上に発
生させる必要がある。図27では、そのリファレンスレ
ベルを発生する回路108a〜dと、その制御信号線1
7a〜bが付加されている。リファレンスレベルの具体
的な発生方法は、例えば、前述の文献、1994年2月
の固体素子回路国際会議予原稿集268ページ記載のも
のがある。リファレンスレベル発生方法の要点は、メモ
リセルから“1”に対応する信号を読み出したときのデ
ータ信号線電圧と、“0”に対応する信号を読み出した
ときのデータ信号線電圧との中間の電圧を発生すること
にある。
ル101aに注目したときの動作タイミングチャート例
を示す。参考として、データ“1”を読み出す場合の、
図28における(1)〜(6)の各期間終了時点での、
強誘電体キャパシタ104aの分極状態を、タイミング
チャートの下に示す。
合、対となるデータ信号線/12a上にリファレンスレ
ベルを発生させるため、リファレンスレベル発生回路1
08bの制御動作が加わり、回路108bから発生され
るリファレンスレベルが、データ信号線/12a上に読
み出されている。この点を除くと、動作は図24に示し
た2T/2C型メモリセルの動作と同様である。
リ(SRAM)に用いられる型のフリップフロップと強
誘電体キャパシタとを組み合わせて、不揮発性メモリ装
置を実現する例(以下、SRAM+強誘電体メモリセル
と呼ぶ)が、1988年2月の固体素子回路国際会議予
稿集130ページから131ページに報告されている。
メモリセル回路を示す。図において、18はSRAM部
に対する選択信号線、19,/19はSRAM部に対す
るデータ信号線、20,21はフリップフロップ電源線
である。また、109はフリップフロップ、110,1
11はフリップフロップを構成するNチャネル型トラン
ジスタ、112,113はフリップフロップを構成する
Pチャネル型トランジスタ、114,115はメモリセ
ル選択トランジスタである。
は、主に、電源を立ち上げた後に、強誘電体キャパシタ
からフリップフロップにデータを読み出し、通電中はS
RAMとして使用する。電源を立ち下げる時に、SRA
Mから強誘電体キャパシタにデータを転送することによ
り、電源を切断した後にも記憶を保持できる機能を持
つ。
21,図25などと対応づけるとすると、図29のSR
AM+強誘電体型のメモリ装置としてのメモリセル選択
信号線およびデータ信号線は、それぞれ18,19,/
19であるが、強誘電体メモリとしての動作上における
メモリセル選択信号線およびデータ信号線は、それぞれ
図中に示す11,12,/12となり、また、強誘電体
キャパシタからデータ信号線へのデータやりとりを行う
トランスファゲートは102,103となる。すなわ
ち、図29では、強誘電体メモリ装置としての動作に基
づいて、図中の各構成要素の番号を、図21,図25な
どと対応づけていることに注意する。
05へのデータ書き込み時、および、キャパシタ10
4,105からフリップフロップ109へのデータ読み
出し時の動作タイミングチャート例を示す。キャパシタ
104,105の分極状態と、データ“0”,“1”の
対応関係は、図22と同様であるとする。このとき、デ
ータ“1”の書き込みおよび読み出しの場合の、(1)
〜(10)の各期間終了時点での、強誘電体キャパシタ
104,105の分極状態を、タイミングチャートの下
に示す。
パシタへのデータ書き込みは、フリップフロップがデー
タを保持している状態(図ではデータ信号線12が
“H”、データ信号線/12が“L”としている)であ
る(1)の期間に、選択信号線11をハイレベルとす
る。次に(2)〜(3)の期間で、プレート線13をロ
ウレベルからハイレベルへ、またハイレベルからロウレ
ベルへと駆動する。その後、(4)の期間にフリップフ
ロップ電源線21をロウレベルにおとすことで、フリッ
プフロップ109の電源を切断し、最後に期間(5)で
選択信号線11をロウレベルにする。こうして、キャパ
シタ104,105へ、フリップフロップ109に記憶
されていたデータに対応する分極状態が設定され、以
後、メモリ装置の電源を切断しても、記憶を保持でき
る。
へのデータ読み出しは、まず、期間(6)で、選択信号
線11をハイレベルとし、次いで期間(7)でプレート
線13をロウレベルからハイレベルへと駆動することに
より、キャパシタ104,105の両電極間に電圧をか
けて分極状態に対応する電荷をデータ信号線12,/1
2上に読み出す。その後、期間(8)で、フリップフロ
ップ電源線21をハイレベルに立ち上げてフリップフロ
ップ109を活性化し、期間(7)で読み出した信号電
圧を増幅する。次に期間(9)でプレート線13をロウ
レベルに戻し、さらに期間(10)で選択信号線11を
ロウレベルに戻して、データ読み出し動作を完了する。
この後、通常のSRAMとしてメモリ動作を行うことが
可能である。
は、キャパシタ105の分極状態は不定であるが、期間
(5)が終了した最終時点では分極状態が決定している
ので、差し支えない。また、(10)の期間終了時点
で、キャパシタ104の両電極間には電圧がかかってお
り、分極状態は、電圧0に対応する点にはないが、これ
も、次にデータを書き込む時点で分極状態が決定される
ので問題はない。
ロップ109内部のPチャネル型トランジスタ112,
113の代わりに、抵抗などの受動素子を用いることも
可能である。
をロウレベルからハイレベルへと駆動することによっ
て、強誘電体キャパシタの両電極間に正負両方向の電圧
をかけ、データを読み出す方式をとっている。一方で、
プレート線をある中間電圧に設定することで強誘電体キ
ャパシタの両電極間に正負両方向の電圧をかけ、データ
を読み出す方式をとることもできる。図31にそのよう
なメモリ装置のメモリセルアレイ部分回路例を示す。図
31において、116a,bはデータ信号線プリチャー
ジ・バランス制御回路、22はデータ信号線バランス制
御信号線、その他は図27と同様である。
ト例である。プレート線13がハイレベル電圧とロウレ
ベル電圧との中間の電圧に固定されていることに注意す
る。図31と図32を参照しつつ、メモリセル101a
に注目した場合の、読み出し動作および書き込み動作に
ついて説明する。参考として、(1)〜(7)の各期間
終了時点での、強誘電体キャパシタ104aの分極状態
も動作タイミングチャートの下に示しておく。
ャージ制御信号14をロウレベルにすることにより、デ
ータ信号線プリチャージ状態を解除する。ここでも、デ
ータ信号線プリチャージレベルは接地電圧としている。
次に、期間(2)において、選択信号線11aをハイレ
ベルに上げ、メモリセル101aからデータ信号線12
a上にデータを出力する。ここで、図28の動作と異な
るところは、プレート線13を駆動しないことである。
データ信号線プリチャージレベルが接地電圧、プレート
線が中間電圧(Vmとする)であるため、期間(2)で
メモリセルトランジスタ102aが導通状態となったと
きに、強誘電体キャパシタ104aの両電極間には、プ
レート線からデータ信号線への方向を電圧の正の向きと
して、ほぼ−Vmの電圧がかかる。すると、強誘電体キ
ャパシタ104aから分極の状態に応じた信号電圧が、
データ信号線12a上に読み出される。同時に、対とな
るデータ信号線/12a上には、回路108bによって
リファレンスレベルを発生させる。続く期間(3)にお
いて、センスアンプ制御信号16を活性化し、データ信
号線対12aと/12aとの間の差電圧をセンス増幅す
る。
リセルに書き込む場合には、期間(4)において、所望
のデータに対応する電圧をデータ信号線対12a,/1
2aに設定しておく。
号線16をロウレベルとすることによりセンスアンプを
非活性とし、さらにデータ信号線バランス制御信号線2
2をハイレベルとして、データ信号線レベルをプレート
線と同じ中間電圧Vmとする。こうすることにより、メ
モリセルキャパシタの分極を、データ読み出し前(1)
の状態に戻すことができる。
ルに下げ、メモリセルトランジスタを非導通とした後、
期間(7)でデータ信号線対12a,/12aを接地電
圧にプリチャージした状態にして、メモリセルへのアク
セス動作の1サイクルを完了する。
電圧は、強誘電体キャパシタの両電極間にかけられる電
圧値に依存し、一般に、両電極間にかけられる電圧値が
大きいほど信号電圧も大きい。上に述べた例のような強
誘電体メモリ装置の動作では、強誘電体キャパシタの両
電極間にかけられる電圧は、プレート線設定電圧とデー
タ信号線の電圧振幅とに関係する。したがって、プレー
ト線設定電圧およびデータ信号線の電圧振幅は、強誘電
体から読み出される信号電圧を、センスアンプが正常に
データをセンス増幅できる値であるならば、どのように
設定してもよい。例えば、プレート線の設定電圧を、電
源電圧の1/2に、データ信号線の振幅を接地電圧と電
源電圧の間とする方法がある。電源電圧は、メモリ装置
外部から供給されるものでもよいし、メモリ装置内部の
電圧発生回路で発生された電圧でもよい。
チャージレベルを接地電圧としたが、この電圧は、プレ
ート線設定電圧Vmと異なる電圧であれば、すなわち、
選択信号線11aをハイベルとしたときに、強誘電体キ
ャパシタの両電極間にゼロでない電圧がかかれば、どの
ような電圧でもよい。
ランス制御回路116a,bの具体的回路を示す。デー
タ信号線プリチャージ用トランジスタ117,118は
図23や図27と同様であり、それに加えて、データ信
号線バランス用トランジスタ119が設けられている。
データ信号線対12,/12がそれぞれ電源電圧と接地
電圧とになっている状態から、トランジスタ119を導
通させると、データ信号線対12,/12はほぼ等しい
寄生容量値を持つため、データ信号線電圧は電源電圧の
1/2となる。プレート線設定電圧が電源電圧の1/2
の場合には、このような回路が有効である。
用いて説明したが、プレート線を駆動せずに動作させる
強誘電体メモリ装置は、メモリセルの型によらない。上
に述べた2T/2C型やSRAM+強誘電体型でも同様
の動作が可能である。
強誘電体メモリ装置では、メモリセルからデータを読み
出す場合に、次に記すような事情により、強誘電体キャ
パシタの両電極間に十分な電圧がかからないという問題
点があった。
な、プレート線を駆動して動作させる型(以下、プレー
ト駆動型とよぶ)の強誘電体メモリ装置において、メモ
リセルからデータを読み出す時には、ビット線がフロー
テイングである。したがって、プレート線をロウレベル
からハイレベルへと駆動した際に、メモリセルの強誘電
体キャパシタを介したカップリングによってデータ信号
線電圧が変動し、強誘電体キャパシタの両電極間に抗電
界ECに前記強誘電体の膜厚を乗じて電圧に換算した抗
電圧VC以上の電圧がかからなくなってしまい、強誘電
体の分極反転が起こらなくなってしまう場合が起こりう
る。
明する。
体キャパシタの常誘電体成分の容量値をCSとする。
グトランジスタ102が非導通、すなわちメモリセル1
01が非選択となっている状態から、トランジスタ10
2が導通する電圧VBOOTを選択信号線11に与えた
状態とする。そして、プレート線13を初期状態の電圧
VPL0から、最終状態の電圧VPLに駆動したとき、
データ信号線12の初期電圧をVDL0、最終電圧をV
DL、トランジスタ102と強誘電体キャパシタ104
とが接続されている節点23の初期電圧をVS0、最終
電圧はトランジスタ102が導通しているためVDLと
なる、とすると、初期状態の図34の系の全電荷Qi
は、 Qi=CS×(VS0−VPL0)+CD×VDL0 …(1) 最終状態の系の全電荷Qfは、 Qf=CS×(VDL−VPL)+CD×VDL …(2) Qi=Qfでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値|VPL−VDL|を求めると、
は、強誘電体キャパシタの抗電圧より大きくなければな
らないから、 |VPL−VDL|≧VC …(4) ここで、データ信号線を接地電圧GNDプリチャージ、
すなわちVDL0=0、また、VS0,VPL0いずれ
もGNDであったとすると、(3),(4)式は次のよ
うになる。
とすると、(5)式は CD ≧ 0.833…×CS …(6) となる。
Dに下限があり、CDがその下限値以上でないと、強誘
電体キャパシタの両電極間にVC以上の電圧がかからな
いことを示している。このように、プレート線を駆動す
ることによって、強誘電体キャパシタを介したカップリ
ングによってデータ信号線の電圧が変動するため、一般
的に、(3),(4)式に示す条件を満たさないと、メ
モリセルから十分な読み出し信号電圧が得られない。
線を駆動せずに動作させる型(以下、プレート非駆動型
とよぶ)の強誘電体メモリ装置においても、メカニズム
は上記のプレート駆動型と異なるが、その場合と同様の
問題が生じる。
おいては、メモリセルにアクセスしていない状態では、
記憶データを破壊しないために、強誘電体キャパシタの
両電極間にかかる電圧をゼロにしておく必要がある。す
なわち、プレート線を中間電圧に設定してあると、強誘
電体キャパシタの対極の節点、つまりメモリセルスイッ
チングトランジスタと強誘電体キャパシタとを接続した
節点も同じ中間電圧になっている。この状態から、メモ
リセルよりデータを読み出すために、選択信号線をハイ
レベルに上げると、まず、データ信号線上に、強誘電体
キャパシタとメモリセルのスイッチングトランジスタと
の接続節点に蓄えられている電荷が、データ信号線上に
出力されるために、データ信号線電圧がそのプリチャー
ジレベルから変動する。このため、強誘電体キャパシタ
の両電極間に抗電圧VC以上の電圧がかからなくなって
しまい、強誘電体の分極反転が起こらなくなってしまう
場合が起こりうる。
について詳しく説明する。図35が図34と異なる点
は、プレート線13の電圧が一定値VPLCであること
である。
イッチングトランジスタ102が非導通、すなわちメモ
リセル101が非選択となっている初期状態から、10
2が導通する電圧VBOOTを選択信号線11に与えた
最終状態へ移る場合について考える。
の図35の系の全電荷Qiは、 Qi=CS×(VS0−VPLC)+CD×VDL0 …(7) 最終状態の系の全電荷Qfは、 Qf=CS×(VDL−VPLC)+CD×VDL …(8) Qi=Qfでなければならないという条件から、最終状
態における、強誘電体キャパシタの両電極間にかかる電
圧の絶対値|VPLC−VDL|を求めると、
の|VPLC−VDL|は、強誘電体キャパシタの抗電
圧より大きくなければならないから、 |VPLC−VDL|≧VC …(10) ここでまた、データ信号線を接地電圧GNDプリチャー
ジ、すなわちVDL0=0、また、VS0,VPLCい
ずれも電源電圧VCCの1/2であったとすると、(1
0),(11)式は次のようになる。
とすると、(11)式は CD ≧ 10×CS …(12) となる。
線の寄生容量値CDに下限値があることを示している。
このように、プレート線非駆動型の強誘電体メモリ装置
においても、一般的に(9),(10)式に示す条件を
満たさないと、メモリセルから十分な読み出し信号電圧
が得られないことがわかる。
CDの下限値についての議論であった。ところで、メモ
リセルから読み出される信号電荷をデータ信号線上に出
力して信号電圧とする読み出し方式の場合には、信号電
圧VSIGは、例えば、1T/1C型メモリセルを用い
た場合、図26における電荷Q0 およびQ1 、または電
荷Qrを用いて、
ルが、データ“0”読み出し時のデータ信号線の電圧
と、データ“1”読み出し時のデータ信号線の電圧の、
ちょうど中間の電圧に設定された場合を意味している。
リファレンスレベルがその中間の値からずれるときに
は、因子1/2でなく、0より大きく1より小さい、あ
る値になる。
増幅できる最小電圧値VSEを上回らなければならない
から、 VSIG ≧ VSE …(14) すなわち、(13),(14)式は、寄生容量値CDが
ある程度以上になると、VSIGが小さくなりすぎ、セ
ンスアンプが正常にデータを増幅可能な最小電圧値を下
回ってしまい、動作不可能になることを意味している。
このことから、寄生容量値CDには上限値もあることが
わかる。
誘電体メモリ装置においては、寄生容量値CDと容量値
CSとの関係について、図36に示すような関係があ
る。図36で、一点鎖線がプレート駆動型強誘電体メモ
リ装置における寄生容量値CDの下限値を、点線がプレ
ート非駆動型強誘電体メモリ装置における寄生容量値C
Dの下限値を、それぞれ示し、また、実線は、センスア
ンプが正常にデータ増幅可能となる読み出し信号電圧を
メモリセルから得るために必要な寄生容量値CD上限値
を示している。ハッチングのかかった部分が、プレート
駆動型および非駆動型それぞれの動作モードにおける、
動作可能範囲となる。
おいては、メモリセルからデータを読み出す際に、その
動作方式によってメカニズムの違いはあるにせよ、デー
タ信号線の電圧変動が起こるために、ある条件のもとで
は、強誘電体キャパシタの両電極間に、分極が反転する
電圧である抗電圧がかからず、正常なデータ読み出し動
作が行われないという問題点があった。
定した動作が可能な強誘電体メモリ装置およびその動作
制御方法を提供することにある。
装置は、強誘電体材料を用いた強誘電体キャパシタ、デ
ータの入出力を行うデータ信号線、アドレス信号に対応
して選択される選択信号線、前記強誘電体キャパシタと
前記データ信号線との間に設けられ、かつ前記選択信号
線により選択制御されるスイッチ手段とからなり、前記
強誘電体の分極状態を記憶データに対応させ、前記強誘
電体キャパシタの両電極間にゼロでない第1の電圧をか
けたときに、前記強誘電体キャパシタと前記データ信号
線との間に流れる電流が前記強誘電体キャパシタの分極
の状態により異なることを利用し、前記電流の前記記憶
データによる差異を検知する、ないしは前記電流の差異
により前記データ信号線上に現れる電圧の違いを検知す
ることで、記憶されていたデータの読み出しを行うメモ
リセル、前記複数のメモリセルが接続された前記データ
信号線を、前記記憶されていたデータによる電流の差異
を検知する回路である電流型センスアンプまたは前記電
圧の差異を検知する回路である電圧型センスアンプに入
力した単位メモリセルアレイ、前記単位メモリセルアレ
イを複数配列したメモリセルアレイを有し、前記選択信
号線を、前記メモリセルが選択状態となる第2の電圧に
設定し、前記メモリセルからデータをデータ信号線上に
読み出す際に、前記強誘電体キャパシタの分極による電
流以外の要因によって前記データ信号線に対して流れ込
む電荷を吸収する手段を具備し、前記強誘電体キャパシ
タの両電極間に前記強誘電体キャパシタの抗電界以上の
電界をかけることを特徴とする。
動作制御方法において、前記強誘電体キャパシタに記憶
されているデータを読み出す際に、データ信号線の電圧
を第3の電圧に設定し、プレート線の電圧を、データ読
み出し動作前の電圧である第4の電圧から、第3の電圧
と異なる第5の電圧に駆動し、選択信号線の電圧をメモ
リセルが選択状態となる第2の電圧に設定して、強誘電
体キャパシタの第1と第2の端子間に電圧差を生じさせ
ることにより、前記データ信号線上に、前記メモリセル
が記憶しているデータに対応する信号を出力させること
を特徴とする。
動作制御方法において、前記メモリセルに記憶されてい
るデータを読み出す際に、データ信号線の電圧を第3の
電圧に設定し、プレート線の電圧を一定電圧でありかつ
第3の電圧と異なる第6の電圧に設定し、選択信号線の
電圧を前記メモリセルが選択状態となる第2の電圧に設
定して、強誘電体キャパシタの第1と第2の端子間に電
圧差を生じさせることにより、前記データ信号線上に、
前記メモリセルが記憶しているデータに対応する信号を
出力させることを特徴とする。
際に、データ信号線の電圧変動を抑制し、強誘電体キャ
パシタの両電極間に確実に抗電圧以上の電圧をかける手
段を具備することにより、強誘電体メモリ装置を安定に
動作させることを特徴とする。
する。
施例は、例えば図31に示されるような強誘電体メモリ
装置のデータ信号線に、データ信号線電圧変動抑制手段
制御信号線24で制御される電圧変動抑制手段120a
〜dを備えたものである。メモリセル101a〜fから
データを読み出す際の、データ信号線12a,/12
a,12b,/12bの電圧変動を抑える手段として、
メモリセルから出される、強誘電体の分極反転による電
荷以外のノイズ分の電荷を吸収する手段が、電圧変動抑
制手段120a〜dに相当する。
ート駆動型強誘電体メモリ装置のデータ信号線12a,
b、/12a,bに、ノイズ吸収手段125a〜d、具
体的には、データ信号線電圧変動抑制回路制御信号線2
8a,bを一方の端子に接続したキャパシタを接続し
た、本発明の第2の実施例を示す。その動作タイミング
チャートを図3に示す。信号線28a,bは、待機時に
はハイレベルとなっており、選択信号線11a,13a
を立ち上げる前ないしは同時にロウレベルに下げ、メモ
リセルから出力されるノイズに対して逆カップリングさ
せることで、ノイズを吸収している。前記キャパシタの
サイズの調節、または、信号線28a,bのロウレベル
とハイレベルの電圧値の調節により、吸収されるノイズ
電荷量を変えることができ、メモリセルからのノイズの
大きさに応じて、それらを適当な値に設定するとよい。
信号線28aの立ち上げのタイミングは、センスアンプ
活性化前(図中実線で示した)から、読み出し動作サイ
クルの終了時(図中、一点鎖線で示した)のいつでもよ
い。ここでは、メモリセル101aが選択されている場
合についての動作が示されているが、メモリセル101
b,eなどが選択される場合には、信号線28a,28
bの動作が逆になる。本実施例において、前記キャパシ
タとして、メモリセルに用いる強誘電体キャパシタを用
いることも可能であり、また、場合に応じてキャパシタ
を複数用いることも可能である。
示したプレート非駆動型強誘電体メモリ装置に図2のデ
ータ信号線電圧変動抑制回路125a〜dを適用した、
本発明の第3の実施例の回路と動作タイミングチャート
である。データ信号線電圧変動抑制回路制御信号線28
a,bの制御方法など、図3と同様である。
〜dとして、図6に示すような、トランジスタとキャパ
シタとからなる回路を用いることも可能である。図6の
回路を、図4のプレート非駆動型強誘電体メモリ装置に
適用した、本発明の第4の実施例の動作タイミングチャ
ート例を図7に示す。制御信号線28aの制御の方式は
図3,図5と同様である。さらにそれに、前記トランジ
スタのゲート端子にデータ信号線電圧変動抑制回路ゲー
ト制御信号線29を接続し、この制御信号線29によっ
て、キャパシタとデータ信号線とを接続/切断する動作
が加わることになる。図中、信号線28aおよび29の
実線と一点鎖線は、それぞれの信号と立ち上がりおよび
立ち下がりが、実線と一点鎖線の間のタイミングにあれ
ばよいことを示している。
シタを用いることが可能である。また、ノイズ吸収手段
125として、1つまたは複数のメモリセルを用いるこ
とが可能である。
動作は、メモリセルからデータを読み出すときに必要な
ものであり、データ書き込みの際には特に必要でない。
したがって、書き込み動作を行う場合には、本発明の第
5の実施例である図8に示すように、制御信号29をロ
ウレベルとしたまま、ノイズ吸収手段125を非活性と
しておいてもよい。この場合、図の(2)の期間で、デ
ータの読み出し動作が行われており、このときの読み出
しデータは、正常でない可能性があるが、その読み出し
データは使わず、そのメモリセルに対してはその後デー
タを書き込むので差し支えない。または、本発明の第6
の実施例である図9に示すように、動作サイクルの最初
に、データ信号線12a,/12aに対して、書き込み
データに対応する電圧を設定しておいてもよい。
タとの接続節点の電圧を、データ信号線電圧変動抑制回
路プリチャージ制御信号線30をゲートに接続したトラ
ンジスタによって、データ信号線電圧変動抑制回路プリ
チャージ電源線31の電圧にプリセット可能にした形式
の回路である。これにより、接続節点の電圧を待機時に
設定しておくことができ、吸収可能なノイズ電圧の可変
性が増すことになる。図11は図10の回路を用いた本
発明の第7の実施例の動作タイミングチャートである。
図7の場合に加え、さらに信号線30の制御動作が加わ
っている。
シタの代わりに、ダイオード素子を用いてもよい。図1
2(a),(b)に上記ノイズ吸収手段125としてダ
イオードを用いる、本発明の第8の実施例の回路を示
す。
データ信号線12a,b、/12a,bにデータ信号線
電圧変動抑制回路ゲート制御信号線29a,bで制御さ
れ、定電圧源ないしは定電流源線32a,bを接続し
て、前記ノイズを吸収する、本発明の第9の実施例の方
法がある。その動作タイミングチャートを図14に示
す。図7の信号線29などと同様に、定電圧源または定
電流源126a〜dを信号線29a,bで制御する。
5に示すように、図13の回路を用い、定電圧源または
定電流源126a〜dの活性化されている時間を、制御
信号29aのハイレベルの期間△tで調節することによ
り、ちょうどデータ信号線に出力されるノイズ電荷を吸
収するように設定することもできる。
セルに対して本発明を適用した、第11の実施例を示
す。メモリセル内の節点12,/12に、図6と同様
に、トランジスタ122a,bとキャパシタ123a,
bとからなるノイズ吸収手段121を接続した例であ
る。ノイズ吸収手段121は、本発明の第12の実施例
において図17に示すような端子に接続してもよい。
グチャート例を図18に示す。図29および図30に説
明した、従来のSRAM+強誘電体型メモリセルの動作
に、ノイズ吸収手段121の制御信号端子25,26の
動作が加わる。この25,26の動作タイミングについ
ては、図7と同様である。
に接続するのでなく、本発明の第13の実施例である図
19に示すように、SRAMとしてのデータ信号線1
9,/19に接続することも可能である。こうすること
により、省面積化がはかれる。その動作タイミングチャ
ートを図20に示す。強誘電体キャパシタ104,10
5からフリップフロップ109にデータを読み出す際
に、SRAM部に対する選択信号線18をハイレベルに
立ち上げ、かつデータ信号線容量値調節回路制御信号線
25,データ信号線容量値調節回路内部キャパシタ端子
線26とをこれまで説明してきたような動作をさせるこ
とにより、ノイズを吸収できる。
モリセルとして主に1T/1C型とSRAM+強誘電体
型のものを例にとって説明してきたが、本発明の適用は
それらのメモリセルに限るものではない。データを読み
出す時に強誘電体キャパシタの両電極間に電圧をかける
際、強誘電体キャパシタの両電極に接続される節点の電
圧変動が問題となるような動作方式をとる強誘電体メモ
リ装置全てに、本発明は上記の実施例と同様にして適用
可能である。また、以上に述べた各々の実施例同士を組
み合わせて本発明のメモリ装置を実現することも可能で
ある。
とにより、データ読み出し時のデータ信号線の電圧変動
によって、強誘電体キャパシタの両電極間に抗電圧以上
の電圧がかからずに、十分な読み出し信号電圧を得るこ
とができない、という事態を回避でき、安定した強誘電
体メモリ装置動作を行うことができる。
電圧変動抑制手段を付加した強誘電体メモリ装置の回路
図である。
カップリングキャパシタを接続した強誘電体メモリ装置
の回路図である。
カップリングキャパシタを接続した強誘電体メモリ装置
の回路図である。
圧変動抑制回路として、トランジスタとキャパシタとを
組み合わせた回路を用いた強誘電体メモリ装置の回路図
である。
タイングチャートである。
装置の動作タイングチャートである。
装置の動作タイングチャートである。
ジスタとキャパシタとを組み合わせた回路に、プリチャ
ージトランジスタを付加した回路を示す図である。
動作タイングチャートである。
電圧変動抑制回路として、トランジスタとダイオードと
を組み合わせた回路を用いた強誘電体メモリ装置の回路
図である。
に定電圧源または定電流源を接続した強誘電体メモリ装
置の回路図である。
タイミングチャートである。
強誘電体メモリ装置の回路図である。
強誘電体メモリ装置の回路図である。
トである。
強誘電体メモリ装置の回路図である。
シタとからなるメモリセル回路例を示す図である。
かる電圧Vと自発分極電荷Qとの関係を示す図である。
装置のメモリセルアレイ回路例を示す図である。
シタとからなるメモリセル回路例を示す図である。
かる電圧Vと自発分極電荷Qとの関係を示す図である。
装置のメモリセルアレイ回路例を示す図である。
モリセル回路例を示す図である。
リセルアレイ回路例を示す図である。
路例を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
て、メモリセルからデータを読み出す時の、データ信号
線の電圧変動を示す図である。
パシタの常誘電体成分容量値と、強誘電体メモリ装置の
動作可能範囲との関係を示す図である。
データ信号線 13,13a,13b,13c プレート線 14 データ信号線プリチャージ制御信号線 15 データ信号線プリチャージ電源線 16 センスアンプ制御信号線 17a,17b リファレンスレベル発生回路制御信号
線 18 SRAM+強誘電体型メモリ装置において、SR
AM部に対する選択信号線 19,/19 SRAM+強誘電体型メモリ装置におい
て、SRAM部に対するデータ信号線 20,21 フリップフロップ電源線 22 データ信号線バランス制御信号線 23 メモリセル内部節点 24 データ信号線電圧変動抑制手段制御信号線 25,25a,25b データ信号線容量値調節回路制
御信号線 26,26a,26b データ信号線容量値調節回路内
部キャパシタ端子線 27a,27b データ信号線接続用トランスファゲー
ト制御信号線 28a,28b データ信号線電圧変動抑制回路制御信
号線 29 データ信号線電圧変動抑制回路ゲート制御信号線 30 データ信号線電圧変動抑制回路プリチャージ制御
信号線 31 データ信号線電圧変動抑制回路プリチャージ電源
線 32a,32b 定電圧源または定電流源用電源線 101,101a,101b,101c,101d,1
01e,101f 強誘電体メモリセル 102,102a,103,103a メモリセルスイ
ッチングトランジスタ 104,104a,105,105a 強誘電体キャパ
シタ 106a,106b データ信号線プリチャージ回路 107a,107b センスアンプ回路 108a,108b,108c,108d リファレン
スレベル発生回路 109 フリップフロップ 110,111 フリップフロップを構成するNチャネ
ル型トランジスタ 112,113 フリップフロップを構成するPチャネ
ル型トランジスタ 114,115 メモリセル選択トランジスタ 116,116a,116b データ信号線プリチャー
ジ・バランス制御回路 117,118 データ信号線プリチャージ用トランジ
スタ 119 データ信号線バランス用トランジスタ 120a,120b,120c,120d データ信号
線電圧変動抑制手段 121,121a,121b,121c,121d デ
ータ信号線容量値調節回路 122a トランジスタ 123a キャパシタ 124a,124b,124c,124d,124e,
124f,124g,124h データ信号線接続用ト
ランスファゲート 125a,125b,125c,125d データ信号
線電圧変動抑制回路 126a,126b,126c,126d 定電圧源ま
たは定電流源 Q 強誘電体分極電荷量 V 電圧 Ve 強誘電体キャパシタ電極間にかかる電圧 Q0 ,Q1 強誘電体キャパシタから出力される電荷量 VDL0 データ信号線電圧初期値 VDL データ信号線電圧最終値 VS0 メモリセル内部節点電圧初期値 VPL0 プレート線電圧初期値 VPL プレート線電圧最終値 Qi メモリセルアレイ系の初期総電荷量 Qf メモリセルアレイ系の最終総電荷量 EC 強誘電体の抗電界 VC 強誘電体の抗電圧 Vm プレート線中間電圧設定値 VSIG メモリセルから読み出される信号電圧値 VSE センスアンプが正常にデータ増幅可能な最小信
号電圧値 CD データ信号線寄生容量値 CS 強誘電体キャパシタの常誘電体成分容量値 VCC 電源電圧 VBOOT 電源電圧 GND 接地電圧
Claims (23)
- 【請求項1】強誘電体材料を用いた強誘電体キャパシ
タ、データの入出力を行うデータ信号線、アドレス信号
に対応して選択される選択信号線、前記強誘電体キャパ
シタと前記データ信号線との間に設けられ、かつ前記選
択信号線により選択制御されるスイッチ手段とからな
り、前記強誘電体キャパシタの分極状態を記憶データに
対応させ、前記強誘電体キャパシタの両電極間にゼロで
ない第1の電圧をかけたときに、前記強誘電体キャパシ
タと前記データ信号線との間に流れる電流が前記強誘電
体キャパシタの分極の状態により異なることを利用し、
前記電流の前記記憶データによる差異を検知する、ない
しは前記電流の差異により前記データ信号線上に現れる
電圧の差異を検知することで、記憶されていたデータの
読み出しを行うメモリセル、前記複数のメモリセルが接
続された前記データ信号線を、前記記憶されていたデー
タによる電流の差異を検知する回路である電流型センス
アンプまたは前記電圧の差異を検知する回路である電圧
型センスアンプに入力した単位メモリセルアレイ、前記
単位メモリセルアレイを複数配列したメモリセルアレイ
を有し、 前記選択信号線を、前記メモリセルが選択状態となる第
2の電圧に設定し、前記メモリセルからデータをデータ
信号線上に読み出す際に、前記強誘電体キャパシタの分
極による電流以外の要因によって前記データ信号線に対
して流れ込む電荷を吸収する手段を具備し、前記強誘電
体キャパシタの両電極間に前記強誘電体キャパシタの抗
電界以上の電界をかけることを特徴とする強誘電体メモ
リ装置。 - 【請求項2】前記メモリセルが、1つ以上の強誘電体キ
ャパシタと1つ以上のトランジスタとからなることを特
徴とする請求項1記載の強誘電体メモリ装置。 - 【請求項3】前記メモリセルが、1つの強誘電体キャパ
シタと1つのトランジスタとからなり、前記強誘電体キ
ャパシタの第1および第2の端子を、それぞれ前記トラ
ンジスタのソース端子およびプレート線に接続し、前記
トランジスタのドレイン端子をデータ信号線に接続し、
前記トランジスタのゲート端子を選択信号線に接続した
ことを特徴とする請求項2記載の強誘電体メモリ装置。 - 【請求項4】前記メモリセルが、2つの強誘電体キャパ
シタと2つのトランジスタとからなり、第1の強誘電体
キャパシタの第1および第2の端子を、それぞれ第1の
トランジスタのソース端子およびプレート線に接続し、
前記第1のトランジスタのドレイン端子を第1のデータ
信号線に、ゲート端子を選択信号線にそれぞれ接続し、
第2の強誘電体キャパシタの第1および第2の端子を、
それぞれ第2のトランジスタのソース端子およびプレー
ト線に接続し、前記第2のトランジスタのドレイン端子
を第2のデータ信号線に、ゲート端子を選択信号線にそ
れぞれ接続したことを特徴とする請求項2記載の強誘電
体メモリ装置。 - 【請求項5】前記メモリセルが、1つの強誘電体キャパ
シタと2つのトランジスタとからなり、前記強誘電体キ
ャパシタの第1および第2の端子を、それぞれ第1およ
び第2のトランジスタのソース端子に接続し、前記第1
のトランジスタのドレイン端子を第1のデータ信号線
に、ゲート端子を選択信号線にそれぞれ接続し、前記第
2のトランジスタのドレイン端子を第2のデータ信号線
に、ゲート端子を選択信号線にそれぞれ接続したことを
特徴とする請求項2記載の強誘電体メモリ装置。 - 【請求項6】前記メモリセルが、複数のトランジスタま
たは複数のトランジスタと受動素子との組み合わせでな
るフリップフロップ回路と、1つまたは複数の強誘電体
キャパシタとからなることを特徴とする請求項1記載の
強誘電体メモリ装置。 - 【請求項7】前記メモリセルが、複数のトランジスタま
たは複数のトランジスタと受動素子との組み合わせでな
るフリップフロップ回路と、2つの強誘電体キャパシタ
とからなり、前記フリップフロップ回路の2つの端子で
あるデータ信号線を、前記電流型センスアンプないしは
電圧型センスアンプへつながる信号線対にそれぞれ第
1,第2のトランスファゲートを介して接続し、前記デ
ータ信号線をそれぞれ第3,第4のトランスファゲート
を介して前記2つの強誘電体キャパシタのそれぞれの第
1の端子と接続し、前記第1,第2のトランスファゲー
トのゲート制御信号端子を選択信号線に接続し、前記第
3,第4のトランスファゲートのゲート制御信号端子を
制御信号線に接続し、前記2つの強誘電体キャパシタの
それぞれの第2の端子をプレート線に接続したことを特
徴とする請求項6記載の強誘電体メモリ装置。 - 【請求項8】請求項1〜7のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記強誘電
体キャパシタに記憶されているデータを読み出す際に、
データ信号線の電圧を第3の電圧に設定し、プレート線
の電圧を、データ読み出し動作前の電圧である第4の電
圧から、第3の電圧と異なる第5の電圧に駆動し、選択
信号線の電圧をメモリセルが選択状態となる第2の電圧
に設定して、強誘電体キャパシタの第1と第2の端子間
に電圧差を生じさせることにより、前記データ信号線上
に、前記メモリセルが記憶しているデータに対応する信
号を出力させることを特徴とする強誘電体メモリ装置の
動作制御方法。 - 【請求項9】請求項1〜7のいずれかに記載の強誘電体
メモリ装置の動作を制御する方法において、前記メモリ
セルに記憶されているデータを読み出す際に、データ信
号線の電圧を第3の電圧に設定し、プレート線の電圧を
一定電圧でありかつ第3の電圧と異なる第6の電圧に設
定し、選択信号線の電圧を前記メモリセルが選択状態と
なる第2の電圧に設定して、強誘電体キャパシタの第1
と第2の端子間に電圧差を生じさせることにより、前記
データ信号線上に、前記メモリセルが記憶しているデー
タに対応する信号を出力させることを特徴とする強誘電
体メモリ装置の動作制御方法。 - 【請求項10】前記データ信号線に、キャパシタの第1
の端子を接続し、前記キャパシタの第2の端子を制御信
号線に接続し、前記メモリセルからデータを読み出す時
に、前記制御信号線を駆動することにより、データ読み
出し時のデータ信号線電圧変動を抑制し、前記強誘電体
キャパシタの両電極間に抗電界以上の電界をかけること
を特徴とする請求項8または9記載の強誘電体メモリ装
置の動作制御方法。 - 【請求項11】前記制御信号線を、前記プレート線と逆
の電圧方向に駆動することを特徴とする請求項10記載
の強誘電体メモリ装置の動作制御方法。 - 【請求項12】前記制御信号線を、前記第5の電圧から
前記第4の電圧に駆動することを特徴とする請求項10
記載の強誘電体メモリ装置の動作制御方法。 - 【請求項13】前記キャパシタとして、1つまたは複数
の前記強誘電体キャパシタを用いることを特徴とする請
求項10記載の強誘電体メモリ装置の動作制御方法。 - 【請求項14】前記データ信号線に、第1の制御信号線
により選択制御されるスイッチ手段にキャパシタの第1
の端子を接続した回路を接続し、前記キャパシタの第2
の端子を第2の制御信号線に接続し、前記メモリセルか
らデータを読み出す時に、前記第1の制御信号を前記ス
イッチ手段が選択状態となる電圧に設定し、前記第2の
制御信号線を駆動することにより、データ読み出し時の
データ信号線電圧変動を抑制し、前記強誘電体キャパシ
タの両電極間に抗電界以上の電界をかけることを特徴と
する請求項8または9記載の強誘電体メモリ装置の動作
制御方法。 - 【請求項15】前記第2の制御信号線を、前記プレート
線と逆の電圧方向に駆動することをを特徴とする請求項
14記載の強誘電体メモリ装置の動作制御方法。 - 【請求項16】前記第2の制御信号線を、前記第5の電
圧から前記第4の電圧に駆動することを特徴とする請求
項14記載の強誘電体メモリ装置の動作制御方法。 - 【請求項17】前記キャパシタとして、1つまたは複数
の前記強誘電体キャパシタを用いることを特徴とする請
求項14記載の強誘電体メモリ装置の動作制御方法。 - 【請求項18】前記スイッチ手段にキャパシタの第1の
端子を接続した回路として、1つまたは複数の前記メモ
リセルを用いることを特徴とする請求項14記載の強誘
電体メモリ装置の動作制御方法。 - 【請求項19】前記データ信号線に、第1の制御信号線
により選択制御されるスイッチ手段にキャパシタの第1
の端子を接続した回路を接続し、前記キャパシタの第2
の端子を、一定電圧である第7の電圧に保たれた第2の
制御信号線に接続し、前記メモリセルからデータを読み
出す時に、前記第1の制御信号を前記スイッチ手段が選
択状態となる電圧に設定し、前記データ信号線から前記
スイッチ手段と前記キャパシタの第1の端子を接続した
節点に電流を流し込む、または前記スイッチ手段と前記
キャパシタの第1の端子を接続した節点から前記データ
信号線へ電流を流し込むことで、データ読み出し時のデ
ータ信号線電圧変動を抑制し、前記強誘電体キャパシタ
の両電極間に抗電界以上の電界をかけることを特徴とす
る請求項8または9記載の強誘電体メモリ装置の動作制
御方法。 - 【請求項20】前記キャパシタとして、1つまたは複数
の前記強誘電体キャパシタを用いることを特徴とする請
求項19記載の強誘電体メモリ装置の動作制御方法。 - 【請求項21】前記スイッチ手段にキャパシタの第1の
端子を接続した回路として、1つまたは複数の前記メモ
リセルを用いることを特徴とする請求項19記載の強誘
電体メモリ装置の動作制御方法。 - 【請求項22】前記データ信号線に、制御信号線により
選択制御されるスイッチ手段に定電流源または定電圧源
を接続し、前記メモリセルからデータを読み出す時に、
前記スイッチ手段を選択状態に設定することによってデ
ータ信号線電圧変動を抑制し、前記強誘電体キャパシタ
の両電極間に抗電界以上の電界をかけることを特徴とす
る請求項8または9記載の強誘電体メモリ装置の動作制
御方法。 - 【請求項23】選択されたメモリセルからデータを読み
出した後、電流型センスアンプまたは電圧型センスアン
プを活性化して、前記読み出したデータの増幅動作を行
う前ないしは増幅動作を行っている間ないしは増幅動作
完了後に、前記スイッチ手段を非選択状態とし、複数の
データ信号線同士を非接続状態とすることを特徴とする
請求項22記載の強誘電体メモリ装置の動作制御方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
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