JPS60120552A - バイポ−ラcmisデバイスならびにその製造方法 - Google Patents
バイポ−ラcmisデバイスならびにその製造方法Info
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- JPS60120552A JPS60120552A JP22840983A JP22840983A JPS60120552A JP S60120552 A JPS60120552 A JP S60120552A JP 22840983 A JP22840983 A JP 22840983A JP 22840983 A JP22840983 A JP 22840983A JP S60120552 A JPS60120552 A JP S60120552A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[技術分野]
本発明は、バイポーラトランジスタと相補型の金属絶縁
物半導体素子(コンプリメンタリ・メタル・インシュレ
ータ・セミコンダクタ、いわゆるCMIS)とを同一基
板上に形成する技術に関するもので、とくに完全に分離
さ札たバイポーラトランジスタの形成、ならびにラッチ
アップ耐圧向上に好適なバイポーラCMOSデバイスの
形成に利用して有効な技術に関するものである。
物半導体素子(コンプリメンタリ・メタル・インシュレ
ータ・セミコンダクタ、いわゆるCMIS)とを同一基
板上に形成する技術に関するもので、とくに完全に分離
さ札たバイポーラトランジスタの形成、ならびにラッチ
アップ耐圧向上に好適なバイポーラCMOSデバイスの
形成に利用して有効な技術に関するものである。
[背景技術]
一般に、バイポーラトランジスタとCMO3素子とを同
一基板上に形成し、CMO8R,AM のECL(エミ
ッタ カプルド ロジック)版やCMO8を用いたLS
IのT T LおよびECL版の開発が種々行なわれて
いる。この場合、バイポーラトランジスタを同一基板上
のCMO5から完全に電気的に分離し、かつ、ラッチア
ップ耐圧を向上させる技術が種々検討されている。また
、現状の0MO3素子製造工程を最大限に生かしていか
に効率よくバイポーラCMO3を製造するかという技術
も種々開発されている。
一基板上に形成し、CMO8R,AM のECL(エミ
ッタ カプルド ロジック)版やCMO8を用いたLS
IのT T LおよびECL版の開発が種々行なわれて
いる。この場合、バイポーラトランジスタを同一基板上
のCMO5から完全に電気的に分離し、かつ、ラッチア
ップ耐圧を向上させる技術が種々検討されている。また
、現状の0MO3素子製造工程を最大限に生かしていか
に効率よくバイポーラCMO3を製造するかという技術
も種々開発されている。
たとえば、このような技術のひとつとして、特開昭54
−131887号の「バイポーラ・CMO8型O8回路
の製造方法」が開示されている。この技術はNチャネル
型MO8の下方の高濃度のN4埋込み層を形成し、Nチ
ャネル型MO8のための活性領域であるP型不純物ウェ
ル層の拡散深さを制御している。このため、バイポーラ
トランジスタとCMO3との素子分離領域とP型不純物
ウェル層との拡散を同時に行なうことができ、製造工程
の簡素化を得ることができる。しかしながら、バイポー
ラトランジスタの完全な電気的分離およびその工程の簡
素化、ならびにラッチアップ対策等バイポーラCMOS
デバイス技術の全般的な技術を開示するものではない。
−131887号の「バイポーラ・CMO8型O8回路
の製造方法」が開示されている。この技術はNチャネル
型MO8の下方の高濃度のN4埋込み層を形成し、Nチ
ャネル型MO8のための活性領域であるP型不純物ウェ
ル層の拡散深さを制御している。このため、バイポーラ
トランジスタとCMO3との素子分離領域とP型不純物
ウェル層との拡散を同時に行なうことができ、製造工程
の簡素化を得ることができる。しかしながら、バイポー
ラトランジスタの完全な電気的分離およびその工程の簡
素化、ならびにラッチアップ対策等バイポーラCMOS
デバイス技術の全般的な技術を開示するものではない。
[発明の目的]
従って、本発明の目的は、バイポーラトランジスタの完
全な電気的分離ならびにCMO8部のラッチアップ耐圧
向上を目指したバイポーラCMISデバイスならびにそ
の製造方法を提供するものである。
全な電気的分離ならびにCMO8部のラッチアップ耐圧
向上を目指したバイポーラCMISデバイスならびにそ
の製造方法を提供するものである。
さらに、本発明の目的は、分離領域の形成が容易である
とともに、半導体基板濃度を下げてもラッチアップ対策
を充分に施すことができ、がっ、バイポーラCMISデ
バイスの製造工程の自由度を大幅に上げたバイポーラC
MOSデバイスならびにその製造方法を提供するもので
ある。
とともに、半導体基板濃度を下げてもラッチアップ対策
を充分に施すことができ、がっ、バイポーラCMISデ
バイスの製造工程の自由度を大幅に上げたバイポーラC
MOSデバイスならびにその製造方法を提供するもので
ある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
[発明の概要]
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタと一導電型のCMO
8素子が形成される領域の下方に、半導体躯板と逆導電
型の高濃度埋込み層を形成することにより、高濃度埋込
み層の低抵抗によりラッチアップ耐圧を向上でき、かつ
、バイポーラトランジスタ領域と一導電型のCMO5領
域との間に不純物半導体の分離層を形成しているので、
PN接合分離によって、バイポーラトランジスタの完全
な電気的分離を達成するものである。
8素子が形成される領域の下方に、半導体躯板と逆導電
型の高濃度埋込み層を形成することにより、高濃度埋込
み層の低抵抗によりラッチアップ耐圧を向上でき、かつ
、バイポーラトランジスタ領域と一導電型のCMO5領
域との間に不純物半導体の分離層を形成しているので、
PN接合分離によって、バイポーラトランジスタの完全
な電気的分離を達成するものである。
さらに、好ましい実施例によれば、バイポーラ1〜ラン
ジスタと一導電型の0MO3素子領域の下方以外にも、
分離領域と他導電型の0MO8素子領域の下方に半導体
基板と同一導電型の高濃度埋込み層を形成することによ
り、高濃度埋込み層の低抵抗により、ラッチアップ耐圧
を半導体基板の濃度を下げても充分に向上することがで
き、分離領域下方の高濃度埋込み層によって分離のため
の拡散が湧き上がりによって助けられ、完全な電気的分
離を達成するものである。
ジスタと一導電型の0MO3素子領域の下方以外にも、
分離領域と他導電型の0MO8素子領域の下方に半導体
基板と同一導電型の高濃度埋込み層を形成することによ
り、高濃度埋込み層の低抵抗により、ラッチアップ耐圧
を半導体基板の濃度を下げても充分に向上することがで
き、分離領域下方の高濃度埋込み層によって分離のため
の拡散が湧き上がりによって助けられ、完全な電気的分
離を達成するものである。
[実施例]
まず、本発明のバイポーラCMOSデバイスの構造の最
も好ましい一実施例を第5図を参照して説明する。第5
図において、符号1は、不純物半導体基板であって、た
とえば、P−型シリコン半導体基板である。この基板1
の上方には、高濃度の埋込み層2,3.7および8が形
成されている。
も好ましい一実施例を第5図を参照して説明する。第5
図において、符号1は、不純物半導体基板であって、た
とえば、P−型シリコン半導体基板である。この基板1
の上方には、高濃度の埋込み層2,3.7および8が形
成されている。
埋込み層2はバイポーラトランジスタを形成する領域の
下方にあり、半導体基板1と逆導電型のN+埋込み層で
ある。埋込み層3はI〕チャネルCMO8素子を形成す
る領域の下方にあり、同様に半導体基板1と逆導電型の
N+埋込み層である。
下方にあり、半導体基板1と逆導電型のN+埋込み層で
ある。埋込み層3はI〕チャネルCMO8素子を形成す
る領域の下方にあり、同様に半導体基板1と逆導電型の
N+埋込み層である。
ここでこれら埋込み層2および3を各々第1および第2
の埋込み層と称する。また、埋込みN7は分離領域の下
方にあり、半導体基板lと同導電型のP+埋込み層であ
る。埋込み層8はNチャネル0MO8素子を形成する領
域の下方にあり、同様に半導体基板1と同導電型のP+
埋込み層である。
の埋込み層と称する。また、埋込みN7は分離領域の下
方にあり、半導体基板lと同導電型のP+埋込み層であ
る。埋込み層8はNチャネル0MO8素子を形成する領
域の下方にあり、同様に半導体基板1と同導電型のP+
埋込み層である。
ここでこれら埋込み層7および8を各々第3および第4
の埋込み層と称する。
の埋込み層と称する。
第1の埋込み層2および第2の埋込み層3の上方には、
エピタキシャル層中に形成したN−型のウェル層12お
よび13が各々形成されている。
エピタキシャル層中に形成したN−型のウェル層12お
よび13が各々形成されている。
また、第3の埋込み層7および第4の埋込み層8の上方
には、エピタキシャル層中に形成したP−型ウェル層1
5および16が形成されている。
には、エピタキシャル層中に形成したP−型ウェル層1
5および16が形成されている。
P−型ウェル層15はバイポーラトランジスタとPチャ
ネルCMO8素子とを電気的に分離する分離ウェル層で
ある。
ネルCMO8素子とを電気的に分離する分離ウェル層で
ある。
これら活性領域のN−ウェル層12および13、ならび
にP−ウェル層16内には、それぞれ、バイポーラトラ
ンジスタ、PチャネルCMO8素子、およびNチャネル
CM O、S素子が形成されている。
にP−ウェル層16内には、それぞれ、バイポーラトラ
ンジスタ、PチャネルCMO8素子、およびNチャネル
CM O、S素子が形成されている。
符号17はベース拡散領域のP型不純物領域、符号18
はエミッタ拡散領域のN+型不純物領域、符号1−9は
コレクタのためのオーミックコンタクトを形成するN÷
型不純物領域、符号24はフィール1(酸化膜であり、
それらによってバイポーラトランジスタを形成している
。符号2oおよび21は、それぞれPチャネルC,MO
S素子のソースドレインを形成するP+型不純物領域、
符号25はゲート酸化膜、符号26はポリシリコン電極
であり、PチャネルCMO8素子を形成している。同様
に、符号22および23は、それぞれ、Nチャネル0M
O8素子のソースドレインを形成するN+型不純物領域
、符号25はゲート酸化膜、符号26はポリシリコン電
極であり、Nチャネル0MO8素子を形成している。
はエミッタ拡散領域のN+型不純物領域、符号1−9は
コレクタのためのオーミックコンタクトを形成するN÷
型不純物領域、符号24はフィール1(酸化膜であり、
それらによってバイポーラトランジスタを形成している
。符号2oおよび21は、それぞれPチャネルC,MO
S素子のソースドレインを形成するP+型不純物領域、
符号25はゲート酸化膜、符号26はポリシリコン電極
であり、PチャネルCMO8素子を形成している。同様
に、符号22および23は、それぞれ、Nチャネル0M
O8素子のソースドレインを形成するN+型不純物領域
、符号25はゲート酸化膜、符号26はポリシリコン電
極であり、Nチャネル0MO8素子を形成している。
以上のように構成された本発明のバイポーラCMOSデ
バイスの好ましい実施例によれば、高濃度の第2の埋込
み層3によって、CMO8素子のラッチアップ耐圧が向
上するのみならず、分離ウェル層であるP−型ウェル層
15および第1の埋込み層2によってバイポーラトラン
ジスタの電気的分離がなされている。さらに、第3の埋
込み層7の湧き上がりによってP−型ウェル層]−5の
完全な分離機能を得ることができるとともに、第4の埋
込み層8の存在によって、充分なラッチアップ耐圧を得
ながら半導体基板1の濃度を下げることもできる。
バイスの好ましい実施例によれば、高濃度の第2の埋込
み層3によって、CMO8素子のラッチアップ耐圧が向
上するのみならず、分離ウェル層であるP−型ウェル層
15および第1の埋込み層2によってバイポーラトラン
ジスタの電気的分離がなされている。さらに、第3の埋
込み層7の湧き上がりによってP−型ウェル層]−5の
完全な分離機能を得ることができるとともに、第4の埋
込み層8の存在によって、充分なラッチアップ耐圧を得
ながら半導体基板1の濃度を下げることもできる。
なお、第5図に示した実施例においては、第3の埋込み
層7および第4の埋込み層8を形成することなく、P−
型ウェル層15および16を半導体基板1に到達するま
で拡散して使用することも可能である。
層7および第4の埋込み層8を形成することなく、P−
型ウェル層15および16を半導体基板1に到達するま
で拡散して使用することも可能である。
つぎに、第5図に示した好ましい実施例であるバイポー
ラCMOSデバイスの製造方法を第1図から第4図に示
す各工程図を参照して説明する。
ラCMOSデバイスの製造方法を第1図から第4図に示
す各工程図を参照して説明する。
第1図において、不純物半導体基板1、たとえば、P−
型シリコン半導体基板を表面酸化し、たとえば、5i0
2酸化膜4を50nm程度形成する。つぎに、5i02
酸化膜4上に、たとえば、5i3Na膜5を140nm
程度形成する。このあと、第1の埋込み層2および第2
の埋込み層3を形成するためのホトレジスト工程を行っ
て所要の窓開は孔を形成する。そして、アンチモン、ひ
素等によって高濃度のN+拡散層である第1の埋込み層
2および第2の埋込み層3を同時に形成する。
型シリコン半導体基板を表面酸化し、たとえば、5i0
2酸化膜4を50nm程度形成する。つぎに、5i02
酸化膜4上に、たとえば、5i3Na膜5を140nm
程度形成する。このあと、第1の埋込み層2および第2
の埋込み層3を形成するためのホトレジスト工程を行っ
て所要の窓開は孔を形成する。そして、アンチモン、ひ
素等によって高濃度のN+拡散層である第1の埋込み層
2および第2の埋込み層3を同時に形成する。
第2図において、次に比較的に厚い酸化膜6を第1の埋
込み層2および第2の埋込み層3上に形成したあと、耐
酸化膜としてのSi3N4膜5を除去する。その後ボロ
ン等によって高濃度のP+拡散層である第3の埋込み層
7および第4の埋込み層8を同時に形成する。このよう
に形成された埋込み層2,3および7,8上にエピタキ
シャル成長を行う。
込み層2および第2の埋込み層3上に形成したあと、耐
酸化膜としてのSi3N4膜5を除去する。その後ボロ
ン等によって高濃度のP+拡散層である第3の埋込み層
7および第4の埋込み層8を同時に形成する。このよう
に形成された埋込み層2,3および7,8上にエピタキ
シャル成長を行う。
第3図において、エピタキシャル成長によって形成され
た、たとえば、はぼ1.6μm程度のエピタキシャル層
9に、再び40nm程度のSiO2酸化膜10と50n
m程度のSi3N4膜11を形成する。なお、この時各
埋込み層2,3および7,8上にはエピタキシャル成長
時に同一導電型の湧き上り層が、図においてN−、P−
、N−。
た、たとえば、はぼ1.6μm程度のエピタキシャル層
9に、再び40nm程度のSiO2酸化膜10と50n
m程度のSi3N4膜11を形成する。なお、この時各
埋込み層2,3および7,8上にはエピタキシャル成長
時に同一導電型の湧き上り層が、図においてN−、P−
、N−。
P−として示されるように、形成されている。この湧き
上り層は、エピタキシャル層9が1.6μmである場合
、10 ” /cm”の濃度において約1μmの厚さを
有している。つぎに、第1図で示すと同様に、ホトレジ
スト工程を行って所要の窓開は孔を形成する。この時の
ホ1〜マスクは第1−図の工程で使用したのと同じもの
を使用できる。ここで、バイポーラトランジスタおよび
Nチャネル0MO3素子の領域となるN−型ウェル領域
12および13を同時に形成する。
上り層は、エピタキシャル層9が1.6μmである場合
、10 ” /cm”の濃度において約1μmの厚さを
有している。つぎに、第1図で示すと同様に、ホトレジ
スト工程を行って所要の窓開は孔を形成する。この時の
ホ1〜マスクは第1−図の工程で使用したのと同じもの
を使用できる。ここで、バイポーラトランジスタおよび
Nチャネル0MO3素子の領域となるN−型ウェル領域
12および13を同時に形成する。
第4図において、フィールド酸化膜14を第1の埋込み
層2上のN−型ウェル層12、および、第2の埋込み層
3上のN−型ウェル層13の上に形成したあと、耐酸化
膜としてのSi3N4膜を除去する。その後、ボロン等
によってP−型ウェル層15および16を同時に形成す
る。このときP−型ウェル層15はアイソレーシゴンの
ためのP−型分離ウェルとして動作し、第3埋込み層7
の湧き上りによって電気的分離が一層完全になる。
層2上のN−型ウェル層12、および、第2の埋込み層
3上のN−型ウェル層13の上に形成したあと、耐酸化
膜としてのSi3N4膜を除去する。その後、ボロン等
によってP−型ウェル層15および16を同時に形成す
る。このときP−型ウェル層15はアイソレーシゴンの
ためのP−型分離ウェルとして動作し、第3埋込み層7
の湧き上りによって電気的分離が一層完全になる。
第5図において、第4図に示す工程の後は、活性領域を
分離するためのフィールド酸化膜24、あるいは0MO
8のゲート酸化膜25、ポリシリコンのゲート電極のC
VD法による形成、各活性領域のエミッタ、ベース、コ
レクタコンタクト、ソース、ドレイン等の形成があるが
、これらは従来技術を用いて行なえるのでここに詳細に
は説明しない。なお、バイポーラトランジスタのベース
拡散領域であるP型不純物領域17は、PチャネルCM
OSデバイスのソース、ドレイン形成と同時に形成して
も良いし、別個に独立して形成することもできる。また
、バイポーラトランジスタのエミッタ拡散領域であるN
十型不純物領域18はNチャネルCMOSデバイスのソ
ースドレイン拡散と同時でも良い。コレクタのオーミッ
クコンタクトであるN+型不純物領域19も同時に形成
できる。エミッタおよびベースを独立して形成した場合
には、電気的に分離されたバイポーラトランジスタのエ
ミッタ拡散深さを0.3μm、ベース拡散深さを0.5
5μm程度の高性能バイポーラ1〜ランジスタを得るこ
とも可能である。
分離するためのフィールド酸化膜24、あるいは0MO
8のゲート酸化膜25、ポリシリコンのゲート電極のC
VD法による形成、各活性領域のエミッタ、ベース、コ
レクタコンタクト、ソース、ドレイン等の形成があるが
、これらは従来技術を用いて行なえるのでここに詳細に
は説明しない。なお、バイポーラトランジスタのベース
拡散領域であるP型不純物領域17は、PチャネルCM
OSデバイスのソース、ドレイン形成と同時に形成して
も良いし、別個に独立して形成することもできる。また
、バイポーラトランジスタのエミッタ拡散領域であるN
十型不純物領域18はNチャネルCMOSデバイスのソ
ースドレイン拡散と同時でも良い。コレクタのオーミッ
クコンタクトであるN+型不純物領域19も同時に形成
できる。エミッタおよびベースを独立して形成した場合
には、電気的に分離されたバイポーラトランジスタのエ
ミッタ拡散深さを0.3μm、ベース拡散深さを0.5
5μm程度の高性能バイポーラ1〜ランジスタを得るこ
とも可能である。
なお、第1図から第4図に示した実施例においては、第
3の埋込み層7および第4の埋込み層8を形成すること
なく、P−型ウェル層15および16を半導体基板1に
到達するまで拡散して使用することも可能である。
3の埋込み層7および第4の埋込み層8を形成すること
なく、P−型ウェル層15および16を半導体基板1に
到達するまで拡散して使用することも可能である。
[効果]
以上本発明のバイポーラCMOSデバイスならびにその
製造方法の好ましい実施例を詳細に説明したが、本発明
の作用効果は以下のとおりである。
製造方法の好ましい実施例を詳細に説明したが、本発明
の作用効果は以下のとおりである。
バイポーラトランジスタと一導電型の0MO3素子が形
成される領域の下方に、半導体基板と逆尊電型の高濃度
埋込み層を形成したので、高濃度埋込み層の低抵抗によ
り、ラッチアップ耐圧を向上でき、かつ、バイポーラト
ランジスタ領域と一導電型のCMO8領域との間に不純
物半導体の分離ウェル層を形成したのでPN接合分離に
よって、バイポーラトランジスタの完全な電気的分離が
できるという効果が得られる。
成される領域の下方に、半導体基板と逆尊電型の高濃度
埋込み層を形成したので、高濃度埋込み層の低抵抗によ
り、ラッチアップ耐圧を向上でき、かつ、バイポーラト
ランジスタ領域と一導電型のCMO8領域との間に不純
物半導体の分離ウェル層を形成したのでPN接合分離に
よって、バイポーラトランジスタの完全な電気的分離が
できるという効果が得られる。
さらに、バイポーラトランジスタと一導電型の0MO5
素子領域の下方以外にも、分離ウェル層と他導電型のC
MO8素子のためのウェル層の下方に、半導体基板と同
一導電型の高濃度埋込み層を形成したので、高濃度埋込
み層の低抵抗により。
素子領域の下方以外にも、分離ウェル層と他導電型のC
MO8素子のためのウェル層の下方に、半導体基板と同
一導電型の高濃度埋込み層を形成したので、高濃度埋込
み層の低抵抗により。
ラッチアップ耐圧を半導体基板の濃度を下げても充分に
向上することができ、分離ウェル層下方の高濃度埋込み
層によって分離のための拡散が湧きあがりによって助け
られ、完全な電気的分離を得ることができるという効果
が得られる。
向上することができ、分離ウェル層下方の高濃度埋込み
層によって分離のための拡散が湧きあがりによって助け
られ、完全な電気的分離を得ることができるという効果
が得られる。
上記の両効果により、さらに、バイポーラトランジスタ
、0MO3素子、分離ウェルの下方をすべて高濃度の埋
込み層で形成しているので製造工程の自由度が大幅に改
善され、たとえば、−回の工程で複数の不純物半導体領
域を形成できる等種々の効果が得られる。
、0MO3素子、分離ウェルの下方をすべて高濃度の埋
込み層で形成しているので製造工程の自由度が大幅に改
善され、たとえば、−回の工程で複数の不純物半導体領
域を形成できる等種々の効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
[利用分野]
本発明のバイポーラCMOSデバイスならびにその製造
方法は、0MO3RA、MのECL版に適用して最も効
果の得られるものであるが、他のCMISを用いたLS
IたとえばTTL版およびECL版の全般にわたっても
広く適用することができる。
方法は、0MO3RA、MのECL版に適用して最も効
果の得られるものであるが、他のCMISを用いたLS
IたとえばTTL版およびECL版の全般にわたっても
広く適用することができる。
第1図から第4図は、本発明のバイポーラCMOSデバ
イスの製造工程の好ましい一実施例を各々順を追って示
した工程図、 第5図は、第1図から第4図の工程を経てつくられるバ
イポーラCMOSデバイスの好ましν)一実施例の構造
図である。 1・・・半導体基板、2・・・第1の埋込み層(N÷埋
込み層)、3・・・第2の埋込み層(N+型埋込み層)
、7・・・第3の埋込み層(P+型埋込み層)、8・・
・第4の埋込み層(P+型埋込み層)。 12.13・・・N−ウェル層、15・・・分離ウェル
層(P−ウェル層)、16・・・P−ウェル層。 代理人 弁理士 高 橋 明 夫
イスの製造工程の好ましい一実施例を各々順を追って示
した工程図、 第5図は、第1図から第4図の工程を経てつくられるバ
イポーラCMOSデバイスの好ましν)一実施例の構造
図である。 1・・・半導体基板、2・・・第1の埋込み層(N÷埋
込み層)、3・・・第2の埋込み層(N+型埋込み層)
、7・・・第3の埋込み層(P+型埋込み層)、8・・
・第4の埋込み層(P+型埋込み層)。 12.13・・・N−ウェル層、15・・・分離ウェル
層(P−ウェル層)、16・・・P−ウェル層。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 1、第1の導電型の半導体基板上に所定の間隔を有して
形成された高濃度の第2の導電型の第1および第2の埋
込み層と、前記半導体基板全面に形成された第2の導電
型のエピタキシャル層と、前記第1および第2の埋込み
層真上に形成され、各々、バイポーラトランジスタ領域
および第1のチャネル型のCMIS素子領域を形成する
第2の導電型のウェル層と、前記第1および第2の埋込
み層の間にあって前記バイポーラトランジスタ領域と第
1のチャネル型のCMIS素子領域を電気的に分離する
ために前記半導体基板に到達するまで拡散された第1の
導電型の分離ウェル層と、第2のチャネル型のCMIS
素子領域を形成するために前記半導体基板に到達するま
で拡散された第1の導電型のウェル層とより成ることを
特徴とするバイポーラCMISデバイス。 2、前記第1および第2の埋込み層の間に並行して形成
された高濃度の第1の導電型の第3および第4の埋込み
層をさらに有し、前記第1の導電型の分離ウェル層は前
記第3の埋込み層に到達するまで拡散され、かつ、前記
第1の導電型のウェル層は前記第4の埋込み層に到達す
るまで拡散されていることを特徴とする特許請求の範囲
第1項記載のバイポーラCMISデバイス。 3、同一半導体基板上にバイポーラ1−ランジスタとC
MIS素子とを有し、次のような各工程を経て製造する
ことを特徴とするバイポーラCMISデバイスの製造方
法。 (A)第1の導電型の半導体基板に選択的に高濃度の第
2の導電型の不純物を拡散して所望の間隔を持たせた第
1および第2の埋込み層を形成する工程。 (B)前記半導体基板全面に第2の導電型のエピタキシ
ャル層を形成する工程。 (C)前記エピタキシャル層上に酸化膜を形成し、前記
第1の埋込み層真上のパイボーラトランジス夕領域およ
び前記第2の埋込み層真上の第1のチャネル型のCMI
S素子領域を同時に形成するために、前記酸化膜を選択
的に除去して拡散用の開口穴を形成する工程。 (1))前記開口穴より第2の導電型の不純物を前記第
1および第2の埋込み層に到達するまで拡散する工程。 (E)前記工程(D)によって形成されたデバイス表面
に酸化膜を形成し、前記バイポーラトランジスタ領域と
前記第1のチャネル型のCMIS素子領域との間を分離
する領域ならびに第2のチャネル型のCMIS素子領域
とを同時に形成するために、前記酸化膜を選択的に除去
して拡散用の開口穴を形成する工程。 (F)前記開口穴より第1の導電型の不純物を前記半導
体基板に達するまで拡散する工程。 4、前記工程(A)の後、前記第1および第2の埋込み
層の間に並行して高濃度の第1の導電型の第3および第
4の埋込み層をさらに形成し、前記工程(F)の拡散は
これら第3および第4の埋込み層に達するまで行なわれ
ることを特徴とする特許請求の範囲第3項記載のバイポ
ーラCMISデバイスの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22840983A JPS60120552A (ja) | 1983-12-05 | 1983-12-05 | バイポ−ラcmisデバイスならびにその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22840983A JPS60120552A (ja) | 1983-12-05 | 1983-12-05 | バイポ−ラcmisデバイスならびにその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60120552A true JPS60120552A (ja) | 1985-06-28 |
Family
ID=16876013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22840983A Pending JPS60120552A (ja) | 1983-12-05 | 1983-12-05 | バイポ−ラcmisデバイスならびにその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60120552A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136645A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置 |
EP0341821A2 (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-12-05 JP JP22840983A patent/JPS60120552A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63136645A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置 |
EP0341821A2 (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
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