JPS60120552A - バイポ−ラｃｍｉｓデバイスならびにその製造方法 - Google Patents
バイポ−ラｃｍｉｓデバイスならびにその製造方法Info
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- JPS60120552A JPS60120552A JP22840983A JP22840983A JPS60120552A JP S60120552 A JPS60120552 A JP S60120552A JP 22840983 A JP22840983 A JP 22840983A JP 22840983 A JP22840983 A JP 22840983A JP S60120552 A JPS60120552 A JP S60120552A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、バイポーラトランジスタと相補型の金属絶縁
物半導体素子（コンプリメンタリ・メタル・インシュレ
ータ・セミコンダクタ、いわゆるＣＭＩＳ）とを同一基
板上に形成する技術に関するもので、とくに完全に分離
さ札たバイポーラトランジスタの形成、ならびにラッチ
アップ耐圧向上に好適なバイポーラＣＭＯＳデバイスの
形成に利用して有効な技術に関するものである。
物半導体素子（コンプリメンタリ・メタル・インシュレ
ータ・セミコンダクタ、いわゆるＣＭＩＳ）とを同一基
板上に形成する技術に関するもので、とくに完全に分離
さ札たバイポーラトランジスタの形成、ならびにラッチ
アップ耐圧向上に好適なバイポーラＣＭＯＳデバイスの
形成に利用して有効な技術に関するものである。
［背景技術］
一般に、バイポーラトランジスタとＣＭＯ３素子とを同
一基板上に形成し、ＣＭＯ８Ｒ，ＡＭ のＥＣＬ（エミ
ッタ カプルド ロジック）版やＣＭＯ８を用いたＬＳ
ＩのＴ Ｔ ＬおよびＥＣＬ版の開発が種々行なわれて
いる。この場合、バイポーラトランジスタを同一基板上
のＣＭＯ５から完全に電気的に分離し、かつ、ラッチア
ップ耐圧を向上させる技術が種々検討されている。また
、現状の０ＭＯ３素子製造工程を最大限に生かしていか
に効率よくバイポーラＣＭＯ３を製造するかという技術
も種々開発されている。
一基板上に形成し、ＣＭＯ８Ｒ，ＡＭ のＥＣＬ（エミ
ッタ カプルド ロジック）版やＣＭＯ８を用いたＬＳ
ＩのＴ Ｔ ＬおよびＥＣＬ版の開発が種々行なわれて
いる。この場合、バイポーラトランジスタを同一基板上
のＣＭＯ５から完全に電気的に分離し、かつ、ラッチア
ップ耐圧を向上させる技術が種々検討されている。また
、現状の０ＭＯ３素子製造工程を最大限に生かしていか
に効率よくバイポーラＣＭＯ３を製造するかという技術
も種々開発されている。
たとえば、このような技術のひとつとして、特開昭５４
−１３１８８７号の「バイポーラ・ＣＭＯ８型Ｏ８回路
の製造方法」が開示されている。この技術はＮチャネル
型ＭＯ８の下方の高濃度のＮ４埋込み層を形成し、Ｎチ
ャネル型ＭＯ８のための活性領域であるＰ型不純物ウェ
ル層の拡散深さを制御している。このため、バイポーラ
トランジスタとＣＭＯ３との素子分離領域とＰ型不純物
ウェル層との拡散を同時に行なうことができ、製造工程
の簡素化を得ることができる。しかしながら、バイポー
ラトランジスタの完全な電気的分離およびその工程の簡
素化、ならびにラッチアップ対策等バイポーラＣＭＯＳ
デバイス技術の全般的な技術を開示するものではない。
−１３１８８７号の「バイポーラ・ＣＭＯ８型Ｏ８回路
の製造方法」が開示されている。この技術はＮチャネル
型ＭＯ８の下方の高濃度のＮ４埋込み層を形成し、Ｎチ
ャネル型ＭＯ８のための活性領域であるＰ型不純物ウェ
ル層の拡散深さを制御している。このため、バイポーラ
トランジスタとＣＭＯ３との素子分離領域とＰ型不純物
ウェル層との拡散を同時に行なうことができ、製造工程
の簡素化を得ることができる。しかしながら、バイポー
ラトランジスタの完全な電気的分離およびその工程の簡
素化、ならびにラッチアップ対策等バイポーラＣＭＯＳ
デバイス技術の全般的な技術を開示するものではない。
［発明の目的］
従って、本発明の目的は、バイポーラトランジスタの完
全な電気的分離ならびにＣＭＯ８部のラッチアップ耐圧
向上を目指したバイポーラＣＭＩＳデバイスならびにそ
の製造方法を提供するものである。
全な電気的分離ならびにＣＭＯ８部のラッチアップ耐圧
向上を目指したバイポーラＣＭＩＳデバイスならびにそ
の製造方法を提供するものである。
さらに、本発明の目的は、分離領域の形成が容易である
とともに、半導体基板濃度を下げてもラッチアップ対策
を充分に施すことができ、がっ、バイポーラＣＭＩＳデ
バイスの製造工程の自由度を大幅に上げたバイポーラＣ
ＭＯＳデバイスならびにその製造方法を提供するもので
ある。
とともに、半導体基板濃度を下げてもラッチアップ対策
を充分に施すことができ、がっ、バイポーラＣＭＩＳデ
バイスの製造工程の自由度を大幅に上げたバイポーラＣ
ＭＯＳデバイスならびにその製造方法を提供するもので
ある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、バイポーラトランジスタと一導電型のＣＭＯ
８素子が形成される領域の下方に、半導体躯板と逆導電
型の高濃度埋込み層を形成することにより、高濃度埋込
み層の低抵抗によりラッチアップ耐圧を向上でき、かつ
、バイポーラトランジスタ領域と一導電型のＣＭＯ５領
域との間に不純物半導体の分離層を形成しているので、
ＰＮ接合分離によって、バイポーラトランジスタの完全
な電気的分離を達成するものである。
８素子が形成される領域の下方に、半導体躯板と逆導電
型の高濃度埋込み層を形成することにより、高濃度埋込
み層の低抵抗によりラッチアップ耐圧を向上でき、かつ
、バイポーラトランジスタ領域と一導電型のＣＭＯ５領
域との間に不純物半導体の分離層を形成しているので、
ＰＮ接合分離によって、バイポーラトランジスタの完全
な電気的分離を達成するものである。
さらに、好ましい実施例によれば、バイポーラ１〜ラン
ジスタと一導電型の０ＭＯ３素子領域の下方以外にも、
分離領域と他導電型の０ＭＯ８素子領域の下方に半導体
基板と同一導電型の高濃度埋込み層を形成することによ
り、高濃度埋込み層の低抵抗により、ラッチアップ耐圧
を半導体基板の濃度を下げても充分に向上することがで
き、分離領域下方の高濃度埋込み層によって分離のため
の拡散が湧き上がりによって助けられ、完全な電気的分
離を達成するものである。
ジスタと一導電型の０ＭＯ３素子領域の下方以外にも、
分離領域と他導電型の０ＭＯ８素子領域の下方に半導体
基板と同一導電型の高濃度埋込み層を形成することによ
り、高濃度埋込み層の低抵抗により、ラッチアップ耐圧
を半導体基板の濃度を下げても充分に向上することがで
き、分離領域下方の高濃度埋込み層によって分離のため
の拡散が湧き上がりによって助けられ、完全な電気的分
離を達成するものである。
［実施例］
まず、本発明のバイポーラＣＭＯＳデバイスの構造の最
も好ましい一実施例を第５図を参照して説明する。第５
図において、符号１は、不純物半導体基板であって、た
とえば、Ｐ−型シリコン半導体基板である。この基板１
の上方には、高濃度の埋込み層２，３．７および８が形
成されている。
も好ましい一実施例を第５図を参照して説明する。第５
図において、符号１は、不純物半導体基板であって、た
とえば、Ｐ−型シリコン半導体基板である。この基板１
の上方には、高濃度の埋込み層２，３．７および８が形
成されている。
埋込み層２はバイポーラトランジスタを形成する領域の
下方にあり、半導体基板１と逆導電型のＮ＋埋込み層で
ある。埋込み層３はＩ〕チャネルＣＭＯ８素子を形成す
る領域の下方にあり、同様に半導体基板１と逆導電型の
Ｎ＋埋込み層である。
下方にあり、半導体基板１と逆導電型のＮ＋埋込み層で
ある。埋込み層３はＩ〕チャネルＣＭＯ８素子を形成す
る領域の下方にあり、同様に半導体基板１と逆導電型の
Ｎ＋埋込み層である。
ここでこれら埋込み層２および３を各々第１および第２
の埋込み層と称する。また、埋込みＮ７は分離領域の下
方にあり、半導体基板ｌと同導電型のＰ＋埋込み層であ
る。埋込み層８はＮチャネル０ＭＯ８素子を形成する領
域の下方にあり、同様に半導体基板１と同導電型のＰ＋
埋込み層である。
の埋込み層と称する。また、埋込みＮ７は分離領域の下
方にあり、半導体基板ｌと同導電型のＰ＋埋込み層であ
る。埋込み層８はＮチャネル０ＭＯ８素子を形成する領
域の下方にあり、同様に半導体基板１と同導電型のＰ＋
埋込み層である。
ここでこれら埋込み層７および８を各々第３および第４
の埋込み層と称する。
の埋込み層と称する。
第１の埋込み層２および第２の埋込み層３の上方には、
エピタキシャル層中に形成したＮ−型のウェル層１２お
よび１３が各々形成されている。
エピタキシャル層中に形成したＮ−型のウェル層１２お
よび１３が各々形成されている。
また、第３の埋込み層７および第４の埋込み層８の上方
には、エピタキシャル層中に形成したＰ−型ウェル層１
５および１６が形成されている。
には、エピタキシャル層中に形成したＰ−型ウェル層１
５および１６が形成されている。
Ｐ−型ウェル層１５はバイポーラトランジスタとＰチャ
ネルＣＭＯ８素子とを電気的に分離する分離ウェル層で
ある。
ネルＣＭＯ８素子とを電気的に分離する分離ウェル層で
ある。
これら活性領域のＮ−ウェル層１２および１３、ならび
にＰ−ウェル層１６内には、それぞれ、バイポーラトラ
ンジスタ、ＰチャネルＣＭＯ８素子、およびＮチャネル
ＣＭ Ｏ、Ｓ素子が形成されている。
にＰ−ウェル層１６内には、それぞれ、バイポーラトラ
ンジスタ、ＰチャネルＣＭＯ８素子、およびＮチャネル
ＣＭ Ｏ、Ｓ素子が形成されている。
符号１７はベース拡散領域のＰ型不純物領域、符号１８
はエミッタ拡散領域のＮ＋型不純物領域、符号１−９は
コレクタのためのオーミックコンタクトを形成するＮ÷
型不純物領域、符号２４はフィール１（酸化膜であり、
それらによってバイポーラトランジスタを形成している
。符号２ｏおよび２１は、それぞれＰチャネルＣ，ＭＯ
Ｓ素子のソースドレインを形成するＰ＋型不純物領域、
符号２５はゲート酸化膜、符号２６はポリシリコン電極
であり、ＰチャネルＣＭＯ８素子を形成している。同様
に、符号２２および２３は、それぞれ、Ｎチャネル０Ｍ
Ｏ８素子のソースドレインを形成するＮ＋型不純物領域
、符号２５はゲート酸化膜、符号２６はポリシリコン電
極であり、Ｎチャネル０ＭＯ８素子を形成している。
はエミッタ拡散領域のＮ＋型不純物領域、符号１−９は
コレクタのためのオーミックコンタクトを形成するＮ÷
型不純物領域、符号２４はフィール１（酸化膜であり、
それらによってバイポーラトランジスタを形成している
。符号２ｏおよび２１は、それぞれＰチャネルＣ，ＭＯ
Ｓ素子のソースドレインを形成するＰ＋型不純物領域、
符号２５はゲート酸化膜、符号２６はポリシリコン電極
であり、ＰチャネルＣＭＯ８素子を形成している。同様
に、符号２２および２３は、それぞれ、Ｎチャネル０Ｍ
Ｏ８素子のソースドレインを形成するＮ＋型不純物領域
、符号２５はゲート酸化膜、符号２６はポリシリコン電
極であり、Ｎチャネル０ＭＯ８素子を形成している。
以上のように構成された本発明のバイポーラＣＭＯＳデ
バイスの好ましい実施例によれば、高濃度の第２の埋込
み層３によって、ＣＭＯ８素子のラッチアップ耐圧が向
上するのみならず、分離ウェル層であるＰ−型ウェル層
１５および第１の埋込み層２によってバイポーラトラン
ジスタの電気的分離がなされている。さらに、第３の埋
込み層７の湧き上がりによってＰ−型ウェル層］−５の
完全な分離機能を得ることができるとともに、第４の埋
込み層８の存在によって、充分なラッチアップ耐圧を得
ながら半導体基板１の濃度を下げることもできる。
バイスの好ましい実施例によれば、高濃度の第２の埋込
み層３によって、ＣＭＯ８素子のラッチアップ耐圧が向
上するのみならず、分離ウェル層であるＰ−型ウェル層
１５および第１の埋込み層２によってバイポーラトラン
ジスタの電気的分離がなされている。さらに、第３の埋
込み層７の湧き上がりによってＰ−型ウェル層］−５の
完全な分離機能を得ることができるとともに、第４の埋
込み層８の存在によって、充分なラッチアップ耐圧を得
ながら半導体基板１の濃度を下げることもできる。
なお、第５図に示した実施例においては、第３の埋込み
層７および第４の埋込み層８を形成することなく、Ｐ−
型ウェル層１５および１６を半導体基板１に到達するま
で拡散して使用することも可能である。
層７および第４の埋込み層８を形成することなく、Ｐ−
型ウェル層１５および１６を半導体基板１に到達するま
で拡散して使用することも可能である。
つぎに、第５図に示した好ましい実施例であるバイポー
ラＣＭＯＳデバイスの製造方法を第１図から第４図に示
す各工程図を参照して説明する。
ラＣＭＯＳデバイスの製造方法を第１図から第４図に示
す各工程図を参照して説明する。
第１図において、不純物半導体基板１、たとえば、Ｐ−
型シリコン半導体基板を表面酸化し、たとえば、５ｉ０
２酸化膜４を５０ｎｍ程度形成する。つぎに、５ｉ０２
酸化膜４上に、たとえば、５ｉ３Ｎａ膜５を１４０ｎｍ
程度形成する。このあと、第１の埋込み層２および第２
の埋込み層３を形成するためのホトレジスト工程を行っ
て所要の窓開は孔を形成する。そして、アンチモン、ひ
素等によって高濃度のＮ＋拡散層である第１の埋込み層
２および第２の埋込み層３を同時に形成する。
型シリコン半導体基板を表面酸化し、たとえば、５ｉ０
２酸化膜４を５０ｎｍ程度形成する。つぎに、５ｉ０２
酸化膜４上に、たとえば、５ｉ３Ｎａ膜５を１４０ｎｍ
程度形成する。このあと、第１の埋込み層２および第２
の埋込み層３を形成するためのホトレジスト工程を行っ
て所要の窓開は孔を形成する。そして、アンチモン、ひ
素等によって高濃度のＮ＋拡散層である第１の埋込み層
２および第２の埋込み層３を同時に形成する。
第２図において、次に比較的に厚い酸化膜６を第１の埋
込み層２および第２の埋込み層３上に形成したあと、耐
酸化膜としてのＳｉ３Ｎ４膜５を除去する。その後ボロ
ン等によって高濃度のＰ＋拡散層である第３の埋込み層
７および第４の埋込み層８を同時に形成する。このよう
に形成された埋込み層２，３および７，８上にエピタキ
シャル成長を行う。
込み層２および第２の埋込み層３上に形成したあと、耐
酸化膜としてのＳｉ３Ｎ４膜５を除去する。その後ボロ
ン等によって高濃度のＰ＋拡散層である第３の埋込み層
７および第４の埋込み層８を同時に形成する。このよう
に形成された埋込み層２，３および７，８上にエピタキ
シャル成長を行う。
第３図において、エピタキシャル成長によって形成され
た、たとえば、はぼ１．６μｍ程度のエピタキシャル層
９に、再び４０ｎｍ程度のＳｉＯ２酸化膜１０と５０ｎ
ｍ程度のＳｉ３Ｎ４膜１１を形成する。なお、この時各
埋込み層２，３および７，８上にはエピタキシャル成長
時に同一導電型の湧き上り層が、図においてＮ−、Ｐ−
、Ｎ−。
た、たとえば、はぼ１．６μｍ程度のエピタキシャル層
９に、再び４０ｎｍ程度のＳｉＯ２酸化膜１０と５０ｎ
ｍ程度のＳｉ３Ｎ４膜１１を形成する。なお、この時各
埋込み層２，３および７，８上にはエピタキシャル成長
時に同一導電型の湧き上り層が、図においてＮ−、Ｐ−
、Ｎ−。
Ｐ−として示されるように、形成されている。この湧き
上り層は、エピタキシャル層９が１．６μｍである場合
、１０ ” ／ｃｍ”の濃度において約１μｍの厚さを
有している。つぎに、第１図で示すと同様に、ホトレジ
スト工程を行って所要の窓開は孔を形成する。この時の
ホ１〜マスクは第１−図の工程で使用したのと同じもの
を使用できる。ここで、バイポーラトランジスタおよび
Ｎチャネル０ＭＯ３素子の領域となるＮ−型ウェル領域
１２および１３を同時に形成する。
上り層は、エピタキシャル層９が１．６μｍである場合
、１０ ” ／ｃｍ”の濃度において約１μｍの厚さを
有している。つぎに、第１図で示すと同様に、ホトレジ
スト工程を行って所要の窓開は孔を形成する。この時の
ホ１〜マスクは第１−図の工程で使用したのと同じもの
を使用できる。ここで、バイポーラトランジスタおよび
Ｎチャネル０ＭＯ３素子の領域となるＮ−型ウェル領域
１２および１３を同時に形成する。
第４図において、フィールド酸化膜１４を第１の埋込み
層２上のＮ−型ウェル層１２、および、第２の埋込み層
３上のＮ−型ウェル層１３の上に形成したあと、耐酸化
膜としてのＳｉ３Ｎ４膜を除去する。その後、ボロン等
によってＰ−型ウェル層１５および１６を同時に形成す
る。このときＰ−型ウェル層１５はアイソレーシゴンの
ためのＰ−型分離ウェルとして動作し、第３埋込み層７
の湧き上りによって電気的分離が一層完全になる。
層２上のＮ−型ウェル層１２、および、第２の埋込み層
３上のＮ−型ウェル層１３の上に形成したあと、耐酸化
膜としてのＳｉ３Ｎ４膜を除去する。その後、ボロン等
によってＰ−型ウェル層１５および１６を同時に形成す
る。このときＰ−型ウェル層１５はアイソレーシゴンの
ためのＰ−型分離ウェルとして動作し、第３埋込み層７
の湧き上りによって電気的分離が一層完全になる。
第５図において、第４図に示す工程の後は、活性領域を
分離するためのフィールド酸化膜２４、あるいは０ＭＯ
８のゲート酸化膜２５、ポリシリコンのゲート電極のＣ
ＶＤ法による形成、各活性領域のエミッタ、ベース、コ
レクタコンタクト、ソース、ドレイン等の形成があるが
、これらは従来技術を用いて行なえるのでここに詳細に
は説明しない。なお、バイポーラトランジスタのベース
拡散領域であるＰ型不純物領域１７は、ＰチャネルＣＭ
ＯＳデバイスのソース、ドレイン形成と同時に形成して
も良いし、別個に独立して形成することもできる。また
、バイポーラトランジスタのエミッタ拡散領域であるＮ
十型不純物領域１８はＮチャネルＣＭＯＳデバイスのソ
ースドレイン拡散と同時でも良い。コレクタのオーミッ
クコンタクトであるＮ＋型不純物領域１９も同時に形成
できる。エミッタおよびベースを独立して形成した場合
には、電気的に分離されたバイポーラトランジスタのエ
ミッタ拡散深さを０．３μｍ、ベース拡散深さを０．５
５μｍ程度の高性能バイポーラ１〜ランジスタを得るこ
とも可能である。
分離するためのフィールド酸化膜２４、あるいは０ＭＯ
８のゲート酸化膜２５、ポリシリコンのゲート電極のＣ
ＶＤ法による形成、各活性領域のエミッタ、ベース、コ
レクタコンタクト、ソース、ドレイン等の形成があるが
、これらは従来技術を用いて行なえるのでここに詳細に
は説明しない。なお、バイポーラトランジスタのベース
拡散領域であるＰ型不純物領域１７は、ＰチャネルＣＭ
ＯＳデバイスのソース、ドレイン形成と同時に形成して
も良いし、別個に独立して形成することもできる。また
、バイポーラトランジスタのエミッタ拡散領域であるＮ
十型不純物領域１８はＮチャネルＣＭＯＳデバイスのソ
ースドレイン拡散と同時でも良い。コレクタのオーミッ
クコンタクトであるＮ＋型不純物領域１９も同時に形成
できる。エミッタおよびベースを独立して形成した場合
には、電気的に分離されたバイポーラトランジスタのエ
ミッタ拡散深さを０．３μｍ、ベース拡散深さを０．５
５μｍ程度の高性能バイポーラ１〜ランジスタを得るこ
とも可能である。
なお、第１図から第４図に示した実施例においては、第
３の埋込み層７および第４の埋込み層８を形成すること
なく、Ｐ−型ウェル層１５および１６を半導体基板１に
到達するまで拡散して使用することも可能である。
３の埋込み層７および第４の埋込み層８を形成すること
なく、Ｐ−型ウェル層１５および１６を半導体基板１に
到達するまで拡散して使用することも可能である。
［効果］
以上本発明のバイポーラＣＭＯＳデバイスならびにその
製造方法の好ましい実施例を詳細に説明したが、本発明
の作用効果は以下のとおりである。
製造方法の好ましい実施例を詳細に説明したが、本発明
の作用効果は以下のとおりである。
バイポーラトランジスタと一導電型の０ＭＯ３素子が形
成される領域の下方に、半導体基板と逆尊電型の高濃度
埋込み層を形成したので、高濃度埋込み層の低抵抗によ
り、ラッチアップ耐圧を向上でき、かつ、バイポーラト
ランジスタ領域と一導電型のＣＭＯ８領域との間に不純
物半導体の分離ウェル層を形成したのでＰＮ接合分離に
よって、バイポーラトランジスタの完全な電気的分離が
できるという効果が得られる。
成される領域の下方に、半導体基板と逆尊電型の高濃度
埋込み層を形成したので、高濃度埋込み層の低抵抗によ
り、ラッチアップ耐圧を向上でき、かつ、バイポーラト
ランジスタ領域と一導電型のＣＭＯ８領域との間に不純
物半導体の分離ウェル層を形成したのでＰＮ接合分離に
よって、バイポーラトランジスタの完全な電気的分離が
できるという効果が得られる。
さらに、バイポーラトランジスタと一導電型の０ＭＯ５
素子領域の下方以外にも、分離ウェル層と他導電型のＣ
ＭＯ８素子のためのウェル層の下方に、半導体基板と同
一導電型の高濃度埋込み層を形成したので、高濃度埋込
み層の低抵抗により。
素子領域の下方以外にも、分離ウェル層と他導電型のＣ
ＭＯ８素子のためのウェル層の下方に、半導体基板と同
一導電型の高濃度埋込み層を形成したので、高濃度埋込
み層の低抵抗により。
ラッチアップ耐圧を半導体基板の濃度を下げても充分に
向上することができ、分離ウェル層下方の高濃度埋込み
層によって分離のための拡散が湧きあがりによって助け
られ、完全な電気的分離を得ることができるという効果
が得られる。
向上することができ、分離ウェル層下方の高濃度埋込み
層によって分離のための拡散が湧きあがりによって助け
られ、完全な電気的分離を得ることができるという効果
が得られる。
上記の両効果により、さらに、バイポーラトランジスタ
、０ＭＯ３素子、分離ウェルの下方をすべて高濃度の埋
込み層で形成しているので製造工程の自由度が大幅に改
善され、たとえば、−回の工程で複数の不純物半導体領
域を形成できる等種々の効果が得られる。
、０ＭＯ３素子、分離ウェルの下方をすべて高濃度の埋
込み層で形成しているので製造工程の自由度が大幅に改
善され、たとえば、−回の工程で複数の不純物半導体領
域を形成できる等種々の効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
本発明のバイポーラＣＭＯＳデバイスならびにその製造
方法は、０ＭＯ３ＲＡ、ＭのＥＣＬ版に適用して最も効
果の得られるものであるが、他のＣＭＩＳを用いたＬＳ
ＩたとえばＴＴＬ版およびＥＣＬ版の全般にわたっても
広く適用することができる。
方法は、０ＭＯ３ＲＡ、ＭのＥＣＬ版に適用して最も効
果の得られるものであるが、他のＣＭＩＳを用いたＬＳ
ＩたとえばＴＴＬ版およびＥＣＬ版の全般にわたっても
広く適用することができる。
第１図から第４図は、本発明のバイポーラＣＭＯＳデバ
イスの製造工程の好ましい一実施例を各々順を追って示
した工程図、 第５図は、第１図から第４図の工程を経てつくられるバ
イポーラＣＭＯＳデバイスの好ましν）一実施例の構造
図である。 １・・・半導体基板、２・・・第１の埋込み層（Ｎ÷埋
込み層）、３・・・第２の埋込み層（Ｎ＋型埋込み層）
、７・・・第３の埋込み層（Ｐ＋型埋込み層）、８・・
・第４の埋込み層（Ｐ＋型埋込み層）。 １２．１３・・・Ｎ−ウェル層、１５・・・分離ウェル
層（Ｐ−ウェル層）、１６・・・Ｐ−ウェル層。 代理人 弁理士 高 橋 明 夫
イスの製造工程の好ましい一実施例を各々順を追って示
した工程図、 第５図は、第１図から第４図の工程を経てつくられるバ
イポーラＣＭＯＳデバイスの好ましν）一実施例の構造
図である。 １・・・半導体基板、２・・・第１の埋込み層（Ｎ÷埋
込み層）、３・・・第２の埋込み層（Ｎ＋型埋込み層）
、７・・・第３の埋込み層（Ｐ＋型埋込み層）、８・・
・第４の埋込み層（Ｐ＋型埋込み層）。 １２．１３・・・Ｎ−ウェル層、１５・・・分離ウェル
層（Ｐ−ウェル層）、１６・・・Ｐ−ウェル層。 代理人 弁理士 高 橋 明 夫
Claims (1)
- 【特許請求の範囲】 １、第１の導電型の半導体基板上に所定の間隔を有して
形成された高濃度の第２の導電型の第１および第２の埋
込み層と、前記半導体基板全面に形成された第２の導電
型のエピタキシャル層と、前記第１および第２の埋込み
層真上に形成され、各々、バイポーラトランジスタ領域
および第１のチャネル型のＣＭＩＳ素子領域を形成する
第２の導電型のウェル層と、前記第１および第２の埋込
み層の間にあって前記バイポーラトランジスタ領域と第
１のチャネル型のＣＭＩＳ素子領域を電気的に分離する
ために前記半導体基板に到達するまで拡散された第１の
導電型の分離ウェル層と、第２のチャネル型のＣＭＩＳ
素子領域を形成するために前記半導体基板に到達するま
で拡散された第１の導電型のウェル層とより成ることを
特徴とするバイポーラＣＭＩＳデバイス。 ２、前記第１および第２の埋込み層の間に並行して形成
された高濃度の第１の導電型の第３および第４の埋込み
層をさらに有し、前記第１の導電型の分離ウェル層は前
記第３の埋込み層に到達するまで拡散され、かつ、前記
第１の導電型のウェル層は前記第４の埋込み層に到達す
るまで拡散されていることを特徴とする特許請求の範囲
第１項記載のバイポーラＣＭＩＳデバイス。 ３、同一半導体基板上にバイポーラ１−ランジスタとＣ
ＭＩＳ素子とを有し、次のような各工程を経て製造する
ことを特徴とするバイポーラＣＭＩＳデバイスの製造方
法。 （Ａ）第１の導電型の半導体基板に選択的に高濃度の第
２の導電型の不純物を拡散して所望の間隔を持たせた第
１および第２の埋込み層を形成する工程。 （Ｂ）前記半導体基板全面に第２の導電型のエピタキシ
ャル層を形成する工程。 （Ｃ）前記エピタキシャル層上に酸化膜を形成し、前記
第１の埋込み層真上のパイボーラトランジス夕領域およ
び前記第２の埋込み層真上の第１のチャネル型のＣＭＩ
Ｓ素子領域を同時に形成するために、前記酸化膜を選択
的に除去して拡散用の開口穴を形成する工程。 （１））前記開口穴より第２の導電型の不純物を前記第
１および第２の埋込み層に到達するまで拡散する工程。 （Ｅ）前記工程（Ｄ）によって形成されたデバイス表面
に酸化膜を形成し、前記バイポーラトランジスタ領域と
前記第１のチャネル型のＣＭＩＳ素子領域との間を分離
する領域ならびに第２のチャネル型のＣＭＩＳ素子領域
とを同時に形成するために、前記酸化膜を選択的に除去
して拡散用の開口穴を形成する工程。 （Ｆ）前記開口穴より第１の導電型の不純物を前記半導
体基板に達するまで拡散する工程。 ４、前記工程（Ａ）の後、前記第１および第２の埋込み
層の間に並行して高濃度の第１の導電型の第３および第
４の埋込み層をさらに形成し、前記工程（Ｆ）の拡散は
これら第３および第４の埋込み層に達するまで行なわれ
ることを特徴とする特許請求の範囲第３項記載のバイポ
ーラＣＭＩＳデバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22840983A JPS60120552A (ja) | 1983-12-05 | 1983-12-05 | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22840983A JPS60120552A (ja) | 1983-12-05 | 1983-12-05 | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120552A true JPS60120552A (ja) | 1985-06-28 |
Family
ID=16876013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22840983A Pending JPS60120552A (ja) | 1983-12-05 | 1983-12-05 | バイポ−ラｃｍｉｓデバイスならびにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120552A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136645A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置 |
| EP0341821A2 (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
| JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-12-05 JP JP22840983A patent/JPS60120552A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63136645A (ja) * | 1986-11-28 | 1988-06-08 | Fuji Electric Co Ltd | 半導体装置 |
| EP0341821A2 (en) * | 1988-05-10 | 1989-11-15 | Seiko Epson Corporation | Method of manufacturing a semiconductor device |
| JPH021160A (ja) * | 1989-02-10 | 1990-01-05 | Toshiba Corp | 半導体装置 |
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