JPH0286171A - 半導体素子およびその製造方法 - Google Patents
半導体素子およびその製造方法Info
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- JPH0286171A JPH0286171A JP63236412A JP23641288A JPH0286171A JP H0286171 A JPH0286171 A JP H0286171A JP 63236412 A JP63236412 A JP 63236412A JP 23641288 A JP23641288 A JP 23641288A JP H0286171 A JPH0286171 A JP H0286171A
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- trench
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子、特に縦型パワーMOSFET(
メタル・オキサイド・セミコンダクタ型電界効果トラン
ジスタ)単体または縦型パワーMOSFETを組み込ん
だMO3IC等の半導体素子およびその製造方法に関す
る。
メタル・オキサイド・セミコンダクタ型電界効果トラン
ジスタ)単体または縦型パワーMOSFETを組み込ん
だMO3IC等の半導体素子およびその製造方法に関す
る。
〔従来の技術〕
縦型パワーMOSFETは、周波数特性が優れ、スイッ
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーMO5FETについては、たとえ
ば、日本ニス・ニス・ティ株式会社発行「ソリッド ス
テート テクノロジー(solid 5taLe
techn。
チングスピードが速く、かつ低電力で駆動できる等多く
の特長を有することから、近年多くの産業分野で使用さ
れている。縦型パワーMO5FETについては、たとえ
ば、日本ニス・ニス・ティ株式会社発行「ソリッド ス
テート テクノロジー(solid 5taLe
techn。
−Iogy)日本版J 1986年1月号、昭和60年
12月15日発行、P44〜P50に記載されている。
12月15日発行、P44〜P50に記載されている。
この文献には、縦型パワーMOSFETとして、ViM
OSFET、UIMOSFET二重拡散MO5(VDM
O3)FETが紹介されている。
OSFET、UIMOSFET二重拡散MO5(VDM
O3)FETが紹介されている。
一方、米国特許第4.376.286号には、縦型M
OS F E T’のドレイン表面に高濃度n÷形層を
ソースより深く設け、これによってオン抵抗(Ros)
を低くする例が開示されている。
OS F E T’のドレイン表面に高濃度n÷形層を
ソースより深く設け、これによってオン抵抗(Ros)
を低くする例が開示されている。
従来の典型的な縦型パワーMOSFETは、第9図の模
式図に示されるような構造となっている。
式図に示されるような構造となっている。
この縦型パワーMOSFETは、たとえば、n+形のシ
リコンからなる半導体基板1の主面に設けられたn−形
層からなるエピタキシャル層2の表層部に、二重拡散に
よってp形のベース領域3およびこのベース領域3の表
層部に設けられるn◆形のソース領域4を形成する。こ
の二重拡散の拡散長の差がチャネル5となる。また、前
記半導体基viiおよびエピタキシャル112はドレイ
ン領域6となるとともに、前記二重拡散領域は近接して
設けられる結果、隣合うベース領域3間に挟まれた領域
に二点鎖線で取り囲まれるようなJFET部7が形成さ
れる。また、このJFET部7.チャネル5に亘ってゲ
ート酸化1l18が設けられるとともに、このゲート酸
化膜8上にはゲート電極9が形成される。電流は、ゲー
ト(G)に所定の電圧が印加された状態下で下部ドレイ
ン(D)から上方に向かい、チャネル5を通リソース(
S)に抜ける。
リコンからなる半導体基板1の主面に設けられたn−形
層からなるエピタキシャル層2の表層部に、二重拡散に
よってp形のベース領域3およびこのベース領域3の表
層部に設けられるn◆形のソース領域4を形成する。こ
の二重拡散の拡散長の差がチャネル5となる。また、前
記半導体基viiおよびエピタキシャル112はドレイ
ン領域6となるとともに、前記二重拡散領域は近接して
設けられる結果、隣合うベース領域3間に挟まれた領域
に二点鎖線で取り囲まれるようなJFET部7が形成さ
れる。また、このJFET部7.チャネル5に亘ってゲ
ート酸化1l18が設けられるとともに、このゲート酸
化膜8上にはゲート電極9が形成される。電流は、ゲー
ト(G)に所定の電圧が印加された状態下で下部ドレイ
ン(D)から上方に向かい、チャネル5を通リソース(
S)に抜ける。
ところで、パワーMOSFETの特性を左右するものの
一つとしてオン抵抗があり、前記文献にも記載されてい
るように、オン抵抗低減°のために各種の構造が開発さ
れている。オン抵抗R0Nは、チャネル部の抵抗R,,
JFET部の抵抗RJ。
一つとしてオン抵抗があり、前記文献にも記載されてい
るように、オン抵抗低減°のために各種の構造が開発さ
れている。オン抵抗R0Nは、チャネル部の抵抗R,,
JFET部の抵抗RJ。
エピタキシャル層を含む基板の抵抗R8の和となる。こ
のうち、250■〜500V耐圧の素子では、前記抵抗
(拡がり抵抗)RJの占める割合が、たとえば、40%
程度と大きいため、R,を低減することがオン抵抗R0
Hの低減に繋がる。
のうち、250■〜500V耐圧の素子では、前記抵抗
(拡がり抵抗)RJの占める割合が、たとえば、40%
程度と大きいため、R,を低減することがオン抵抗R0
Hの低減に繋がる。
前記一対のベース領域3に挟まれるJFET部7の抵抗
成分R,を低減する構造としては、第10図に示される
ように、ベース接合を浅くしてJFET部7の断面積を
小さくする構造があるが、この構造は拡散深さが浅いた
め、ベース領域周縁曲面部分10の接合の曲率が小さ(
なり、耐圧が低下してしまう。
成分R,を低減する構造としては、第10図に示される
ように、ベース接合を浅くしてJFET部7の断面積を
小さくする構造があるが、この構造は拡散深さが浅いた
め、ベース領域周縁曲面部分10の接合の曲率が小さ(
なり、耐圧が低下してしまう。
また、前記米国特許第4.376.286号に記載され
ているように、ドレイン表面、すなわち、前記JFET
部を高濃度にし、JFET部の抵抗を小さくしてオン抵
抗R0,を小さくする構造も開発されている。
ているように、ドレイン表面、すなわち、前記JFET
部を高濃度にし、JFET部の抵抗を小さくしてオン抵
抗R0,を小さくする構造も開発されている。
また、第11図に示されるように、前記JFET部に溝
11を設け、JFET部7を薄くすることによってRJ
を低減する構造、いわゆる■溝MOSFET、U溝MO
SFETも開発されている。
11を設け、JFET部7を薄くすることによってRJ
を低減する構造、いわゆる■溝MOSFET、U溝MO
SFETも開発されている。
しかし、この構造では、溝11の底部のエツジ12で電
界集中を起こし、耐圧(ドレイン耐圧)が損なわれるお
それがある。
界集中を起こし、耐圧(ドレイン耐圧)が損なわれるお
それがある。
本発明の目的はオン抵抗を小さくできる縦型パワーMO
SFETを提供することにある。
SFETを提供することにある。
本発明の他の目的はドレイン耐圧の高い縦型パワーMO
S F ETを提供することにある。
S F ETを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の縦型パワーMOS F ETは、従
来のU溝MOS F ETと略同様な構造となっていて
、溝底は平坦な構造となるとともに、この溝の側面にソ
ース領域を露出させ、かつ前記ソース領域とドレイン領
域に至るチャネル領域は前記溝側面から溝底の平坦部分
にまで達する領域に形成されている。また、前記ドレイ
ン領域とチャネル形成領域(ベース領域)との界面の周
縁部分の曲率は溝形成前の拡散で形成される結果、基板
主面とチャネル形成領域底との間隔に対応する長さ以上
の長さを半径とするような緩やかな曲率となっている。
来のU溝MOS F ETと略同様な構造となっていて
、溝底は平坦な構造となるとともに、この溝の側面にソ
ース領域を露出させ、かつ前記ソース領域とドレイン領
域に至るチャネル領域は前記溝側面から溝底の平坦部分
にまで達する領域に形成されている。また、前記ドレイ
ン領域とチャネル形成領域(ベース領域)との界面の周
縁部分の曲率は溝形成前の拡散で形成される結果、基板
主面とチャネル形成領域底との間隔に対応する長さ以上
の長さを半径とするような緩やかな曲率となっている。
上記した手段によれば、本発明の縦型パワーMOSFE
Tは、従来(7)U溝MOSFETと略同様な構造とな
っていて、溝底は平坦な構造となるとともに、この溝の
側面にソース領域を露出させ、かつ前記ソース領域とド
レイン領域に至るチャネル領域は前記溝側面から溝底の
平坦部分にまで達する領域に形成されていることから、
一対のチャネル形成領域(ベース領域)間のJFET部
の断面積は小さくなり、抵抗RJが低減され、縦型MO
SFETのオン抵抗が小さくなる。また、前記ドレイン
領域とチャネル形成領域との界面、すなわち、ベース領
域周縁局面部分の曲率は溝形成前の拡散で形成される結
果、基板主面とチャネル形成領域底との間隔に対応する
長さ以上の長さを半径とする結果、緩やかな曲率となり
、ドレイン耐圧も高くできる。
Tは、従来(7)U溝MOSFETと略同様な構造とな
っていて、溝底は平坦な構造となるとともに、この溝の
側面にソース領域を露出させ、かつ前記ソース領域とド
レイン領域に至るチャネル領域は前記溝側面から溝底の
平坦部分にまで達する領域に形成されていることから、
一対のチャネル形成領域(ベース領域)間のJFET部
の断面積は小さくなり、抵抗RJが低減され、縦型MO
SFETのオン抵抗が小さくなる。また、前記ドレイン
領域とチャネル形成領域との界面、すなわち、ベース領
域周縁局面部分の曲率は溝形成前の拡散で形成される結
果、基板主面とチャネル形成領域底との間隔に対応する
長さ以上の長さを半径とする結果、緩やかな曲率となり
、ドレイン耐圧も高くできる。
以下図面を参照して本発明の一実施例について説明する
。
。
第1図は本発明の一実施例による縦型パワーMOSFE
Tの一部を示す斜視図、第2図〜第6図は同じく縦型パ
ワーMOSFETの製造における各段階でのワークであ
るウェハを示す図であって、第2図はチャネル形成領域
形成のためのp$sI域およびp◆形領領域形成された
ウェハの断面図、第3図はソース領域形成のためのn◆
形領領域形成されたウェハの断面図、第4図は溝が形成
されたウェハの断面図、第5図はゲート酸化膜およびゲ
ート電極が形成されたウェハの断面図、第6図はポリシ
リコン膜およびソース電極が形成されたウェハの断面図
である。
Tの一部を示す斜視図、第2図〜第6図は同じく縦型パ
ワーMOSFETの製造における各段階でのワークであ
るウェハを示す図であって、第2図はチャネル形成領域
形成のためのp$sI域およびp◆形領領域形成された
ウェハの断面図、第3図はソース領域形成のためのn◆
形領領域形成されたウェハの断面図、第4図は溝が形成
されたウェハの断面図、第5図はゲート酸化膜およびゲ
ート電極が形成されたウェハの断面図、第6図はポリシ
リコン膜およびソース電極が形成されたウェハの断面図
である。
この実施例の縦型パワーMOS F ETにおけるその
要部、すなわち、セル部分は、第1図に示されるような
構造となっている。同図において、−点鎖線間Wが断面
的な単一のセル15部分(セル長さ)であり、−点鎖線
枠で囲まれる領域が平面的に見た単一のセル15部分で
ある。このようなセル15は、単一の縦型パワーMOS
FETにあって、縦横に規則正しく多数配設されている
。
要部、すなわち、セル部分は、第1図に示されるような
構造となっている。同図において、−点鎖線間Wが断面
的な単一のセル15部分(セル長さ)であり、−点鎖線
枠で囲まれる領域が平面的に見た単一のセル15部分で
ある。このようなセル15は、単一の縦型パワーMOS
FETにあって、縦横に規則正しく多数配設されている
。
セル15は、不純物濃度が10”cm−’程度となる厚
さ100μm前後のn÷形(第1導電形)のシリコンか
らなる半導体基板1の主面(上面)に設けられる。すな
わち、半導体基板1の主面には不純物濃度が10”cm
−’程度となる厚さ10μm前後のn−形のエピタキシ
ャル層2が設けられているとともに、このエピタキシャ
ル層2の表層部には不純物濃度が10 ”c rrr”
程度となる厚さ5〜6μmのp形のチャネル形成領域(
ベース領域)16が設けられている。このチャネル形成
領域16は平面的に見て略矩形状となり、前記半導体基
板1の主面に縦横に規則正しく設けられている。また、
これらチャネル形成領域16間の半導体基板1の主面に
は、深さ3μm〜4μmの溝11が設けられている。し
たがって、この溝11は半導体基板1の主面に格子状に
設けられることになり、溝11に取り囲まれた領域がセ
ル15になる。
さ100μm前後のn÷形(第1導電形)のシリコンか
らなる半導体基板1の主面(上面)に設けられる。すな
わち、半導体基板1の主面には不純物濃度が10”cm
−’程度となる厚さ10μm前後のn−形のエピタキシ
ャル層2が設けられているとともに、このエピタキシャ
ル層2の表層部には不純物濃度が10 ”c rrr”
程度となる厚さ5〜6μmのp形のチャネル形成領域(
ベース領域)16が設けられている。このチャネル形成
領域16は平面的に見て略矩形状となり、前記半導体基
板1の主面に縦横に規則正しく設けられている。また、
これらチャネル形成領域16間の半導体基板1の主面に
は、深さ3μm〜4μmの溝11が設けられている。し
たがって、この溝11は半導体基板1の主面に格子状に
設けられることになり、溝11に取り囲まれた領域がセ
ル15になる。
一方、前記チャネル形成領域16の表層部中央には、不
純物濃度が10”cm−3程度となるρ◆形コンタクト
GM域17が設けられている。また、この半導体基板1
の主面、すなわち、前記p+形コンククHI域17の周
縁部分から前記溝11の側面に至る表ツ部には、不純物
濃度が10”cm3程度となるソース領域4が設けられ
ている。このソース領域4は0. 5μm程度の厚さと
なっている。また、前記半導体基板1およびエピタキシ
ャル層2はドレイン領域6を構成している。
純物濃度が10”cm−3程度となるρ◆形コンタクト
GM域17が設けられている。また、この半導体基板1
の主面、すなわち、前記p+形コンククHI域17の周
縁部分から前記溝11の側面に至る表ツ部には、不純物
濃度が10”cm3程度となるソース領域4が設けられ
ている。このソース領域4は0. 5μm程度の厚さと
なっている。また、前記半導体基板1およびエピタキシ
ャル層2はドレイン領域6を構成している。
他方前記溝11の平坦な溝底には、前記チャネル形成領
域16とドレイン領域6との接合(界面)が達している
。溝11の底の工ンジ12をドレイン領域6内に露出さ
せるせことなく、チャネル形成領域16内に位置させる
ことによって、ゲートとドレイン間で電界集中が起きる
こともなくなり、ブレークダウンの心配もなくなる。ま
た、隣合うチャネル形成領域16の間隔aは5μm〜1
0μmとなっている。また、溝11の底に対面する隣合
うチャネル形成領域16間のJFET部7の断面積を小
さくするためにも、前記溝11の底面とチャネル形成領
域16との間隔すは3μm以下になっている。また、前
記ソース領域4から溝側面および溝底に至るチャネル5
の長さも3μm〜4μmとなっている。また、前記溝1
1の平坦な底面に臨むチャネル形成領域16のベース領
域周縁曲面部分10の曲率半径は、前記チャネル形成領
域16を半導体基板1の主面に拡散した際形成されるこ
とによって、少なくともチャネル形成領域16の深さに
対応する長さ以上の長さが曲率半径となり、緩やかな曲
面となっている。これにより、ドレイン耐圧は500V
程度と高くなる。
域16とドレイン領域6との接合(界面)が達している
。溝11の底の工ンジ12をドレイン領域6内に露出さ
せるせことなく、チャネル形成領域16内に位置させる
ことによって、ゲートとドレイン間で電界集中が起きる
こともなくなり、ブレークダウンの心配もなくなる。ま
た、隣合うチャネル形成領域16の間隔aは5μm〜1
0μmとなっている。また、溝11の底に対面する隣合
うチャネル形成領域16間のJFET部7の断面積を小
さくするためにも、前記溝11の底面とチャネル形成領
域16との間隔すは3μm以下になっている。また、前
記ソース領域4から溝側面および溝底に至るチャネル5
の長さも3μm〜4μmとなっている。また、前記溝1
1の平坦な底面に臨むチャネル形成領域16のベース領
域周縁曲面部分10の曲率半径は、前記チャネル形成領
域16を半導体基板1の主面に拡散した際形成されるこ
とによって、少なくともチャネル形成領域16の深さに
対応する長さ以上の長さが曲率半径となり、緩やかな曲
面となっている。これにより、ドレイン耐圧は500V
程度と高くなる。
また、前記溝11の表面を被うようにゲート酸化膜8が
設けられている。このゲート酸化膜8は、その厚さが5
00人〜1000人となっている。
設けられている。このゲート酸化膜8は、その厚さが5
00人〜1000人となっている。
また、前記ゲート酸化膜8上にはポリシリコンからなる
ゲート電極9が設けられている。また、前記ゲート電極
9の上面および側面は絶縁膜18で被われている。この
絶縁膜18は、たとえば、厚さ8000人のPSGIl
j!(リンシリケートガラス膜)によって形成され、前
記ゲート電極9を被うとともに、溝11の縁かられずか
に張り出してソース領域4の一部をも被うようになって
いる。また、前記絶縁膜18およびソース領域4ならび
に露出するチャネル形成領域16の表面には、厚さが数
μmとなるアルミニウム(All)からなるソース電極
19が設けられている。さらに、前記半導体基板1の裏
面(下面)には、厚さ数μmのドレイン電極20が設け
られている。
ゲート電極9が設けられている。また、前記ゲート電極
9の上面および側面は絶縁膜18で被われている。この
絶縁膜18は、たとえば、厚さ8000人のPSGIl
j!(リンシリケートガラス膜)によって形成され、前
記ゲート電極9を被うとともに、溝11の縁かられずか
に張り出してソース領域4の一部をも被うようになって
いる。また、前記絶縁膜18およびソース領域4ならび
に露出するチャネル形成領域16の表面には、厚さが数
μmとなるアルミニウム(All)からなるソース電極
19が設けられている。さらに、前記半導体基板1の裏
面(下面)には、厚さ数μmのドレイン電極20が設け
られている。
つぎに、このような縦型パワーMOSFETの製造方法
について説明する。
について説明する。
縦型パワーMOS F ETの製造にあっては、第2図
に示されるように、n1形(第1導電型)のシリコンか
らなる半導体基板1の主面にn−形のエピタキシャル層
2を有するウェハ(半導体薄板)21が用意される。こ
の半導体基板1はその不純物濃度が10”cm−’とな
っている。また、前記エピタキシャル層2はその厚さが
10μm程度となっているとともに、不純物濃度はl
Q I S cm1程度となっている。このウェハ21
はその主面に部分的に絶縁膜22が設けられ、かつこの
絶縁膜22をマスクとしてボロン(B1)が二重に拡散
される。この二重拡散によって深さ5μm〜6μmの最
終的にチャネル形成領域16となるp影領域(第2導電
型領域)23と、この第2導電型領域23の表層部中央
に形成される深さ2μm〜3μm程度のp+形コンタク
ト領域17が設けられる。前記第2導電型領域23の不
純物4度は10”cm□3となり、闇値を決定する4度
となっている。また、前記p十形コンタクト領域17は
101″c m−”と不純物濃度が高くなっている。
に示されるように、n1形(第1導電型)のシリコンか
らなる半導体基板1の主面にn−形のエピタキシャル層
2を有するウェハ(半導体薄板)21が用意される。こ
の半導体基板1はその不純物濃度が10”cm−’とな
っている。また、前記エピタキシャル層2はその厚さが
10μm程度となっているとともに、不純物濃度はl
Q I S cm1程度となっている。このウェハ21
はその主面に部分的に絶縁膜22が設けられ、かつこの
絶縁膜22をマスクとしてボロン(B1)が二重に拡散
される。この二重拡散によって深さ5μm〜6μmの最
終的にチャネル形成領域16となるp影領域(第2導電
型領域)23と、この第2導電型領域23の表層部中央
に形成される深さ2μm〜3μm程度のp+形コンタク
ト領域17が設けられる。前記第2導電型領域23の不
純物4度は10”cm□3となり、闇値を決定する4度
となっている。また、前記p十形コンタクト領域17は
101″c m−”と不純物濃度が高くなっている。
つぎに、前記絶縁膜22は除去される。その後、第3図
に示されるように、再び前記ウェハ21の主面には、部
分的に絶縁膜24が設けられる。すなわち、この絶縁[
24は前記p十形コンタクト領域17の中央に設けられ
る。そして、この絶縁膜24をマスクとして燐(p+)
が拡散されて、第3図に示されるように、隣合うセル1
5のp+十形ンタク)?J域17間に不純物濃度が10
”cm−3となるn1形領域(第1導電型領域)25が
形成される。この第1導電型領域25はその中央部分が
除去されて最終的にはソース領域4となる。
に示されるように、再び前記ウェハ21の主面には、部
分的に絶縁膜24が設けられる。すなわち、この絶縁[
24は前記p十形コンタクト領域17の中央に設けられ
る。そして、この絶縁膜24をマスクとして燐(p+)
が拡散されて、第3図に示されるように、隣合うセル1
5のp+十形ンタク)?J域17間に不純物濃度が10
”cm−3となるn1形領域(第1導電型領域)25が
形成される。この第1導電型領域25はその中央部分が
除去されて最終的にはソース領域4となる。
この第1導電型領域25は0.5μm程度の深さに設け
られる。
られる。
つぎに、前記絶縁膜24は除去される。その後、第4図
に示されるように、前記ウェハ21の主面には、絶縁膜
26が部分的に設けられる。そして、この絶縁膜26を
マスクとして異方性エツチングが施される。このエツチ
ングによって、隣合う第2導電型領域23の周縁部分お
よび前記第1導電型領域25の中央部分が除去されて、
底が平坦となる溝11が形成される。この溝11の形成
によって、前記第1導電型領域25は部分されてそれぞ
れ溝側面に一端を露出するソース領域4となるとともに
、前記第2導電型領域23はチャネル形成領域(ベース
領域)16となる。前記溝11は3μm〜4μmの深さ
に形成され、この溝11の溝底面と前記チャネル形成領
域16の底面との間隔すは、前記溝11の溝底に対面し
かつ隣合うチャネル形成@TI域16間に形成されるJ
FET部7の断面積を小さくするように3μm以下と小
さくなっている。また、結晶面(111)が現れる溝1
1の溝側面に沿う前記ソース領域4からドレイン領域6
に至るチャネル5の長さは3μm〜4μm程度となる。
に示されるように、前記ウェハ21の主面には、絶縁膜
26が部分的に設けられる。そして、この絶縁膜26を
マスクとして異方性エツチングが施される。このエツチ
ングによって、隣合う第2導電型領域23の周縁部分お
よび前記第1導電型領域25の中央部分が除去されて、
底が平坦となる溝11が形成される。この溝11の形成
によって、前記第1導電型領域25は部分されてそれぞ
れ溝側面に一端を露出するソース領域4となるとともに
、前記第2導電型領域23はチャネル形成領域(ベース
領域)16となる。前記溝11は3μm〜4μmの深さ
に形成され、この溝11の溝底面と前記チャネル形成領
域16の底面との間隔すは、前記溝11の溝底に対面し
かつ隣合うチャネル形成@TI域16間に形成されるJ
FET部7の断面積を小さくするように3μm以下と小
さくなっている。また、結晶面(111)が現れる溝1
1の溝側面に沿う前記ソース領域4からドレイン領域6
に至るチャネル5の長さは3μm〜4μm程度となる。
この結果、前記JFET部7の断面積が小さくなること
によって、抵抗R4が小さくなる。また、前記溝11の
平坦な溝底のエツジ12は、半導体基板1およびエピタ
キシャル層2によって構成されるドレイン領域6内に露
出させるせことなく、チャネル形成領域16内に位置す
るように形成されている。したがって、この構造によれ
ば、ゲートとドレイン間で電界集中が起きることもなく
なり、ブレークダウンの心配もなくなる。
によって、抵抗R4が小さくなる。また、前記溝11の
平坦な溝底のエツジ12は、半導体基板1およびエピタ
キシャル層2によって構成されるドレイン領域6内に露
出させるせことなく、チャネル形成領域16内に位置す
るように形成されている。したがって、この構造によれ
ば、ゲートとドレイン間で電界集中が起きることもなく
なり、ブレークダウンの心配もなくなる。
つぎに、前記絶縁膜26は除去される。その後、第5図
に示されるように、前記溝11の表面には、500人〜
1000人の厚さのゲート酸化膜8が形成されるととも
に、このゲート酸化1i1B上には厚さ8000人のポ
リシリコンからなるゲート電8i9が常用のホトリソグ
ラフィによって形成される。
に示されるように、前記溝11の表面には、500人〜
1000人の厚さのゲート酸化膜8が形成されるととも
に、このゲート酸化1i1B上には厚さ8000人のポ
リシリコンからなるゲート電8i9が常用のホトリソグ
ラフィによって形成される。
つぎに、前記ウェハ21の主面には、第6図に示される
ように、前記ゲート酸化膜8およびゲート電極9を被う
ように、常用のフォトリソグラフィによって厚さ800
0人のPSG膜からなる絶縁膜18が形成される。これ
によって前記絶縁膜18から外れたウェハ21主面領域
には、ソース領域4およびp十形コンタクト領域17が
露出する。つぎに、前記ウェハ21の主面全域に数μm
の厚さにアルミニウム(Ai)を蒸着してソース電極1
9を形成する。その後、前記半導体基板1を所望の厚さ
除去し、かつウェハ21裏面にドレイン電極20を形成
する。このウェハ21は所望の寸法で縦横に分断され、
たとえば、第1図にその一部を示す縦型パワーMO3,
FETを製造する。
ように、前記ゲート酸化膜8およびゲート電極9を被う
ように、常用のフォトリソグラフィによって厚さ800
0人のPSG膜からなる絶縁膜18が形成される。これ
によって前記絶縁膜18から外れたウェハ21主面領域
には、ソース領域4およびp十形コンタクト領域17が
露出する。つぎに、前記ウェハ21の主面全域に数μm
の厚さにアルミニウム(Ai)を蒸着してソース電極1
9を形成する。その後、前記半導体基板1を所望の厚さ
除去し、かつウェハ21裏面にドレイン電極20を形成
する。このウェハ21は所望の寸法で縦横に分断され、
たとえば、第1図にその一部を示す縦型パワーMO3,
FETを製造する。
このような構造にあっては、コレクタとなる前記n形の
半導体基板1およびエピタキシャル層2と、ベースとな
るp形のチャネル形成領域16およびp÷十形コンタク
ト領域17、エミッタとなるn◆形のソース領域4とに
よって寄生npn型バイポーラトランジスタが形成され
る。そして前記寄生npn型バイポーラトランジスタは
、特に、前記ベースの寄生抵抗が大きいとMOS F
ETの動作を阻害する。すなわち、前記P形のチャネル
形成領域16の濃度が低いと抵抗が大きくなり、ベース
領域に、リーク電流が発生した場合、電圧降下によって
ベース・エミッタ間電圧vB!が大きくなり、寄生np
n型バイポーラトランジスタが動作してしまい、n十形
ソース領域4(エミッタ)と、n−11のエピタキシャ
ル層2(コレクタ)との間に電流バスができてしまう。
半導体基板1およびエピタキシャル層2と、ベースとな
るp形のチャネル形成領域16およびp÷十形コンタク
ト領域17、エミッタとなるn◆形のソース領域4とに
よって寄生npn型バイポーラトランジスタが形成され
る。そして前記寄生npn型バイポーラトランジスタは
、特に、前記ベースの寄生抵抗が大きいとMOS F
ETの動作を阻害する。すなわち、前記P形のチャネル
形成領域16の濃度が低いと抵抗が大きくなり、ベース
領域に、リーク電流が発生した場合、電圧降下によって
ベース・エミッタ間電圧vB!が大きくなり、寄生np
n型バイポーラトランジスタが動作してしまい、n十形
ソース領域4(エミッタ)と、n−11のエピタキシャ
ル層2(コレクタ)との間に電流バスができてしまう。
この結果、MOSFETでは、正常なトランジスタ動作
が不可能になる。そこで、この実施例では、ベースにお
いて、不純物濃度が高くなるp十形コンタクト領域17
を設けることによって、ベースの寄生抵抗を下げてベー
ス・エミッタ間電圧■1が大となるのを防止する構造と
しである。したがって、この実施例の場合には、前記p
十形コンタク)fiJl域17の不純物濃度は10”c
m−3と高くなっている。これに対して、前記チャネル
形成領域16は、闇値を決定する層となることから、不
純物濃度は10 ” c m”と前記p十形コンタクト
領域17に比較して低くなっている。
が不可能になる。そこで、この実施例では、ベースにお
いて、不純物濃度が高くなるp十形コンタクト領域17
を設けることによって、ベースの寄生抵抗を下げてベー
ス・エミッタ間電圧■1が大となるのを防止する構造と
しである。したがって、この実施例の場合には、前記p
十形コンタク)fiJl域17の不純物濃度は10”c
m−3と高くなっている。これに対して、前記チャネル
形成領域16は、闇値を決定する層となることから、不
純物濃度は10 ” c m”と前記p十形コンタクト
領域17に比較して低くなっている。
このような縦型パワーMOSFETにあっては、つぎの
ような効果を奏することになる。
ような効果を奏することになる。
(1)本発明の縦型パワーMOS F ETは、チャネ
ル形成領域(ベース領域)の周縁の曲面部分の曲率は、
半導体基板の主面に深い拡散を施す結果形成される結果
、前記拡散法さに対応する以上の曲率半径となるため、
緩やかな曲面となり、ドレイン耐圧が高くなるという効
果が得られる。
ル形成領域(ベース領域)の周縁の曲面部分の曲率は、
半導体基板の主面に深い拡散を施す結果形成される結果
、前記拡散法さに対応する以上の曲率半径となるため、
緩やかな曲面となり、ドレイン耐圧が高くなるという効
果が得られる。
(2)本発明の縦型パワーMOS F ETは、チャネ
ル形成領域(ベース領域)を半導体基板の主面に深く拡
散を行うことによって形成しているが、その後溝を形成
しているため、JFET部は浅くなり、JFET部の拡
がり抵抗R4が小さ(なるという効果が得られる。
ル形成領域(ベース領域)を半導体基板の主面に深く拡
散を行うことによって形成しているが、その後溝を形成
しているため、JFET部は浅くなり、JFET部の拡
がり抵抗R4が小さ(なるという効果が得られる。
(3)上記(2)により、本発明によれば、縦型パワー
MOSFETのオン抵抗を低減できるという効果が得ら
れる。オン抵抗の低減率はドレイン耐圧500■クラス
で15〜20%にも及ぶ。
MOSFETのオン抵抗を低減できるという効果が得ら
れる。オン抵抗の低減率はドレイン耐圧500■クラス
で15〜20%にも及ぶ。
(4)上記(3)により、本発明の縦型パワーMOSF
ETは、同一のチップサイズで比較すると高性能化がで
き、また、性能を一定にするとチンブシュリンク化が可
能となり原価低減が図れるという効果が得られる。
ETは、同一のチップサイズで比較すると高性能化がで
き、また、性能を一定にするとチンブシュリンク化が可
能となり原価低減が図れるという効果が得られる。
(5)本発明の縦型パワーMOS F ETは溝を有す
るが、この溝の溝底のエツジ部分はドレイン領域には露
出せず、チャネル形成領域(ベース領域)に位置するよ
うに形成されていることから、ゲートとドレイン間で電
界集中が起きることもなくなり、ブレークダウンの心配
もなくなるという効果が得られる。
るが、この溝の溝底のエツジ部分はドレイン領域には露
出せず、チャネル形成領域(ベース領域)に位置するよ
うに形成されていることから、ゲートとドレイン間で電
界集中が起きることもなくなり、ブレークダウンの心配
もなくなるという効果が得られる。
(6)本発明の縦型パワーMOSFETは、ソース領域
を溝斜面に形成されることから、寄生バイポーラトラン
ジスタのベース抵抗を下がり、破壊耐量が向上するとい
う効果が得られる。
を溝斜面に形成されることから、寄生バイポーラトラン
ジスタのベース抵抗を下がり、破壊耐量が向上するとい
う効果が得られる。
(7)本発明の継型パワーMOSFETは、チャネル形
成領域(ベース領域)にp+十形コンタクト領域設けた
構造となっていることから、ベース領域の濃度を高くで
きるため、ベースの寄生抵抗の増大が抑止され、寄生n
pn型バイポーラトランジスタが動作しなくなり、縦型
パワーMOSFETの動作が安定し、信頬性が高くなる
という効果が得られる。
成領域(ベース領域)にp+十形コンタクト領域設けた
構造となっていることから、ベース領域の濃度を高くで
きるため、ベースの寄生抵抗の増大が抑止され、寄生n
pn型バイポーラトランジスタが動作しなくなり、縦型
パワーMOSFETの動作が安定し、信頬性が高くなる
という効果が得られる。
(8)上記(1)〜(7)により、本発明によれば、オ
ン抵抗が小さくかつ耐圧が高い小型化可能な縦型パワー
MOSFETを提供することができるという相乗効果が
得られる。
ン抵抗が小さくかつ耐圧が高い小型化可能な縦型パワー
MOSFETを提供することができるという相乗効果が
得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第7図は前記
チャネル形成領域16およびこのチャネル形成領域16
間のJFET部7の不純物濃度を高くした例である。こ
の構造によれば、JFET部7の表層部を不純物濃度が
高い高不純物濃度領域27としであることから、拡がり
抵抗R,かさらに小さくなり、さらにオン抵抗を小さく
できる。すなわち、この例では、オン抵抗のさらなる低
減とともに、ドレイン耐圧の向上も達成できる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない、たとえば、第7図は前記
チャネル形成領域16およびこのチャネル形成領域16
間のJFET部7の不純物濃度を高くした例である。こ
の構造によれば、JFET部7の表層部を不純物濃度が
高い高不純物濃度領域27としであることから、拡がり
抵抗R,かさらに小さくなり、さらにオン抵抗を小さく
できる。すなわち、この例では、オン抵抗のさらなる低
減とともに、ドレイン耐圧の向上も達成できる。
第8図は前記チャネル形成領域16およびこのチャネル
形成領域16間のJFET部7を前記チャネル形成領域
16のエピタキシャル成長時に製造した例である。すな
わち、前記JFET部7はチャネル形成領域16をエピ
タキシャル成長させる前に埋め込み層を設けておき、エ
ピタキシャル成長時にこの埋め込み層を拡散させて埋め
込み拡散層28を形成することによって形成するもので
ある。なお、この構造でもJFET部7の不純物濃度を
高くすることによって抵抗R4をさらに小さくすること
ができる。
形成領域16間のJFET部7を前記チャネル形成領域
16のエピタキシャル成長時に製造した例である。すな
わち、前記JFET部7はチャネル形成領域16をエピ
タキシャル成長させる前に埋め込み層を設けておき、エ
ピタキシャル成長時にこの埋め込み層を拡散させて埋め
込み拡散層28を形成することによって形成するもので
ある。なお、この構造でもJFET部7の不純物濃度を
高くすることによって抵抗R4をさらに小さくすること
ができる。
また、前記溝を形成する方法としては、LOCO8法を
利用しても良い。すなわち、LOCO3法で形成した絶
縁膜を除去することによって、側面が緩やかな斜面とな
る溝を形成することができる。
利用しても良い。すなわち、LOCO3法で形成した絶
縁膜を除去することによって、側面が緩やかな斜面とな
る溝を形成することができる。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である縦型パワーMOSF
ETの製造技術に適用した場合について説明したが、そ
れに限定されるもの、ではなく、このような縦型パワー
MOSFETを組み込んだパワーM、03ICあるいは
I GBTに適用できる。
をその背景となった利用分野である縦型パワーMOSF
ETの製造技術に適用した場合について説明したが、そ
れに限定されるもの、ではなく、このような縦型パワー
MOSFETを組み込んだパワーM、03ICあるいは
I GBTに適用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明の縦型パワーMOSFETは、従来のU溝MOS
F ETと略同様な構造となっていて、溝底は平坦な
構造となるとともに、この溝の側面にソース領域を露出
させ、かつ前記ソース領域とドレイン領域に至るチャネ
ル領域は前記溝側面から溝底の平坦部分にまで達する領
域に形成されていることから、一対のチャネル形成領域
(ベース領域)間のJFET部の断面積は小さくなり、
拡がり抵抗R4が低減され、縦型MOSFETのオン抵
抗が小さくなる。また、前記ドレイン領域とチャネル形
成領域との界面の周縁部分の曲率は溝形成前の拡散で形
成される結果、基板主面とチャネル形成領域底との間隔
を半径とするような緩やかな曲率となっていることから
、ドレイン耐圧も高くできる。したがって、本発明によ
れば、耐圧が高くかつオン抵抗の小さい縦型パワーMO
SFETを提供することができる。
F ETと略同様な構造となっていて、溝底は平坦な
構造となるとともに、この溝の側面にソース領域を露出
させ、かつ前記ソース領域とドレイン領域に至るチャネ
ル領域は前記溝側面から溝底の平坦部分にまで達する領
域に形成されていることから、一対のチャネル形成領域
(ベース領域)間のJFET部の断面積は小さくなり、
拡がり抵抗R4が低減され、縦型MOSFETのオン抵
抗が小さくなる。また、前記ドレイン領域とチャネル形
成領域との界面の周縁部分の曲率は溝形成前の拡散で形
成される結果、基板主面とチャネル形成領域底との間隔
を半径とするような緩やかな曲率となっていることから
、ドレイン耐圧も高くできる。したがって、本発明によ
れば、耐圧が高くかつオン抵抗の小さい縦型パワーMO
SFETを提供することができる。
第1図は本発明の一実施例による縦型パワーMOSFE
Tの一部を示す斜視図、 第2図は本発明の縦型パワーMOSFETの製造におい
てワークであるウェハにp影領域およびρ1形領域を形
成した状態を示す断面図、第3図は同じくソース領域形
成のためのn◆形領領域形成されたウェハの断面図、 第4図は同じく溝が形成されたウェハの断面図、第5図
は同じくゲート酸化膜およびゲート電極が形成されたウ
ェハの断面図、 第6図は同じくポリシリコン膜およびソース電極が形成
されたウェハの断面図、 第7図は本発明の他の実施例による縦型パワーMOS
F ETの要部を示す断面図、第8図は本発明の他の実
施例による縦型パワーMOSFETの要部を示す断面図
、 第9図は従来の縦型パワーMOSFETの要部を示す模
式図、 第10図は同じ〈従来の縦型パワーMOSFETの要部
を示す模式図、 第11図は同じ(従来の縦型パワーMOSFETの要部
を示す模式図である。 1・・・半導体基板、2・・・エピタキシャル層、3・
・・ベース領域、4・・・ソース領域、5・・・チャネ
ル、6・・・ドレイン領域、7・・・JFET部、8・
・・ゲート酸化膜、9・・・ゲート電極、10・・・ベ
ース領域周縁曲面部分、11・・・溝、12・・・エツ
ジ、15・・・セル、16・・・チャネル形成領域(ベ
ース領域)、17・・・p十形コンタクト領域、18・
・絶縁膜、19・・・ソース電極、20・・ドレイン電
極、21・・・ウェハ、22・・・絶縁膜、23・・・
第2導電型領域、24・・・絶縁膜、25・・・第1導
電型領域、26・・・絶縁膜、27・・・高不純物濃度
領域、28・・埋め込み拡散層。 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図
Tの一部を示す斜視図、 第2図は本発明の縦型パワーMOSFETの製造におい
てワークであるウェハにp影領域およびρ1形領域を形
成した状態を示す断面図、第3図は同じくソース領域形
成のためのn◆形領領域形成されたウェハの断面図、 第4図は同じく溝が形成されたウェハの断面図、第5図
は同じくゲート酸化膜およびゲート電極が形成されたウ
ェハの断面図、 第6図は同じくポリシリコン膜およびソース電極が形成
されたウェハの断面図、 第7図は本発明の他の実施例による縦型パワーMOS
F ETの要部を示す断面図、第8図は本発明の他の実
施例による縦型パワーMOSFETの要部を示す断面図
、 第9図は従来の縦型パワーMOSFETの要部を示す模
式図、 第10図は同じ〈従来の縦型パワーMOSFETの要部
を示す模式図、 第11図は同じ(従来の縦型パワーMOSFETの要部
を示す模式図である。 1・・・半導体基板、2・・・エピタキシャル層、3・
・・ベース領域、4・・・ソース領域、5・・・チャネ
ル、6・・・ドレイン領域、7・・・JFET部、8・
・・ゲート酸化膜、9・・・ゲート電極、10・・・ベ
ース領域周縁曲面部分、11・・・溝、12・・・エツ
ジ、15・・・セル、16・・・チャネル形成領域(ベ
ース領域)、17・・・p十形コンタクト領域、18・
・絶縁膜、19・・・ソース電極、20・・ドレイン電
極、21・・・ウェハ、22・・・絶縁膜、23・・・
第2導電型領域、24・・・絶縁膜、25・・・第1導
電型領域、26・・・絶縁膜、27・・・高不純物濃度
領域、28・・埋め込み拡散層。 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板の主面に設けられたゲート酸化膜と、こ
のゲート酸化膜の下面中央部に設けられたドレイン領域
と、前記ドレイン領域の両側にチャネル形成領域を介し
てそれぞれ設けられたソース領域を有する縦型MOSF
ETを有する半導体素子であって、前記ゲート酸化膜は
前記半導体基板主面に設けられた底が平坦な溝表面に設
けられ、かつ前記チャネル形成領域は平坦な溝底から溝
側面に亘って延在していることを特徴とする半導体素子
。 2、前記溝底に臨むドレイン領域とチャネル形成領域と
の界面部分の曲率は、前記半導体基板の主面からチャネ
ル形成領域底に至る長さ以上となっていることを特徴と
する特許請求の範囲第1項記載の半導体素子。 3、前記溝底面とチャネル形成領域底との間隔は3μm
前後以下となっていることを特徴とする特許請求の範囲
第1項記載の半導体素子。 4、半導体基板の主面に設けられたゲート酸化膜と、こ
のゲート酸化膜の下面中央部に設けられたドレイン領域
と、前記ドレイン領域の両側にチャネル形成領域を介し
てそれぞれ設けられたソース領域を有する縦型MOSF
ETを有する半導体素子であって、前記ゲート酸化膜は
前記半導体基板主面に設けられた底が平坦な溝表面に設
けられるとともに、前記チャネル形成領域は平坦な溝底
から溝側面に亘って延在し、かつ前記一対のチャネル形
成領域間のドレイン領域表層部は不純物濃度が高くなっ
ていることを特徴とする半導体素子。 5、第1導電型の半導体基板の主面に設けられたゲート
酸化膜と、このゲート酸化膜の下面中央部に設けられた
第1導電型のドレイン領域と、前記ドレイン領域の両側
に第2導電型のチャネル形成領域を介してそれぞれ設け
られた第1導電型のソース領域を有する縦型MOSFE
Tを有する半導体素子の製造方法であって、前記半導体
基板の主面に所定間隔離して一対の第2導電型領域を形
成する工程と、前記半導体基板主面のそれぞれの第2導
電型領域の表層部であって少なくとも対面する領域縁側
に第1導電型領域を形成する工程と、前記半導体基板主
面に底が平坦となる溝を形成しこの溝の両側に第1導電
型のソース領域をそしてこの溝の平坦な底から溝側面に
亘って延在する第2導電型のチャネル形成領域を形成す
る工程と、前記溝表面にゲート酸化膜を形成する工程と
を有することを特徴とする半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236412A JPH0286171A (ja) | 1988-09-22 | 1988-09-22 | 半導体素子およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63236412A JPH0286171A (ja) | 1988-09-22 | 1988-09-22 | 半導体素子およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0286171A true JPH0286171A (ja) | 1990-03-27 |
Family
ID=17000375
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63236412A Pending JPH0286171A (ja) | 1988-09-22 | 1988-09-22 | 半導体素子およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0286171A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-09-22 JP JP63236412A patent/JPH0286171A/ja active Pending
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