JPH07193496A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH07193496A JPH07193496A JP5333220A JP33322093A JPH07193496A JP H07193496 A JPH07193496 A JP H07193496A JP 5333220 A JP5333220 A JP 5333220A JP 33322093 A JP33322093 A JP 33322093A JP H07193496 A JPH07193496 A JP H07193496A
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- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 周波数シンセサイザに関し、位相雑音レベル
が低く、かつ、高い分解能の周波数ステップを有する周
波数シンセサイザの実現を目的とする。 【構成】 制御信号によって決定される周波数の信号を
出力する発振器と、該発振器の出力信号が入力され該発
振器出力信号に同期したパルスを発生する同期パルス発
生回路と、該同期パルス発生回路の出力信号と、前記発
振器の発振周波数を制御するための基準周波数発振器の
出力信号との位相差を検出する位相比較器と、該位相比
較器の出力信号を前記発振器の周波数制御端子に帰還接
続するループフィルタとを備え、前記同期パルス発生回
路が入力信号パルスのＮ個毎にＭ個のパルス信号を出力
するように構成する。
が低く、かつ、高い分解能の周波数ステップを有する周
波数シンセサイザの実現を目的とする。 【構成】 制御信号によって決定される周波数の信号を
出力する発振器と、該発振器の出力信号が入力され該発
振器出力信号に同期したパルスを発生する同期パルス発
生回路と、該同期パルス発生回路の出力信号と、前記発
振器の発振周波数を制御するための基準周波数発振器の
出力信号との位相差を検出する位相比較器と、該位相比
較器の出力信号を前記発振器の周波数制御端子に帰還接
続するループフィルタとを備え、前記同期パルス発生回
路が入力信号パルスのＮ個毎にＭ個のパルス信号を出力
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は周波数シンセサイザの構
成に関し、特に位相雑音を低減せしめることのできる周
波数シンセサイザに係る。
成に関し、特に位相雑音を低減せしめることのできる周
波数シンセサイザに係る。
【０００２】
【従来の技術】従来の周波数シンセサイザの構成を図１
３に示す。同図において、入力端子１から入力された基
準信号は、位相比較器２の一方の入力端子に入力され、
その出力はループフィルタ３を介して電圧制御発振器
（ＶＣＯ）４の周波数制御端子に入力される。電圧制御
発振器４の出力は、出力端子５から取り出されると共
に、可変分周器６に印加されて周波数分周される。
３に示す。同図において、入力端子１から入力された基
準信号は、位相比較器２の一方の入力端子に入力され、
その出力はループフィルタ３を介して電圧制御発振器
（ＶＣＯ）４の周波数制御端子に入力される。電圧制御
発振器４の出力は、出力端子５から取り出されると共
に、可変分周器６に印加されて周波数分周される。
【０００３】この信号が位相比較器２の他方の入力端子
に帰還接続され、位相同期ループが構成される。このよ
うに、ＶＣＯ４の出力を分周した後に基準信号との位相
比較を行ない、その誤差に比例した出力をループフィル
タを介して電圧制御発振器の制御入力として与える構成
により、出力端子から基準信号に同期した安定度の高い
発振出力を、取り出すことができる。
に帰還接続され、位相同期ループが構成される。このよ
うに、ＶＣＯ４の出力を分周した後に基準信号との位相
比較を行ない、その誤差に比例した出力をループフィル
タを介して電圧制御発振器の制御入力として与える構成
により、出力端子から基準信号に同期した安定度の高い
発振出力を、取り出すことができる。
【０００４】ここで、基準信号をＶr とし、その周波数
をｆr 、分周器出力をＶa 、その周波数をｆa 、ＶＣＯ
出力をＶo 、その周波数をｆo とすると、ｆr ＝ｆa と
なるように動作する。従って、 ｆr ＝ｆa ＝ｆo ／Ｎ であるから、 ｆo ＝Ｎｆr となる。
をｆr 、分周器出力をＶa 、その周波数をｆa 、ＶＣＯ
出力をＶo 、その周波数をｆo とすると、ｆr ＝ｆa と
なるように動作する。従って、 ｆr ＝ｆa ＝ｆo ／Ｎ であるから、 ｆo ＝Ｎｆr となる。
【０００５】つまり、Ｎを１変化させると、ＶＣＯ出力
周波数ｆo はｆr だけ変化する。この動作をさらに詳し
く説明する。図１４に従来の周波数シンセサイザの各部
の波形を示す。図１４（ａ）は分周比Ｎ＝３のときであ
り、ＶＣＯ出力Ｖo のパルスが３個毎に１個のパルスが
分周器出力Ｖa として出力され、位相比較器ではＶaと
基準信号Ｖr とが比較され、位相比較器出力としてＶb
が出力される。
周波数ｆo はｆr だけ変化する。この動作をさらに詳し
く説明する。図１４に従来の周波数シンセサイザの各部
の波形を示す。図１４（ａ）は分周比Ｎ＝３のときであ
り、ＶＣＯ出力Ｖo のパルスが３個毎に１個のパルスが
分周器出力Ｖa として出力され、位相比較器ではＶaと
基準信号Ｖr とが比較され、位相比較器出力としてＶb
が出力される。
【０００６】このときの位相比較器は排他的ＯＲ回路に
相当する動作をする。ループフィルタでは、ｆr 以上の
周波数成分が通過せず、平均化されその出力Ｖc は図の
ように一定となる。Ｖc が一定ならばｆo も一定なので
この状態ではｆo ＝３ｆr となる。
相当する動作をする。ループフィルタでは、ｆr 以上の
周波数成分が通過せず、平均化されその出力Ｖc は図の
ように一定となる。Ｖc が一定ならばｆo も一定なので
この状態ではｆo ＝３ｆr となる。
【０００７】この状態から、Ｎ＝４に変化させるとＶa
は図１４（ｂ）のように変化し、この結果Ｖc も図のよ
うに変化し、この電圧がＶＣＯに入力しｆo を高くす
る。そして、図１４（ｃ）の状態になったとき、ｆo は
一定となる。このときｆo ＝４ｆr となる。即ちＮを３
から４に変えることでｆo は３ｆr から４ｆr に変化す
る。
は図１４（ｂ）のように変化し、この結果Ｖc も図のよ
うに変化し、この電圧がＶＣＯに入力しｆo を高くす
る。そして、図１４（ｃ）の状態になったとき、ｆo は
一定となる。このときｆo ＝４ｆr となる。即ちＮを３
から４に変えることでｆo は３ｆr から４ｆr に変化す
る。
【０００８】即ち、発振周波数を切り替えるには、可変
分周器の分周比Ｎを切り替えることにより可能である。
分周比Ｎは整数であるので、周波数シンセサイザとして
の分解能、即ち周波数可変ステップｆstepは基準周波数
ｆr に等しい。周波数ステップを細かくするには基準周
波数を低くし、分周比Ｎを大きい値に設定する必要があ
る。
分周器の分周比Ｎを切り替えることにより可能である。
分周比Ｎは整数であるので、周波数シンセサイザとして
の分解能、即ち周波数可変ステップｆstepは基準周波数
ｆr に等しい。周波数ステップを細かくするには基準周
波数を低くし、分周比Ｎを大きい値に設定する必要があ
る。
【０００９】
【発明が解決しようとする課題】上述したような従来の
周波数シンセサイザにおいて、周波数ステップを細かく
しようとして基準周波数を低くすると、周波数シンセサ
イザの位相雑音が増加する。なぜならば、基準周波数を
低くすると、同じジッタ（発振周波数または発振位相が
時間軸上で細かくゆらぐこと）でも位相角に換算すると
小さな値になってしまい、実効的に位相比較器の検波感
度が劣化したのと等価となるからである。
周波数シンセサイザにおいて、周波数ステップを細かく
しようとして基準周波数を低くすると、周波数シンセサ
イザの位相雑音が増加する。なぜならば、基準周波数を
低くすると、同じジッタ（発振周波数または発振位相が
時間軸上で細かくゆらぐこと）でも位相角に換算すると
小さな値になってしまい、実効的に位相比較器の検波感
度が劣化したのと等価となるからである。
【００１０】基準周波数が半分になると位相雑音は６ｄ
Ｂ劣化する。このことは実験的にも報告されている。
（文献Ｔ．Ｏｈｉｒａ ｅｔ ａｌ：“Ｄｕａｌ−ｃｈ
ｉｐＧａＡｓ ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒａ
ｔｉｏｎ Ｋｕ−ｂａｎｄｐｈａｓｅ−ｌｏｃｋｅｄ−
ｌｏｏｐ ｍｉｃｒｏｗａｖｅ ｓｙｎｔｈｅｓｉｚｅ
ｒ，”ＩＥＥＥ Ｔｒａｎｓ，Ｍｉｃｒｏｗａｖｅ Ｔ
ｈｅｏｒｙ ＆ Ｔｅｃｈ．，ｖｏｌ．３８，ｎｏ．
９，ｐｐ．１２０４−１２０９，Ｓｅｐｔ．１９９
０．） 本発明は、位相比較器の入力周波数を高く保ったままで
周波数ステップをより細かくできる位相同期発振回路、
すなわち、低位相雑音で、かつ、高分解能周波数ステッ
プの周波数シンセサイザを提供することを目的としてい
る。
Ｂ劣化する。このことは実験的にも報告されている。
（文献Ｔ．Ｏｈｉｒａ ｅｔ ａｌ：“Ｄｕａｌ−ｃｈ
ｉｐＧａＡｓ ｍｏｎｏｌｉｔｈｉｃ ｉｎｔｅｇｒａ
ｔｉｏｎ Ｋｕ−ｂａｎｄｐｈａｓｅ−ｌｏｃｋｅｄ−
ｌｏｏｐ ｍｉｃｒｏｗａｖｅ ｓｙｎｔｈｅｓｉｚｅ
ｒ，”ＩＥＥＥ Ｔｒａｎｓ，Ｍｉｃｒｏｗａｖｅ Ｔ
ｈｅｏｒｙ ＆ Ｔｅｃｈ．，ｖｏｌ．３８，ｎｏ．
９，ｐｐ．１２０４−１２０９，Ｓｅｐｔ．１９９
０．） 本発明は、位相比較器の入力周波数を高く保ったままで
周波数ステップをより細かくできる位相同期発振回路、
すなわち、低位相雑音で、かつ、高分解能周波数ステッ
プの周波数シンセサイザを提供することを目的としてい
る。
【００１１】
【課題を解決するための手段】本発明によれば、上述の
課題は前記特許請求の範囲に記載した手段により達成さ
れる。
課題は前記特許請求の範囲に記載した手段により達成さ
れる。
【００１２】すなわち、本発明は、周波数制御端子に入
力される制御信号によって決定される周波数の信号を出
力する発振器と、該発振器の出力信号が入力され該発振
器出力信号に同期したパルスを発生する同期パルス発生
回路と、該同期パルス発生回路の出力信号と、
力される制御信号によって決定される周波数の信号を出
力する発振器と、該発振器の出力信号が入力され該発振
器出力信号に同期したパルスを発生する同期パルス発生
回路と、該同期パルス発生回路の出力信号と、
【００１３】前記発振器の発振周波数を制御するための
周波数基準となる基準周波数発振器の出力信号との位相
差を検出する位相比較器と、該位相比較器の出力信号を
前記発振器の周波数制御端子に帰還接続するループフィ
ルタとを備えた周波数シンセサイザであって、請求項１
の発明においては、上記、同期パルス発生回路が入力信
号パルスのＮ個毎にＭ個のパルス信号を出力するように
構成し、
周波数基準となる基準周波数発振器の出力信号との位相
差を検出する位相比較器と、該位相比較器の出力信号を
前記発振器の周波数制御端子に帰還接続するループフィ
ルタとを備えた周波数シンセサイザであって、請求項１
の発明においては、上記、同期パルス発生回路が入力信
号パルスのＮ個毎にＭ個のパルス信号を出力するように
構成し、
【００１４】請求項２の発明においては、上記、同期パ
ルス発生回路が、入力信号パルス１のＮ個毎に同期した
パルス２と、該パルス２のパルス間に、該時間内に入力
されるＮ−１個のパルス１のうちＭ−１個に同期したパ
ルス信号３を出力するように構成し、
ルス発生回路が、入力信号パルス１のＮ個毎に同期した
パルス２と、該パルス２のパルス間に、該時間内に入力
されるＮ−１個のパルス１のうちＭ−１個に同期したパ
ルス信号３を出力するように構成し、
【００１５】請求項３の発明においては、上記、同期パ
ルス発生回路が、入力信号パルスのＬ 1 個毎に同期した
パルスをＡ1 個出力し、その後、Ｌ2 個毎に同期したパ
ルスをＡ2 個出力し、・・・、その後Ｌn 個毎に同期し
たパルスをＡn 個出力し（但し、ｎ≧２であり、Ａ1 ＋
Ａ2 ＋・・・＋Ａn ＝Ｍ，Ａ1 Ｌ1 ＋Ａ2 Ｌ2 ＋・・・
＋Ａn Ｌn ＝Ｎ）、これを繰り返すように構成したもの
である。
ルス発生回路が、入力信号パルスのＬ 1 個毎に同期した
パルスをＡ1 個出力し、その後、Ｌ2 個毎に同期したパ
ルスをＡ2 個出力し、・・・、その後Ｌn 個毎に同期し
たパルスをＡn 個出力し（但し、ｎ≧２であり、Ａ1 ＋
Ａ2 ＋・・・＋Ａn ＝Ｍ，Ａ1 Ｌ1 ＋Ａ2 Ｌ2 ＋・・・
＋Ａn Ｌn ＝Ｎ）、これを繰り返すように構成したもの
である。
【００１６】
【作用】本発明は上述の手段により、従来の可変分周器
の機能を持つものとして、入力信号パルスＮ個毎にＭ個
のパルスを出力する同期パルス発生回路を構成すること
により、ｆo ＝（Ｎ／Ｍ）ｆr としているので、基準信
号周波数を周波数ステップの整数倍に高く設定すること
ができるから、位相雑音が低く高い分解能を有する周波
数ステップの周波数シンセサイザを実現することが可能
となる。以下本発明の作用等に関し、実施例に基づいて
詳細に説明する。
の機能を持つものとして、入力信号パルスＮ個毎にＭ個
のパルスを出力する同期パルス発生回路を構成すること
により、ｆo ＝（Ｎ／Ｍ）ｆr としているので、基準信
号周波数を周波数ステップの整数倍に高く設定すること
ができるから、位相雑音が低く高い分解能を有する周波
数ステップの周波数シンセサイザを実現することが可能
となる。以下本発明の作用等に関し、実施例に基づいて
詳細に説明する。
【００１７】
【実施例】本発明の周波数シンセサイザの構成を図１に
示す。本構成は、先に説明した図１３の従来の構成にお
ける可変分周器６を同期パルス発生回路７に変えたもの
で基本的な信号の流れは同じである。即ち、入力端子１
から入力された基準信号は、位相比較器２の一方の入力
端子に入力され、その出力はループフィルタを介してＶ
ＣＯ４に入力される。
示す。本構成は、先に説明した図１３の従来の構成にお
ける可変分周器６を同期パルス発生回路７に変えたもの
で基本的な信号の流れは同じである。即ち、入力端子１
から入力された基準信号は、位相比較器２の一方の入力
端子に入力され、その出力はループフィルタを介してＶ
ＣＯ４に入力される。
【００１８】ＶＣＯ４の出力は、出力端子５からシンセ
サイザ出力として取り出されると共に、同期パルス発生
回路７で同期パルスに変換された後、位相比較器２の他
方の入力端子に帰還接続されて位相同期ループが構成さ
れる。ここで、同期パルス発生回路７が入力信号のＮ個
のパルス毎にＭ個のパルスを出力するとすれば、同期パ
ルス発生回路出力周波数は、 ｆa ＝（Ｎ／Ｎ）ｆo となる。
サイザ出力として取り出されると共に、同期パルス発生
回路７で同期パルスに変換された後、位相比較器２の他
方の入力端子に帰還接続されて位相同期ループが構成さ
れる。ここで、同期パルス発生回路７が入力信号のＮ個
のパルス毎にＭ個のパルスを出力するとすれば、同期パ
ルス発生回路出力周波数は、 ｆa ＝（Ｎ／Ｎ）ｆo となる。
【００１９】さらに，ｆa がｆr に一致するように位相
同期ループが動作するから、 ｆr ＝ｆa ＝（Ｍ／Ｎ）ｆo となり、 ｆo ＝（Ｎ／Ｍ）ｆr となる。従って、Ｎを１だけ変化させるとｆo はｆr ／
Ｍだけ変化する。即ち、周波数可変ステップｆstepは、 ｆstep＝ｆr ／Ｍ となり、通常のシンセサイザではｆstepは基準信号に等
しいが、本発明では基準信号の１／Ｍに小さくできる。
同期ループが動作するから、 ｆr ＝ｆa ＝（Ｍ／Ｎ）ｆo となり、 ｆo ＝（Ｎ／Ｍ）ｆr となる。従って、Ｎを１だけ変化させるとｆo はｆr ／
Ｍだけ変化する。即ち、周波数可変ステップｆstepは、 ｆstep＝ｆr ／Ｍ となり、通常のシンセサイザではｆstepは基準信号に等
しいが、本発明では基準信号の１／Ｍに小さくできる。
【００２０】次に、同期パルス発生回路が入力信号のＮ
個のパルス毎にＭ個のパルスを出力するときの同期パル
ス発生回路の第１の構成例を図２に示す。同図（ａ）は
構成図であり、８はＮ分周を行う分周器、９a ，９b ・
・・，９m （全数はＭ個）は入力端子ｉ1 にパルスが入
力した直後から端子ｉ2 に入力したパルスを数えはじ
め、各々ａ，ｂ，・・・，ｍ個のパルスを数えたら、端
子ｏにパルスを一つ出力するパルス発生器であり、動作
を制御する端子ｉ1 を持ち出力パルス数を制限する機能
を持つ分周器によって構成できる。１０は加算器であ
る。
個のパルス毎にＭ個のパルスを出力するときの同期パル
ス発生回路の第１の構成例を図２に示す。同図（ａ）は
構成図であり、８はＮ分周を行う分周器、９a ，９b ・
・・，９m （全数はＭ個）は入力端子ｉ1 にパルスが入
力した直後から端子ｉ2 に入力したパルスを数えはじ
め、各々ａ，ｂ，・・・，ｍ個のパルスを数えたら、端
子ｏにパルスを一つ出力するパルス発生器であり、動作
を制御する端子ｉ1 を持ち出力パルス数を制限する機能
を持つ分周器によって構成できる。１０は加算器であ
る。
【００２１】図２（ｂ）はＮ＝１０，Ｍ＝４，ａ＝２，
ｂ＝４，ｍ−１＝７のときの各部の波形を示す。分周器
８は入力信号Ｖinのパルス１０個毎に１個のパルスＶN
を出力する。９a ，９b ，９m はＶN のパルスが入力端
子ｉ1 に入力された直後にＶ inのパルス数を数え始め、
各々２，４，７個目にパルスＶa ，Ｖb ，Ｖm を出力す
る。この結果、入力信号ＶinのパルスＮ個（図では１０
個）毎にＭ個（図では４個）のパルスＶN を出力する同
期パルス発生回路が得られる。
ｂ＝４，ｍ−１＝７のときの各部の波形を示す。分周器
８は入力信号Ｖinのパルス１０個毎に１個のパルスＶN
を出力する。９a ，９b ，９m はＶN のパルスが入力端
子ｉ1 に入力された直後にＶ inのパルス数を数え始め、
各々２，４，７個目にパルスＶa ，Ｖb ，Ｖm を出力す
る。この結果、入力信号ＶinのパルスＮ個（図では１０
個）毎にＭ個（図では４個）のパルスＶN を出力する同
期パルス発生回路が得られる。
【００２２】図３は、図２に示した構成の同期パルス発
生回路を用いた本発明の第１の実施例である。このと
き、パルス発生器９は１つであり、Ｍ＝２の場合の例で
ある。さらに、ａ＝２のときの各部波形を図４に示す。
同図（ａ）では分周器８の分周比Ｎ＝３であり、同期し
ている状態を示し、ＶC が一定であり、従ってｆo も一
定となる。このとき、 ｆo ＝（Ｎ／Ｍ）ｆr ＝（３／２）ｆr となる。
生回路を用いた本発明の第１の実施例である。このと
き、パルス発生器９は１つであり、Ｍ＝２の場合の例で
ある。さらに、ａ＝２のときの各部波形を図４に示す。
同図（ａ）では分周器８の分周比Ｎ＝３であり、同期し
ている状態を示し、ＶC が一定であり、従ってｆo も一
定となる。このとき、 ｆo ＝（Ｎ／Ｍ）ｆr ＝（３／２）ｆr となる。
【００２３】この状態から、Ｎ＝４に分周比を変える
と、各部波形は、同図（ｂ）となり、Ｖc が変化する。
このＶc の変化がＶＣＯ出力周波数ｆo を高くするよう
働き、同図（ｃ）の状態になったとき、Ｖc が一定とな
り、 ｆo ＝（４／２）ｆr ＝２ｆr となる。即ち、Ｎを３から４に変えることにより周波数
の変化、即ち周波数可変ステップｆstepは、ｆr ／２と
なり、従来の基準信号周波数の１／２にすることができ
る。
と、各部波形は、同図（ｂ）となり、Ｖc が変化する。
このＶc の変化がＶＣＯ出力周波数ｆo を高くするよう
働き、同図（ｃ）の状態になったとき、Ｖc が一定とな
り、 ｆo ＝（４／２）ｆr ＝２ｆr となる。即ち、Ｎを３から４に変えることにより周波数
の変化、即ち周波数可変ステップｆstepは、ｆr ／２と
なり、従来の基準信号周波数の１／２にすることができ
る。
【００２４】図５は、同期パルス発生回路の第２の構成
例であり、数字符号８で示す分周器は、コントローラ１
１からの信号により分周比がＬ1 ，Ｌ2 ，・・・，Ｌn
に変更可能な分周器である。１２1 ，１２2 ，・・・，
１２n はカウンタであり、１２1 はＡ1 個の入力パルス
があったら、コントローラを通じて分周器８の分周比を
変更し、１２2 をリセットし、１２2 は、Ａ2 個の入力
パルスがあったら、コントローラを通じて分周器８の分
周比を、次の値に変更し、１２−３をリセットする。
例であり、数字符号８で示す分周器は、コントローラ１
１からの信号により分周比がＬ1 ，Ｌ2 ，・・・，Ｌn
に変更可能な分周器である。１２1 ，１２2 ，・・・，
１２n はカウンタであり、１２1 はＡ1 個の入力パルス
があったら、コントローラを通じて分周器８の分周比を
変更し、１２2 をリセットし、１２2 は、Ａ2 個の入力
パルスがあったら、コントローラを通じて分周器８の分
周比を、次の値に変更し、１２−３をリセットする。
【００２５】これを１２n まで順次行い、１２n ではＡ
n 個の入力パルスがあったとき分周比を変更し、１２1
をリセットし、この動作を繰返し行う。但し、カウンタ
は他の動作も可能であり、最初に全カウンタをリセット
した後、１２1 がＡ1 個の入力パルスがあったとき分周
比を次の値に変更するための信号をコントローラに送
り、
n 個の入力パルスがあったとき分周比を変更し、１２1
をリセットし、この動作を繰返し行う。但し、カウンタ
は他の動作も可能であり、最初に全カウンタをリセット
した後、１２1 がＡ1 個の入力パルスがあったとき分周
比を次の値に変更するための信号をコントローラに送
り、
【００２６】１２2 はＡ1 ＋Ａ2 個の入力パルスがあっ
たとき分周比を次の値に変更するための信号をコントロ
ーラに送り、この動作を各カウンタが行い、１２n がＡ
1 ＋Ａ 2 ＋・・・＋Ａn ＝Ｍ個のパルスをカウントし
て、分周比を次の値に変更するための信号をコントロー
ラに送ったとき、全カウンタをリセットし、この動作を
繰り返す方法もある。
たとき分周比を次の値に変更するための信号をコントロ
ーラに送り、この動作を各カウンタが行い、１２n がＡ
1 ＋Ａ 2 ＋・・・＋Ａn ＝Ｍ個のパルスをカウントし
て、分周比を次の値に変更するための信号をコントロー
ラに送ったとき、全カウンタをリセットし、この動作を
繰り返す方法もある。
【００２７】また図５においてｎ＝３，Ａ1 ＝３，Ｌ1
＝２，Ａ2 ＝４，Ｌ2 ＝３，Ａ3 ＝１，Ｌ3 ＝２の場合
の動作例を図６に示す。ただし、Ａ1 ＋Ａ2 ＋Ａ3 ＝Ｍ
＝８，Ａ1 Ｌ1 ＋Ａ2 Ｌ2 ＋Ａ3 Ｌ3 ＝Ｎ＝２０であ
る。まず、分周器を１／２分周に設定し、３個の出力パ
ルスを得たら、分周器を１／３分周に設定し、４個の出
力パルスを得たら、分周器を１／２分周に設定し、１個
のパルスを得る。この一連の動作を繰り返すことによ
り、図６の同期パルス発生回路の出力を得ることができ
る。
＝２，Ａ2 ＝４，Ｌ2 ＝３，Ａ3 ＝１，Ｌ3 ＝２の場合
の動作例を図６に示す。ただし、Ａ1 ＋Ａ2 ＋Ａ3 ＝Ｍ
＝８，Ａ1 Ｌ1 ＋Ａ2 Ｌ2 ＋Ａ3 Ｌ3 ＝Ｎ＝２０であ
る。まず、分周器を１／２分周に設定し、３個の出力パ
ルスを得たら、分周器を１／３分周に設定し、４個の出
力パルスを得たら、分周器を１／２分周に設定し、１個
のパルスを得る。この一連の動作を繰り返すことによ
り、図６の同期パルス発生回路の出力を得ることができ
る。
【００２８】この結果、図６の同期パルス発生回路は入
力信号パルス２０（＝Ｎ）個毎に８（＝Ｍ）個のパルス
を出力することとなり、本同期パルス発生回路を使用し
た周波数シンセサイザは、周波数可変ステップ
（ｆstep）は、ｆr ／８となり、同一周波数可変ステッ
プの従来の周波数シンセサイザの８倍の周波数の基準信
号とすることができ、良好な位相雑音特性が得られる。
力信号パルス２０（＝Ｎ）個毎に８（＝Ｍ）個のパルス
を出力することとなり、本同期パルス発生回路を使用し
た周波数シンセサイザは、周波数可変ステップ
（ｆstep）は、ｆr ／８となり、同一周波数可変ステッ
プの従来の周波数シンセサイザの８倍の周波数の基準信
号とすることができ、良好な位相雑音特性が得られる。
【００２９】実際のＩＣを用いて上記の（ｎ＝２）の同
期パルス発生回路を製作し、シンセサイザを構成した例
を図７にしめす。同図において、１３は位相検波器、１
４は低域通過フィルタ、１５は電圧制御発振器（ＶＣ
Ｏ）を表している。また、１６は１／１０，１１分周
器、１７はカウンタ・コントローラ、１８1 ，１８2 は
それぞれカウンタ１，カウンタ２を表わしており、これ
らで同期パルス発生回路２４を構成している。
期パルス発生回路を製作し、シンセサイザを構成した例
を図７にしめす。同図において、１３は位相検波器、１
４は低域通過フィルタ、１５は電圧制御発振器（ＶＣ
Ｏ）を表している。また、１６は１／１０，１１分周
器、１７はカウンタ・コントローラ、１８1 ，１８2 は
それぞれカウンタ１，カウンタ２を表わしており、これ
らで同期パルス発生回路２４を構成している。
【００３０】この回路を用いて、発振周波数２１０ＭＨ
ｚ，周波数ステップ２ＭＨｚ，基準信号２０ＭＨｚ（Ｎ
＝２１０／２＝１０５，Ｍ＝２０／２＝１０，Ｌ1 ＝１
０，Ｌ2 ＝１１）としたときの、同期パルス発生回路出
力波形を図８に示す。また、Ａ1 ＋Ａ2 ＝Ｍ，Ａ1 Ｌ1
＋Ａ2 Ｌ2 ＝Ｎを満足するようにＡ1 ，Ａ2 を変えたと
きのシンセサイザ出力信号のスペクトラムを図９に示
す。
ｚ，周波数ステップ２ＭＨｚ，基準信号２０ＭＨｚ（Ｎ
＝２１０／２＝１０５，Ｍ＝２０／２＝１０，Ｌ1 ＝１
０，Ｌ2 ＝１１）としたときの、同期パルス発生回路出
力波形を図８に示す。また、Ａ1 ＋Ａ2 ＝Ｍ，Ａ1 Ｌ1
＋Ａ2 Ｌ2 ＝Ｎを満足するようにＡ1 ，Ａ2 を変えたと
きのシンセサイザ出力信号のスペクトラムを図９に示
す。
【００３１】同図から２ＭＨｚの周波数ステップが可能
であることが分かる。図１０に発振周波数２１０ＭＨｚ
でのシンセサイザ出力の位相雑音特性を示す。この図か
ら従来構成のシンセサイダの基準信号２０ＭＨｚ、周波
数ステップ２０ＭＨｚの時と同等の特性が得られている
ことが分かる。
であることが分かる。図１０に発振周波数２１０ＭＨｚ
でのシンセサイザ出力の位相雑音特性を示す。この図か
ら従来構成のシンセサイダの基準信号２０ＭＨｚ、周波
数ステップ２０ＭＨｚの時と同等の特性が得られている
ことが分かる。
【００３２】図５の同期パルス発生回路を用いた周波数
シンセサイザの構成例の一つとして、分周器に２モジュ
ラス分周器を使用した例を、図１１に示す。図１１は、
先に説明した図１の同期パルス発生回路７に置き換えら
れるものである。図１において入力端子から入力された
基準信号は、位相比較器２の一方の入力端子１に入力さ
れ、その出力はループフィルタ３を介してＶＣＯ４に入
力される。ＶＣＯ４の出力は、出力端子として取り出さ
れると共に、
シンセサイザの構成例の一つとして、分周器に２モジュ
ラス分周器を使用した例を、図１１に示す。図１１は、
先に説明した図１の同期パルス発生回路７に置き換えら
れるものである。図１において入力端子から入力された
基準信号は、位相比較器２の一方の入力端子１に入力さ
れ、その出力はループフィルタ３を介してＶＣＯ４に入
力される。ＶＣＯ４の出力は、出力端子として取り出さ
れると共に、
【００３３】図１１のデュアル・モジュラス分周器１９
（分周比：Ｌ1 ，ｔ2 ＋Ｐ）で分周された後、位相比較
器２の他方の入力端子に帰還接続されて位相同期ループ
が構成される。デュアル・モジュラス分周器１９の出力
は、Ａ1 カウンタおよびＡ2 カウンタにも入力され、デ
ュアル・モジュラス分周器１９、Ａ1 カウンタ２０1 お
よびＡ2 カウンタ２０2 は制御回路２１で制御される。
Ａ1 カウンタ２０1 およびＡ2 カウンタ２０2 、はそれ
ぞれＡ1 個、Ａ1 ＋Ａ2 個のパルスを数えるとカウンタ
が０になる。
（分周比：Ｌ1 ，ｔ2 ＋Ｐ）で分周された後、位相比較
器２の他方の入力端子に帰還接続されて位相同期ループ
が構成される。デュアル・モジュラス分周器１９の出力
は、Ａ1 カウンタおよびＡ2 カウンタにも入力され、デ
ュアル・モジュラス分周器１９、Ａ1 カウンタ２０1 お
よびＡ2 カウンタ２０2 は制御回路２１で制御される。
Ａ1 カウンタ２０1 およびＡ2 カウンタ２０2 、はそれ
ぞれＡ1 個、Ａ1 ＋Ａ2 個のパルスを数えるとカウンタ
が０になる。
【００３４】分周器は初めは、Ａ1 カウンタがＡ1 個の
パルスを数える間はＶＣＯの出力を（Ｌ1 ）で分周す
る。制御回路はＡ1 カウンタが０になったら分周比をＬ
2 に切り替える分周制御信号を出す。分周器は、Ａ2 カ
ウンタが、Ａ1 カウンタが０になった後Ａ2 個数える間
はＶＣＯの出力をＬ2 で分周する。
パルスを数える間はＶＣＯの出力を（Ｌ1 ）で分周す
る。制御回路はＡ1 カウンタが０になったら分周比をＬ
2 に切り替える分周制御信号を出す。分周器は、Ａ2 カ
ウンタが、Ａ1 カウンタが０になった後Ａ2 個数える間
はＶＣＯの出力をＬ2 で分周する。
【００３５】制御回路はＡ2 カウンタが０になったら分
周比をＬ1 に切り替える分周制御信号を出すと共にＡ1
カウンタおよびＡ2 カウンタを初期値に設定する。すな
わち、ＶＣＯの出力はデュアル・モジュラス分周器によ
って、分周器にＡ1 （Ｌ1 ）個の入力がある間は、１／
Ｌ1 分周され、その後Ａ2 （Ｌ2 ）個の入力がある間
は、１／Ｌ2 分周される。
周比をＬ1 に切り替える分周制御信号を出すと共にＡ1
カウンタおよびＡ2 カウンタを初期値に設定する。すな
わち、ＶＣＯの出力はデュアル・モジュラス分周器によ
って、分周器にＡ1 （Ｌ1 ）個の入力がある間は、１／
Ｌ1 分周され、その後Ａ2 （Ｌ2 ）個の入力がある間
は、１／Ｌ2 分周される。
【００３６】これらの可変分周器は分周比を設定するた
めには、複数ビットの分周比設定端子に、データをその
都度入力する必要がある。実用上は簡単な制御信号で分
周比を可変できる可変分周器があれば、より望ましいと
言える。このような可変分周器の例として、予め、必要
となる分周比設定データを入力しておき、実際に分周比
を変えるときには、前記複数の分周比設定データをデー
タ選択回路によって切り替える方法がある。このような
分周器の構成例を図１２（ａ）に示す。
めには、複数ビットの分周比設定端子に、データをその
都度入力する必要がある。実用上は簡単な制御信号で分
周比を可変できる可変分周器があれば、より望ましいと
言える。このような可変分周器の例として、予め、必要
となる分周比設定データを入力しておき、実際に分周比
を変えるときには、前記複数の分周比設定データをデー
タ選択回路によって切り替える方法がある。このような
分周器の構成例を図１２（ａ）に示す。
【００３７】同図において、２２はデータ選択回路、２
３は可変分周器を表わしている。この分周器は、同図
（ｂ）に示すように、データ選択回路２２の選択信号端
子Ｓ０，Ｓ１に印加する選択信号の極性をハイレベル
（Ｈ）とするか、またはローレベルとするかによって、
データ選択回路２２の出力を制御することができるか
ら、これによって可変分周器の分周比を変化させること
ができる。なお、データ選択回路出力、分周比設定端子
における信号“Ｘ”は、それがハイレベル（Ｈ）あるい
はローレベル（Ｌ）のいずれでも良いことを示してい
る。
３は可変分周器を表わしている。この分周器は、同図
（ｂ）に示すように、データ選択回路２２の選択信号端
子Ｓ０，Ｓ１に印加する選択信号の極性をハイレベル
（Ｈ）とするか、またはローレベルとするかによって、
データ選択回路２２の出力を制御することができるか
ら、これによって可変分周器の分周比を変化させること
ができる。なお、データ選択回路出力、分周比設定端子
における信号“Ｘ”は、それがハイレベル（Ｈ）あるい
はローレベル（Ｌ）のいずれでも良いことを示してい
る。
【００３８】
【発明の効果】以上のように本発明によれば、周波数ス
テップを低くしても基準周波数を高くできるから、位相
同期発振回路の雑音特性を改善できる。従って、無線通
信機の局部発振回路などのように小さいチャネル間隔が
要求される場合であっても、これに適合する良好な位相
雑音特性を持った周波数シンセサイザを実現することが
できる。
テップを低くしても基準周波数を高くできるから、位相
同期発振回路の雑音特性を改善できる。従って、無線通
信機の局部発振回路などのように小さいチャネル間隔が
要求される場合であっても、これに適合する良好な位相
雑音特性を持った周波数シンセサイザを実現することが
できる。
【図１】本発明の周波数シンセサイザの構成を示す図で
ある。
ある。
【図２】同期パルス発生回路の第１の構成例を示す図で
ある。
ある。
【図３】本発明の第１の実施例を示す図である。
【図４】第１の実施例の各部の波形を示す図である。
【図５】同期パルス発生回路の第２の構成例を示す図で
ある。
ある。
【図６】図５の同期パルス発生回路の動作例を示す図で
ある。
ある。
【図７】本発明のシンセサイザを実際のＩＣを用いて構
成した例を示す図である。
成した例を示す図である。
【図８】図７の同期パルス発生回路出力波形と分周切り
替え命令波形を示す図である。
替え命令波形を示す図である。
【図９】図７の回路の出力スペクトラムの例を示す図で
ある。
ある。
【図１０】シンセサイザ出力の位相雑音特性の例を示す
図である。
図である。
【図１１】分周器に２モジュラス分周器を使用した例を
示す図である。
示す図である。
【図１２】分周器の他の構成の例を示す図である。
【図１３】従来のシンセサイザの構成の例を示す図であ
る。
る。
【図１４】従来のシンセサイザの各部の波形を示す図で
ある。
ある。
１ 入力端子 ２ 位相比較器 ３ ループフィルタ ４，１５ 電圧制御発振器 ５ 出力端子 ６ 可変分周器 ７ 同期パルス発生回路 ８，１６ 分周器 ９a ，９b 〜９m パルス発生器 １０ 加算器 １１ コントローラ １２1 〜１２n カウンタ １３ 位相検波器 １４ 低域通過フィルタ １７ カウンタ・コントローラ １８1 ，１８2 ，２０1 ，２０2 カウンタ １９ ２モジュラス分周器 ２１ 制御回路 ２２ データ選択回路 ２３ 可変分周器
Claims (3)
- 【請求項１】 周波数制御端子に入力される制御信号に
よって決定される周波数の信号を出力する発振器と、該
発振器の出力信号が入力され該発振器出力信号に同期し
たパルスを発生する同期パルス発生回路と、該同期パル
ス発生回路の出力信号と、前記発振器の発振周波数を制
御するための周波数基準となる基準周波数発振器の出力
信号との位相差を検出する位相比較器と、該位相比較器
の出力信号を前記発振器の周波数制御端子に帰還接続す
るループフイルタとを備えた周波数シンセサイザであっ
て、前記同期パルス発生回路が入力信号パルスのＮ個毎
にＭ個（但し、ＮおよびＭは整数）パルス信号を出力す
ることを特徴とする周波数シンセサイザ。 - 【請求項２】 同期パルス発生回路が、入力信号パルス
１のＮ個毎に同期したパルス２と、該パルス２のパルス
間に、該時間内に入力されるＮ−１個のパルス１のうち
Ｍ−１個に同期したパルス信号３を出力することを特徴
とする請求項１記載の周波数シンセサイザ。 - 【請求項３】 同期パルス発生回路が、入力信号パルス
のＬ1 個毎に同期したパルスをＡ1 個出力し、その後、
Ｌ2 個毎に同期したパルスをＡ2 個出力し、・・・、そ
の後Ｌn 個毎に同期したパルスをＡn 個出力し（但し、
ｎ≧２であり、Ａ1 ＋Ａ2 ＋・・・＋Ａn ＝Ｍ，Ａ1 Ｌ
1 ＋Ａ2 Ｌ2 ＋・・・＋Ａn Ｌn ＝Ｎ）、これを繰り返
すことを特徴とする請求項１記載の周波数シンセサイ
ザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333220A JPH07193496A (ja) | 1993-12-27 | 1993-12-27 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5333220A JPH07193496A (ja) | 1993-12-27 | 1993-12-27 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193496A true JPH07193496A (ja) | 1995-07-28 |
Family
ID=18263664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5333220A Pending JPH07193496A (ja) | 1993-12-27 | 1993-12-27 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193496A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109780A (ja) * | 2010-11-17 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | Ｐｌｌ回路 |
-
1993
- 1993-12-27 JP JP5333220A patent/JPH07193496A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012109780A (ja) * | 2010-11-17 | 2012-06-07 | Asahi Kasei Electronics Co Ltd | Ｐｌｌ回路 |
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