JP2569508B2

JP2569508B2 - Ｐｌｌ回路

Info

Publication number: JP2569508B2
Application number: JP61269401A
Authority: JP
Inventors: 靖立平
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-11-12
Filing date: 1986-11-12
Publication date: 1997-01-08
Anticipated expiration: 2012-01-08
Also published as: JPS63123226A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えばディジタル信号処理を行なうテレビ
ジョン受像機の同期信号作成用に使用して好適なフェー
ズロックドループ回路（以下PLL回路と称す）に関す
る。

〔発明の概要〕

本発明は、例えばディジタル信号処理を行なうテレビ
ジョン受像機の同期信号作成用に使用して好適なPLL回
路において、複数の電圧制御発振器と、この複数の電圧
制御発振器の出力信号を切換えるスイッチと、このスイ
ッチの切換を制御する切換制御手段とを有し、切換制御
手段として、電圧制御発振器の発振を制御する制御信号
の振動回数をカウントし、このカウント値が予め設定し
た２以上の値になる毎に切換信号を出力することによ
り、ノイズの少ない良好な出力信号特性で広い周波数範
囲に亘ってロックするようにしたものである。

〔従来の技術〕

従来、テレビジョン受像機等に使用するPLL回路は入
力信号に対してロック可能な周波数範囲であるロックイ
ンレンジが狭かった。この種のPLL回路は、例えば第５
図に示す如く構成されていた。この第５図において
（１）は基準信号入力端子を示し、この基準信号入力端
子（１）に得られる周波数信号を位相比較器（２）の一
方の比較信号入力端子に供給し、この位相比較器（２）
の他方の比較信号入力端子に得られる信号との位相差信
号をループフィルタ（３）に供給し、このループフィル
タ（３）で位相差信号を直流化して出力し、このループ
フィルタ（３）が出力する直流電圧信号を電圧制御発振
器（４）に供給する。そして、この電圧制御発振器
（４）は、供給される直流信号の電圧値に応じた周波数
信号を発振し、この発振信号を分周器（５）及び出力端
子（６）に供給する。そして、この分周器（５）で発振
信号を所定分の１に分周して位相比較器（２）の他方の
比較信号入力端子に供給する。

このようにしてPLL回路を構成することで、入力端子
（１）に得られる基準信号の所定倍の周波数信号が出力
端子（６）に得られる。

〔発明が解決しようとする問題点〕

ところで、この種のPLL回路は、電圧制御発振器
（４）の特性上、入力端子（１）に供給される基準信号
として、狭い周波数範囲内の信号でなければ、出力端子
（６）に得られる信号が正確な周波数信号にならない不
都合があった。

即ち、電圧制御発振器（４）は、供給される直流信号
の電圧値に応じて発振周波数が変化するため、わずかな
入力電圧値の変化で発振周波数が大きく変化するように
すれば、入力端子（１）に得られる広い範囲の周波数信
号に電圧制御発振器（４）の発振周波数が追従する。と
ころが、このように電圧制御発振器（４）を、わずかな
入力電圧値の変化で発振周波数が大きく変化するように
すると、発振精度が悪くなり、発振信号にノイズが多く
なってしまい、良好な発振信号が得られなくなってしま
う。このため、高精度のPLL回路とするためには、電圧
制御発振器（４）の発振周波数範囲を狭くしなければな
らず、このように狭めると狭い周波数帯域の入力端子
（１）に得られる基準信号にしかこのPLL回路がロック
しない所謂ロックインレンジが狭くなってしまう状態と
なる。

本発明は斯かる点に鑑み、広い周波数帯域の入力信号
にロックさせることができると共に高精度の発振信号が
得られるPLL回路を提供することを目的とする。

〔問題点を解決するための手段〕本発明のPLL回路は、例えば第１図に示す如く、複数
の電圧制御発振器（７），（８）と、この複数の電圧制
御発振器（７），（８）の出力信号を切換えるスイッチ
（９）と、このスイッチ（９）の切換を制御する切換制
御手段（10），（11），（12）とを有し、切換制御手段
（10），（11），（12）として、上記電圧制御発振器
（７），（８）の発振を制御する制御信号の振動回数を
カウントし、このカウント値が予め設定した２以上の値
になる毎に切換信号を出力する様にしたものである。

〔作用〕

本発明のPLL回路は、入力信号に対してロックせず電
圧制御発振器（７）又は（８）が自由発振をすると、入
力信号と電圧制御発振器（７）又は（８）との位相が合
わないため、電圧制御発振器（７），（８）へ供給され
る制御電圧信号が振動する。このため、この振動を切換
制御手段（10），（11），（12）で検出して電圧制御発
振器（７），（８）の出力信号の切換を行なうことで、
ロックしてない状態でも入力信号にロック可能な電圧制
御発振器（７）又は（８）に自動的に切換わってロック
し、電圧制御発振器（７），（８）が複数ある分だけロ
ック可能な周波数範囲が広がる。

〔実施例〕

以下、本発明のPLL回路の一実施例を、第１図〜第４
図を参照して説明しよう。この第１図〜第４図におい
て、第５図に対応する部分には同一符号を付し、その詳
細説明は省略する。

本例のPLL回路は、第１図に示す如く構成する。この
第１図において、（７）及び（８）は夫々第１及び第２
の電圧制御発振器を示し、第２図に示す如くこの第１の
電圧制御発振器（７）は発振信号の中心周波数が64.735
MHzで、第２の電圧制御発振器（８）は発振信号の中心
周波数が64.800MHzで、夫々の発振器（７）及び（８）
の発振範囲Ｌ₁及びＬ₂が重複しないように連続的に設定
してある。そして、夫々の発振器（７）及び（８）に
は、ループフィルタ（３）から制御電圧信号が供給され
るようになっている。そして、第１の電圧制御発振器
（７）が出力する発振信号をスイッチ回路（９）の第１
の固定接点（9a）に供給し、第２の電圧制御発振器
（８）が出力する発振信号をスイッチ回路（９）の第２
の固定接点（9b）に供給するようにする。そして、この
スイッチ回路（９）の可動接点（9c）は、後述するＤフ
リップフロップ回路（12）の出力信号により切換が制御
され、この可動接点（9c）を分周器（５）及び出力端子
（６）に接続し、可動接点（9c）の切換により分周器
（５）及び出力端子（６）に、第１の電圧制御発振器
（７）の発振信号と第２の電圧制御発振器（８）の発振
信号とのいずれかが供給されるようにする。

また、ループフィルタ（３）が出力する制御電圧信号
は、利得制御器（10）を介してカウンタ（11）に供給さ
れるようにしてあり、このカウンタ（11）は、供給され
る制御電圧信号が所定の電圧レベル（以下閾値と称す
る）を越える回数をカウントして、カウント値が「３」
になるとＤフリップフロップ回路（12）にパルス信号を
出力する。このＤフリップフロップ回路（12）は、カウ
ンタ（11）からパルス信号が供給されると、出力端子
からの出力信号が反転する。そして、このＤフリップフ
ロップ回路（12）の出力端子からの出力信号をスイッ
チ回路（９）に切換制御信号として供給し、この切換制
御信号によりスイッチ回路（９）の可動接点（9c）の切
換を制御する。この出力端子からスイッチ回路（９）
へ供給する切換制御信号は、ハイレベル信号とローレベ
ル信号とをカウンタ（11）からのパルス供給毎に切換え
て出力し、例えばハイレベル信号が得られるときには可
動接点（9c）が第１の固定接点（9a）と接続状態にな
り、ローレベル信号が得られるときには可動接点（9c）
が第２の固定接点（9b）と接続状態になる如くする。本
例のPLL回路のその他の構成は、第５図に示した従来例
と同様に構成する。

本例のPLL回路は、以上のようにして構成したことに
より、入力端子（１）に得られる周波数信号の所定倍の
周波数信号が出力される。例えば、分周器（５）として
1920分の１に分周するものを使用すれば、入力端子
（１）に得られる周波数信号の1920倍の周波数信号が出
力端子（６）に得られる。そして、本例においては上述
の如く第１及び第２の電圧制御発振器（７）及び（８）
の発振信号の中心周波数を64.735MHz及び64.800MHzにし
ているので、入力端子（１）に得られる周波数信号とし
ては、33.75kHz程度の信号が、ロック可能な信号とな
る。このように周波数を設定することで、このPLL回路
は例えばディジタル信号処理を行なうテレビジョン受像
機の同期信号作成用に好適なものとなる。

以下にこの33.75kHz程度の周波数信号が入力端子
（１）に供給された際のこのPLL回路の動作を説明する
と、まず入力端子（１）から位相比較器（２）にこの入
力信号が供給され、この位相比較器（２）で分周器
（５）から供給される分周信号との位相差信号がループ
フィルタ（３）に供給される。このループフィルタ
（３）で位相差信号を直流の電圧信号に変換し、この直
流電圧信号を第１及び第２の電圧制御発振器（７）及び
（８）に供給する。このとき、例えばスイッチ回路
（９）の可動接点（9c）が第２の固定接点（9b）と接続
状態にあり、分周器（５）及び出力端子（６）に第２の
電圧制御発振器（８）の発振信号が供給されているとす
ると、入力信号周波数が33.75kHzであるとき、この第２
の電圧制御発振器（８）の発振信号が64.800MHzとなる
とき分周器（５）の出力信号が33.75kHzとなり、位相比
較器（２）に供給される信号が同位相となってこのPLL
回路がロックする。このロック状態になるときは、ルー
プフィルタ（３）の出力信号Vaは例えば第３図に示す如
く変化する。即ち、ロック状態になるまでは入力信号と
発振器との位相が合わないために0Vを中心に振動してい
たループフィルタ（３）の出力信号Vaが、ロック状態に
なると例えば0Vに収束していき、この0V状態で発振器
（８）の発振を制御する。ここで、このループフィルタ
（３）の出力信号Vaは、カウンタ（11）にも供給され、
この出力信号Vaが一定の値以上になる回数をカウントす
るが、カウンタ（11）がこの信号Vaをカウントする閾値
Ｖ₁を0Vより上の非ロック状態での振動範囲内に設定す
る。このように設定することで、上述の如くロック状態
になったときのスイッチ回路（９）の可動接点（9c）が
第２の固定接点（9b）と接続状態になっているときに
は、閾値Ｖ₁を１回越える程度で0Vに収束し、カウンタ
（11）のカウント値が「３」以上になることはなく、カ
ウンタ（11）からパルス信号の出力はなく、Ｄフリップ
フロップ（12）の出力状態が維持され、スイッチ回路
（９）のこの接続状態が維持される。

次に、スイッチ回路（９）の可動接点（9c）が第１の
固定接点（9a）と接続状態にあり、分周器（５）及び出
力端子（６）に第１の電圧制御発振器（７）の発振信号
が供給されていて、入力信号周波数が33.75kHzであると
する。このときには、第１の電圧制御発振器（７）の発
振信号が64.800MHzであるとき、分周器（５）の出力信
号が33.75kHzとなって位相比較器（２）に供給される信
号が同位相となってこのPLL回路がロックする。ところ
が、第１の電圧制御発振器（７）の発振信号は、第２図
に示す如く、中心周波数64.735MHzの範囲Ｌ₁であり、6
4.800MHzの発振はできないので、このPLL回路はロック
せず、第４図Ａの前半に示す如く、ループフィルタ
（３）の出力信号Vbが0Vを中心に振動した信号となって
しまう。このように振動すると、１回の振動毎に出力信
号Vbが閾値Ｖ₁を越えて、第４図Ｂに示す如くカウンタ
（11）のカウント信号が変化し、第４図Ｃに示す如くカ
ウント値が「３」になる。ここで、このカウンタ（11）
はこのようにカウント値「３」になると、上述の如く第
４図Ｄに示す如きパルス信号Ｐを出力し、カウント値を
「０」にリセットする。そして、このパルス信号ＰがＤ
フリップフロップ（12）に供給されると、Ｄフリップフ
ロップ（12）の出力信号（第４図Ｅ）がハイレベルから
ローレベルに反転し、スイッチ回路（９）の可動接点
（9c）が第１の固定接点（9a）側から第２の固定接点
（9b）側に切換わる。このようにして切換わると、分周
器（５）に供給される発振信号は、第２の電圧制御発振
器（８）の発振信号となる。この第２の電圧制御発振器
（８）の発振信号が分周器（５）に供給されると、第２
の電圧制御発振器（８）の発振範囲Ｌ₂内に64.800MHzが
あるためこの64.800MHzの発振を行なうことでこのPLL回
路がロックする。このときには、第４図Ａの後半に示す
如く、ループフィルタ（３）の出力信号Vbが振動状態か
ら0Vに収束して行き、例えばカウンタ（11）のカウント
値クリアから出力信号Vbが閾値Ｖ₁を１回越えるだけで0
Vに収束してロックする。このため、このロック状態で
はカウンタ（11）のカウント値が「１」のままで「３」
にはならず、スイッチ回路（９）の切換状態が維持され
る。

このようにして、本例によるPLL回路によると、カウ
ンタ（11）によるループフィルタ（３）の出力信号状態
のカウント値によりスイッチ回路（９）の切換を行なう
ことで、ロック可能な第1,第２の電圧制御発振器
（７），（８）のいずれかに切換わる。このため、この
PLL回路は電圧制御発振器の発振範囲が第２図にＬ₁,L₂
で示す如く、通常の２倍に広がり、広範囲の入力端子
（１）に得られる周波数信号にロックすることができ
る。また、ロック可能な範囲を広げたのにもかかわら
ず、夫々の電圧制御発振器（７），（８）は発振範囲を
全く広げていないので、発振信号の精度は全く落ちな
い。

なお、上述実施例においては、２個の電圧制御発振器
（７），（８）の発振範囲を連続させたが、必ずしも連
続させる必要はない。また、３個以上電圧制御発振器を
設けて、発振範囲をさらに広げてもよい。この場合に
は、カウンタからのパルス信号により複数の電圧制御発
振器が順番に切換わるようにすればよい。さらにまた、
本発明は上述実施例に限らず、本発明の要旨を逸脱する
ことなく、その他種々の構成が取り得ることは勿論であ
る。

〔発明の効果〕

本発明のPLL回路によると、電圧制御発振器を複数設
けてロック可能な方に切換わるようにしたことで、発振
精度を全く落とすことなくこの電圧制御発振器を複数設
けた分だけ発振範囲が広がる利益がある。

【図面の簡単な説明】

第１図は本発明のPLL回路の一実施例を示す構成図、第
２図，第３図及び第４図は第１図例の説明に供する線
図、第５図は従来のPLL回路の一例を示す構成図であ
る。（３）はループフィルタ、（７）は第１の電圧制御発振
器、（８）は第２の電圧制御発振器、（９）はスイッチ
回路、（11）はカウンタ、（12）はＤフリップフロップ
回路である。

Claims

(57)【特許請求の範囲】

【請求項１】それぞれ発振信号の中心周波数が異なる複
数の電圧制御発振器と、該複数の電圧制御発振器の出力信号を切換えるスイッチ
と、該スイッチで選択された信号を分周する分周器と、該分周器で分周された信号と入力信号との位相を比較す
る位相比較器と、該位相比較器の出力信号を直流化して上記電圧制御発振
器の制御信号を得るフィルタと、該フィルタの出力信号が所定の閾値を越える毎にカウン
ト値を加算するカウンタと、該カウンタのカウント値が２以上の所定値になったと
き、上記スイッチを切換えさせる切換信号を出力すると
共に、上記カウンタのカウント値を０にリセットする様
にしたことを特徴とする PLL回路。