JP2906263B2 - 位相同期回路 - Google Patents
位相同期回路Info
- Publication number
- JP2906263B2 JP2906263B2 JP2031977A JP3197790A JP2906263B2 JP 2906263 B2 JP2906263 B2 JP 2906263B2 JP 2031977 A JP2031977 A JP 2031977A JP 3197790 A JP3197790 A JP 3197790A JP 2906263 B2 JP2906263 B2 JP 2906263B2
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- JP
- Japan
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- frequency
- output
- circuit
- controlled oscillator
- voltage
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、位相同期回路におけるプルインレンジと位
相ノイズの改良に関するものである。
相ノイズの改良に関するものである。
＜従来の技術＞ 第３図は従来の位相同期回路（Phase Locked Loop Ci
rcuit:PLL回路）の一例を示す構成ブロック図である。
電圧制御発振器１の出力は分周器２で分周された後、位
相検出器３において基準信号発生器４の出力と位相が比
較される。位相検出器３の出力はループフィルタ５で直
流成分が抽出され、電圧制御発振器１に加わって、その
発振周波数を制御する。位相検出器３としては大きく分
けて２つの方式があり、その第１ははモトローラ社のMC
4044に代表されるフリップフロップを使用したもの、そ
の第２はミキサーまたはEXOR（排他論理和）回路を使用
した乗算型のものである。
rcuit:PLL回路）の一例を示す構成ブロック図である。
電圧制御発振器１の出力は分周器２で分周された後、位
相検出器３において基準信号発生器４の出力と位相が比
較される。位相検出器３の出力はループフィルタ５で直
流成分が抽出され、電圧制御発振器１に加わって、その
発振周波数を制御する。位相検出器３としては大きく分
けて２つの方式があり、その第１ははモトローラ社のMC
4044に代表されるフリップフロップを使用したもの、そ
の第２はミキサーまたはEXOR（排他論理和）回路を使用
した乗算型のものである。
＜発明が解決しようとする課題＞ しかしながら、前者はPLLに引込む周波数範囲が無限
大と広いが、位相ノイズが大きいという欠点がある。ま
た後者は位相ノイズが小さい反面、引込む周波数範囲が
狭いという欠点があった。
大と広いが、位相ノイズが大きいという欠点がある。ま
た後者は位相ノイズが小さい反面、引込む周波数範囲が
狭いという欠点があった。
本発明は上記の問題を解決するためになされたもの
で、引込み周波数範囲を広くしたまま、位相ノイズの小
さい位相同期回路を実現することを目的とする。
で、引込み周波数範囲を広くしたまま、位相ノイズの小
さい位相同期回路を実現することを目的とする。
＜課題を解決するための手段＞ 本発明の第１は電圧制御発振器の出力を分周した分周
信号を乗算型の位相検出器で基準信号と比較し、位相検
出器の出力をループフィルタを介して前記電圧制御発振
器に帰還する位相同期回路に係るもので、その特徴とす
るところは分周信号を計数する第１のカウンタと、基準
信号を計数する第２のカウンタと、前記第１および第２
のカウンタの計数値の少なくともLSBを含む所定の連続
する下位ビットを除いた出力同士を比較する比較回路
と、この比較回路の出力に対応して電圧制御発振器の制
御入力に電圧を加算または減算する出力回路とを備え、
基準信号と分周信号の周波数の差が位相検出器の引込み
周波数範囲を越えた場合に、引込み動作を行うように構
成した点にある。
信号を乗算型の位相検出器で基準信号と比較し、位相検
出器の出力をループフィルタを介して前記電圧制御発振
器に帰還する位相同期回路に係るもので、その特徴とす
るところは分周信号を計数する第１のカウンタと、基準
信号を計数する第２のカウンタと、前記第１および第２
のカウンタの計数値の少なくともLSBを含む所定の連続
する下位ビットを除いた出力同士を比較する比較回路
と、この比較回路の出力に対応して電圧制御発振器の制
御入力に電圧を加算または減算する出力回路とを備え、
基準信号と分周信号の周波数の差が位相検出器の引込み
周波数範囲を越えた場合に、引込み動作を行うように構
成した点にある。
（２）本発明の第２は電圧制御発振器の出力を分周した
分周信号を乗算型の位相検出器で基準信号と比較し、位
相検出器の出力をループフィルタを介して前記電圧制御
発振器に帰還する位相同期回路に係るもので、その特徴
とするところは基準信号を所定の分周比で分周する分周
器と、分周信号を計数するとともに前記分周器の出力に
よりリセットされるカウンタと、このカウンタの計数値
をMSBに対応する値から所定の値を加算及び減算した値
とそれぞれ比較する比較回路と、この比較回路の出力に
対応して電圧制御発振器の制御入力に電圧を加算または
減算する出力回路とを備え、基準信号と分周信号の周波
数の差が位相検出器の引込み周波数範囲を越えた場合
に、引込み動作を行うように構成した点にある。
分周信号を乗算型の位相検出器で基準信号と比較し、位
相検出器の出力をループフィルタを介して前記電圧制御
発振器に帰還する位相同期回路に係るもので、その特徴
とするところは基準信号を所定の分周比で分周する分周
器と、分周信号を計数するとともに前記分周器の出力に
よりリセットされるカウンタと、このカウンタの計数値
をMSBに対応する値から所定の値を加算及び減算した値
とそれぞれ比較する比較回路と、この比較回路の出力に
対応して電圧制御発振器の制御入力に電圧を加算または
減算する出力回路とを備え、基準信号と分周信号の周波
数の差が位相検出器の引込み周波数範囲を越えた場合
に、引込み動作を行うように構成した点にある。
＜作用＞ 下位ビットに不感帯を有する比較回路を用いて分周信
号と基準信号の計数値を比較することにより、ロック外
れ状態を検出して発振周波数を引込み周波数範囲内に引
き戻すことができる。
号と基準信号の計数値を比較することにより、ロック外
れ状態を検出して発振周波数を引込み周波数範囲内に引
き戻すことができる。
＜実施例＞ 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係る位相同期回路の一実施例を示す
構成ブロック図である。第３図と同じ部分は同一の記号
を付して説明を省略する。第３図の分周器２および基準
信号発生器４は第１図では省略している。
構成ブロック図である。第３図と同じ部分は同一の記号
を付して説明を省略する。第３図の分周器２および基準
信号発生器４は第１図では省略している。
６は分周器２からの分周信号の周波数fVを分周比Ｍで
分周する第２の分周器、７は分周器６の出力を計数する
第１のカウンタ、８はカウンタ７の出力を保持する第１
のラッチ回路である。９は基準信号の周波数fRを分周比
Ｍで分周する第３の分周器、10は分周器９の出力を計数
する第２のカウンタ、11はカウンタ10の出力を保持する
第２のラッチ回路である。12はカウンタ８およびカウン
タ11の計数値のLSB（Q0）を除いた出力（Q1〜Qn）同士
を比較するディジタルコンパレータからなる比較回路、
13,14はそれぞれ正の電圧源Vs＋および負の電圧源Vs−
にその一端が接続する定電流源、SW1,SW2はそれぞれの
一端に定電流源13,14の他端が接続しそれぞれ比較器12
のＡ＞Ｂ出力,A＜Ｂ出力によって駆動されるスイッチ、
15はスイッチSW1,SW2の他端が入力に接続し、出力電圧
が電圧制御発振器１の制御入力に加算される電流／電圧
変換器である。13〜15,SW1,SW2は比較回路12の出力に対
応して電圧制御発振器１の制御入力に電圧を加算または
減算する出力回路を構成する。カウンタ7,10のリセット
端子およびラッチ回路8,11のクロック端子には周波数f0
/2のクロック信号が印加される。
分周する第２の分周器、７は分周器６の出力を計数する
第１のカウンタ、８はカウンタ７の出力を保持する第１
のラッチ回路である。９は基準信号の周波数fRを分周比
Ｍで分周する第３の分周器、10は分周器９の出力を計数
する第２のカウンタ、11はカウンタ10の出力を保持する
第２のラッチ回路である。12はカウンタ８およびカウン
タ11の計数値のLSB（Q0）を除いた出力（Q1〜Qn）同士
を比較するディジタルコンパレータからなる比較回路、
13,14はそれぞれ正の電圧源Vs＋および負の電圧源Vs−
にその一端が接続する定電流源、SW1,SW2はそれぞれの
一端に定電流源13,14の他端が接続しそれぞれ比較器12
のＡ＞Ｂ出力,A＜Ｂ出力によって駆動されるスイッチ、
15はスイッチSW1,SW2の他端が入力に接続し、出力電圧
が電圧制御発振器１の制御入力に加算される電流／電圧
変換器である。13〜15,SW1,SW2は比較回路12の出力に対
応して電圧制御発振器１の制御入力に電圧を加算または
減算する出力回路を構成する。カウンタ7,10のリセット
端子およびラッチ回路8,11のクロック端子には周波数f0
/2のクロック信号が印加される。
上記の構成の位相同期回路の動作を次に説明する。周
波数fVの分周信号および周波数fRの基準信号はそれぞれ
分周器６および９で分周されてそれぞれ周波数fV/M,fR/
Mとなる。カウンタ７および10は周波数f0/2のクロック
信号の立上がりとともに、カウントアップ端子に加わる
周波数fV/M,fR/Mの信号の計数を開始し、前記クロック
信号の立ち下がりとともに1/f0秒間の計数値fV/Mf0,fR/
Mf0がラッチ回路8,11にそれぞれ保持される。ラッチ回
路8,11のLSB（Least Significant Bit）を除いた出力が
ディジタルコンパレータ12のそれぞれＡ入力（A0〜
An-1）,B入力（B0〜Bn-1）となっているので、fV／Mf0
がfR／Mf0より２以上大きいとき、すなわち fV／Mf0＞fR／Mf0＋１ ∴fV＞fR＋Mf0 のときＡ＞Ｂとなり、SW1がオン、SW2はオフとなる。fV
／Mf0がfR／Mf0より２以上小さいとき、すなわち fV／Mf0＜fR／Mf0−１ ∴fV＜fR−Mf0 のときＡ＜Ｂとなり、SW1がオフ、SW2はオンとなる。ま
た fR／Mf0＜fV＜fR＋Mf0 のときSW1,SW2は共にオフとなる。SW1がオンになると電
圧制御発振器１の発振周波数foutが低くなり、周波数fV
（＝fout/N）が低くなる。SW2がオンになると電圧制御
発振器１の発振周波数foutが高くなり、周波数fVが高く
なる。SW1,SW2が共にオフのときは位相検出器３を介し
てPLL動作が行なわれる。したがってMf0を乗算型位相検
出器３の引込み周波数範囲と対応して設定すれば、基準
信号と分周信号の周波数の差が位相検出器３の引込み周
波数範囲を越えた場合に、引込み動作を行うように構成
することができる。
波数fVの分周信号および周波数fRの基準信号はそれぞれ
分周器６および９で分周されてそれぞれ周波数fV/M,fR/
Mとなる。カウンタ７および10は周波数f0/2のクロック
信号の立上がりとともに、カウントアップ端子に加わる
周波数fV/M,fR/Mの信号の計数を開始し、前記クロック
信号の立ち下がりとともに1/f0秒間の計数値fV/Mf0,fR/
Mf0がラッチ回路8,11にそれぞれ保持される。ラッチ回
路8,11のLSB（Least Significant Bit）を除いた出力が
ディジタルコンパレータ12のそれぞれＡ入力（A0〜
An-1）,B入力（B0〜Bn-1）となっているので、fV／Mf0
がfR／Mf0より２以上大きいとき、すなわち fV／Mf0＞fR／Mf0＋１ ∴fV＞fR＋Mf0 のときＡ＞Ｂとなり、SW1がオン、SW2はオフとなる。fV
／Mf0がfR／Mf0より２以上小さいとき、すなわち fV／Mf0＜fR／Mf0−１ ∴fV＜fR−Mf0 のときＡ＜Ｂとなり、SW1がオフ、SW2はオンとなる。ま
た fR／Mf0＜fV＜fR＋Mf0 のときSW1,SW2は共にオフとなる。SW1がオンになると電
圧制御発振器１の発振周波数foutが低くなり、周波数fV
（＝fout/N）が低くなる。SW2がオンになると電圧制御
発振器１の発振周波数foutが高くなり、周波数fVが高く
なる。SW1,SW2が共にオフのときは位相検出器３を介し
てPLL動作が行なわれる。したがってMf0を乗算型位相検
出器３の引込み周波数範囲と対応して設定すれば、基準
信号と分周信号の周波数の差が位相検出器３の引込み周
波数範囲を越えた場合に、引込み動作を行うように構成
することができる。
このような構成の位相同期回路によれば、引込み周波
数範囲を乗算型位相検出器のそれよりも大幅に拡大する
ことができる。
数範囲を乗算型位相検出器のそれよりも大幅に拡大する
ことができる。
また乗算型位相検出器を用いているので、位相ノイズ
が小さい。
が小さい。
また周波数検出器としてカウンタおよびディジタルコ
ンパレータを使用しているので、従来のものと異なり、
ローパスフィルタを入れる必要がなく、小形化,IC化が
容易である。
ンパレータを使用しているので、従来のものと異なり、
ローパスフィルタを入れる必要がなく、小形化,IC化が
容易である。
なお上記の実施例において、カウンタのLSBを除いた
出力をディジタルコンパレータで比較しているが、引込
み周波数範囲に対応して、LSBを含んで連続する任意の
数の下位ビットを除いた出力同士（例えばQ3〜Qn）を比
較することができる。
出力をディジタルコンパレータで比較しているが、引込
み周波数範囲に対応して、LSBを含んで連続する任意の
数の下位ビットを除いた出力同士（例えばQ3〜Qn）を比
較することができる。
また分周器6,9は周波数fV,fRをカウンタの動作周波数
まで落すために用いているが、発振周波数が低い場合や
高速のカウンタを用いる場合には省略してもよい。
まで落すために用いているが、発振周波数が低い場合や
高速のカウンタを用いる場合には省略してもよい。
また出力回路の構成は上記の構成に限らず、コンパレ
ータの出力に応じて電圧制御発振器の制御入力に電圧を
加減算することのできる任意の回路構成をとることがで
きる。
ータの出力に応じて電圧制御発振器の制御入力に電圧を
加減算することのできる任意の回路構成をとることがで
きる。
第２図は本発明に係る位相同期回路の第２の実施例を
示す構成ブロック図である。第１図と同じ部分は同一の
記号を付して説明を省略する。第１図と異なり、クロッ
クパルスとして基準信号を利用している。16は分周器９
の出力を分周比2nで分周する第４の分周器、17は分周器
16の出力を入力とするトグルフリップフロップ回路であ
る。フリップフロップ回路17の出力はカウンタ７のリセ
ット端子およびラッチ回路８のクロック端子に入力す
る。18はAND回路161,164,OR回路162およびNOR回路163を
用いて、ラッチ回路８の出力を後述の設定値と比較する
比較回路を構成している。
示す構成ブロック図である。第１図と同じ部分は同一の
記号を付して説明を省略する。第１図と異なり、クロッ
クパルスとして基準信号を利用している。16は分周器９
の出力を分周比2nで分周する第４の分周器、17は分周器
16の出力を入力とするトグルフリップフロップ回路であ
る。フリップフロップ回路17の出力はカウンタ７のリセ
ット端子およびラッチ回路８のクロック端子に入力す
る。18はAND回路161,164,OR回路162およびNOR回路163を
用いて、ラッチ回路８の出力を後述の設定値と比較する
比較回路を構成している。
上記の構成の位相同期回路の動作を次に説明する。ト
グルスイッチ17は入力パルスが入る度に出力をハイまた
はローに切換える。カウンタ７のクロック端子に入力す
る周波数fV/Mの信号は2n・M/fRの周期で計数されるの
で、その計数値は fV/M×（2n・M/fR）＝2nfV／fR …（１） となる。比較回路18はラッチ回路８の出力がカウンタ７
のMSB（Most Significant Bit）に対応する2nより２以
上大きいとき、すなわち2n＋１より大きいとき、したが
って 2nfV／fR＞2n＋１ ∴fV＞fR・（2n＋１）／2n のときにSW1がオン、SW2がオフとなる。ラッチ回路８の
出力が2nより２以上小さいとき、すなわち2n−１より小
さいとき、したがって 2nfV／fR＜2n−１ ∴fV＞fR・（2n−１）／2n のときにSW1がオフ、SW2がオンとなる。また fR・（2n−１）／2n＜fV＜fR・（2n＋１）／2n のときはSW1,SW2が共にオフとなる。言い換えれば、比
較回路18はカウンタ７の計数値をMSBに対応する値か
ら″１″を加算した値よりも大きいか、MSBに対応する
値から″１″を減算した値よりも小さいか、若しくは、
MSBに対応する値から″１″を加算した値とMSBに対応す
る値から″１″を減算した値の間にあるかを判断して、
SW1をオンSW2をオフ、SW1をオフSW2をオン、若しくは、
SW1及びSW2を共にオフにする。
グルスイッチ17は入力パルスが入る度に出力をハイまた
はローに切換える。カウンタ７のクロック端子に入力す
る周波数fV/Mの信号は2n・M/fRの周期で計数されるの
で、その計数値は fV/M×（2n・M/fR）＝2nfV／fR …（１） となる。比較回路18はラッチ回路８の出力がカウンタ７
のMSB（Most Significant Bit）に対応する2nより２以
上大きいとき、すなわち2n＋１より大きいとき、したが
って 2nfV／fR＞2n＋１ ∴fV＞fR・（2n＋１）／2n のときにSW1がオン、SW2がオフとなる。ラッチ回路８の
出力が2nより２以上小さいとき、すなわち2n−１より小
さいとき、したがって 2nfV／fR＜2n−１ ∴fV＞fR・（2n−１）／2n のときにSW1がオフ、SW2がオンとなる。また fR・（2n−１）／2n＜fV＜fR・（2n＋１）／2n のときはSW1,SW2が共にオフとなる。言い換えれば、比
較回路18はカウンタ７の計数値をMSBに対応する値か
ら″１″を加算した値よりも大きいか、MSBに対応する
値から″１″を減算した値よりも小さいか、若しくは、
MSBに対応する値から″１″を加算した値とMSBに対応す
る値から″１″を減算した値の間にあるかを判断して、
SW1をオンSW2をオフ、SW1をオフSW2をオン、若しくは、
SW1及びSW2を共にオフにする。
したがって第１図の場合と同様に出力回路が動作する
ことにより、fR／2nを位相検出器３の引込み周波数範囲
と対応させれば、基準信号と分周信号の周波数の差が乗
算型位相検出器３の引込み周波数範囲を越えた場合に、
引込み動作を行うように構成することができる。
ことにより、fR／2nを位相検出器３の引込み周波数範囲
と対応させれば、基準信号と分周信号の周波数の差が乗
算型位相検出器３の引込み周波数範囲を越えた場合に、
引込み動作を行うように構成することができる。
このような構成の位相同期回路によれば、第１図の構
成の場合の利点に加えて、周波数f0のクロック信号を必
要としないという利点がある。
成の場合の利点に加えて、周波数f0のクロック信号を必
要としないという利点がある。
なお上記の実施例において、比較回路18はカウンタ７
の計数値を、分周比2nに対しLSBが示す最大値（すなわ
ち１）だけ上下にずれた値と比較しているが、これに限
らず、引込み周波数範囲に対応して、少なくともLSBを
含む所定の連続する下位ビットが示す最大値（例えば２
ビットの時は３）だけ上下にずれた値と比較することが
できる。
の計数値を、分周比2nに対しLSBが示す最大値（すなわ
ち１）だけ上下にずれた値と比較しているが、これに限
らず、引込み周波数範囲に対応して、少なくともLSBを
含む所定の連続する下位ビットが示す最大値（例えば２
ビットの時は３）だけ上下にずれた値と比較することが
できる。
＜発明の効果＞ 以上述べたように本発明によれば、引込み周波数範囲
を広くしたまま、位相ノイズの小さい位相同期回路を簡
単な回路構成で実現することができる。
を広くしたまま、位相ノイズの小さい位相同期回路を簡
単な回路構成で実現することができる。
第１図は本発明に係る位相同期回路の第１の実施例を示
す構成ブロック図、第２図は本発明に係る位相同期回路
の第２の実施例を示す構成ブロック図、第３図は従来の
位相同期回路を示す構成ブロック図である。 １……電圧制御発振器、３……位相検出器、５……ルー
プフィルタ、７……第１のカウンタ、10……第２のカウ
ンタ、12,18……比較回路、13,14……定電流回路、15…
…電流電圧変換回路、16……分周器、SW1,SW2……スイ
ッチ。
す構成ブロック図、第２図は本発明に係る位相同期回路
の第２の実施例を示す構成ブロック図、第３図は従来の
位相同期回路を示す構成ブロック図である。 １……電圧制御発振器、３……位相検出器、５……ルー
プフィルタ、７……第１のカウンタ、10……第２のカウ
ンタ、12,18……比較回路、13,14……定電流回路、15…
…電流電圧変換回路、16……分周器、SW1,SW2……スイ
ッチ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/113
Claims (2)
- 【請求項１】電圧制御発振器の出力を分周した分周信号
を乗算型の位相検出器で基準信号と比較し、位相検出器
の出力をループフィルタを介して前記電圧制御発振器に
帰還する位相同期回路において、 分周信号を計数する第１のカウンタと、 基準信号を計数する第２のカウンタと、 前記第１および第２のカウンタの計数値の少なくともLS
Bを含む所定の連続する下位ビットを除いた出力同士を
比較する比較回路と、 この比較回路の出力に対応して電圧制御発振器の制御入
力に電圧を加算または減算する出力回路とを備え、 基準信号と分周信号の周波数の差が位相検出器の引込み
周波数範囲を越えた場合に、引込み動作を行うように構
成したことを特徴とする位相同期回路。 - 【請求項２】電圧制御発振器の出力を分周した分周信号
を乗算型の位相検出器で基準信号と比較し、位相検出器
の出力をループフィルタを介して前記電圧制御発振器に
帰還する位相同期回路において、 基準信号を所定の分周比で分周する分周器と、 分周信号を計数するとともに前記分周器の出力によりリ
セットされるカウンタと、 このカウンタの計数値をMSBに対応する値から所定の値
を加算及び減算した値とそれぞれ比較する比較回路と、 この比較回路の出力に対応して電圧制御発振器の制御入
力に電圧を加算または減算する出力回路とを備え、 基準信号と分周信号の周波数の差が位相検出器の引込み
周波数範囲を越えた場合に、引込み動作を行うように構
成したことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031977A JP2906263B2 (ja) | 1990-02-13 | 1990-02-13 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2031977A JP2906263B2 (ja) | 1990-02-13 | 1990-02-13 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03235521A JPH03235521A (ja) | 1991-10-21 |
| JP2906263B2 true JP2906263B2 (ja) | 1999-06-14 |
Family
ID=12346009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2031977A Expired - Lifetime JP2906263B2 (ja) | 1990-02-13 | 1990-02-13 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4718388B2 (ja) * | 2006-07-28 | 2011-07-06 | 旭化成エレクトロニクス株式会社 | 周波数比較回路、ｐｌｌ周波数シンセサイザテスト回路及びそのテスト方法 |
-
1990
- 1990-02-13 JP JP2031977A patent/JP2906263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03235521A (ja) | 1991-10-21 |
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