JPH07170723A - 半導体スタック - Google Patents

Abstract

(57)【要約】 【目的】主回路電流で発生する磁束によるゲート信号の
立上りと立下げの影響を防ぐ。 【構成】正極側直流導体４とスイッチング素子１，２の
間の絶縁板７の上下端を折り曲げて延ばす。この延長部
分に、ゲート抵抗器16を搭載する。また、絶縁板７の延
長部分の裏面には、エミッタパターンとゲートパターン
を形成し、ゲート抵抗器16を接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体電力変換装置に
組み込まれる半導体スタックに関する。

【０００２】

【従来の技術】半導体電力変換装置においては、この電
力変換器の高性能化のために、高速スイッチング素子を
使った高周波ＰＷＭ制御方式の採用が増え、また、半導
体電力変換装置の大容量化に伴い、大容量素子を並列に
接続して用いられている。さらに、高周波ＰＷＭ制御方
式では、高速スイッチング素子間を接続する導体のイン
ダクタンスを減らして、スイッチング時に発生するサー
ジ電圧を抑える必要があるので、高速スイッチング素子
は互いに近接させ、平滑コンデンサを接続する導体も短
くなるように考慮されている。

【０００３】従来の半導体電力変換装置の一例を図５〜
図７により説明する。図５に示す回路例は三相又は単相
ブリッジ回路に用いられる１ブリッジ分の逆変換回路で
あり、直流電源Ｐ，Ｎ間の上下２アームで構成されてい
る。正極側の端子８にコレクタ側が接続されている一対
のＰ側スイッチング素子１と、このＰ側スイッチング素
子１にコレクタ側が接続され、エミッタ側が負極側の端
子９に接続されている一対のＮ側スイッチング素子２で
１ブリッジを構成し、スイッチング素子１，２の中間点
が交流側の端子10に接続される。

【０００４】また、各スイッチング素子１，２のゲート
回路については、図示していない制御回路によって各ス
イッチング素子のドライブタイミングをゲート駆動基板
11で受け、このゲート駆動基板11にて絶縁し、スイッチ
ング素子に必要なゲート信号に増幅して、各スイッチン
グ素子１，２にゲート信号を入力する。

【０００５】ここで、ゲート抵抗器16は、並列接続され
ているスイッチング素子１，２の近傍に設けられ、並列
接続されているスイッチング素子１，２のゲートトリガ
電圧のばらつきによって生じるスイッチング電流のアン
バランスを改善するために挿入され、スイッチング素子
を並列接続して使用する場合には必要となる。

【０００６】図６及び図７は、図５で示した逆変換回路
を組み立てた半導体スタックを示し、このうち図７は左
側面図で、図６は図７のＢ−Ｂ断面図である。図６及び
図７において、スイッチング素子１，２は、冷却フィン
３に対して、２アームの２個並列接続分の計４個のスイ
ッチング素子が取り付けられ、正極側導体４、負極側導
体５及び上下アーム間を接続する交流側導体６の間で、
導体と導体の間に絶縁板７を挟み、サンドイッチ状に一
体化（以下、一括積層導体と呼ぶ）して、スイッチング
素子１，２の上面に配置する。

【０００７】この一括積層導体は、正極側スイッチング
素子１のコレクタ端子が正極側導体４に接続され正極側
のスイッチング素子１のエミック端子と負極側のスイッ
チング素子２のコレクタ端子が交流側導体６に、更に負
極側のスイッチング素子２のエミッタ端子が正極側導体
５にそれぞれ接続されており、半導体スタック内のイン
ダクタンス値を減らすとともに、スイッチング時のサー
ジ電圧の抑制が図れている。

【０００８】一方、各スイッチング素子１，２のゲート
回路については、各スイッチング素子１，２のゲート端
子にゲート駆動基板11のコネクタ13から、ゲート配線1
4、中継ブッシング15、及びゲート抵抗器16を介してゲ
ート信号を供給する。

【０００９】ゲート駆動基板11は、スイッチング素子近
傍の上下左右あるいは前面に配置され、図７では、スイ
ッチング素子の前面に取付板12ａを介して基板取付板12
を取り付け、その上に配置する例を示している。

【００１０】また、ゲート信号は、各アームのスイッチ
ング素子が複数個並列接続であっても、ゲート抵抗器16
を介するまでは、共通の信号でよいが、ゲート抵抗器16
はスイッチング素子各々に各１個ずつ必要となる。した
がって、ゲート配線14は、スイッチング素子以外の場
所、図６及び図７では冷却フィン３に取り付け、絶縁さ
れた中継ブッシング15で中継することによって、スイッ
チング素子単位にゲート抵抗器16が設けられている。

【００１１】

【発明が解決しようとする課題】このように、ゲート配
線14をスイッチング素子１，２に接続する場合、近傍に
正極側導体４、負極側導体５や交流側導体６に主回路電
流を流す導体が配置されると、主回路導体は、スイッチ
ング素子１，２により大電流を高周波・高速でスイッチ
ングしており、主回路電流により発生する磁束の影響
で、ゲート信号のオン・オフ時の立上り、立下りに影響
を受けるため、並列接続あるいは上下アーム間でスイッ
チング時間がばらついて、その結果並列接続のスイッチ
ング素子間の電流バランスが悪くなり、上下アームのス
イッチング素子のサージ電圧が異なってくる。

【００１２】例えば、図５の部分拡大図を示す図８にお
いて、ゲート信号がオンとなり、主回路電流が正極側端
子８からスイッチング素子１を介して交流端子10に流れ
ると、主回路電流Ｉｃにより生じる磁束は、同図の渦状
の矢印に示すようになるので、ゲート配線14と、鎖交す
る磁束の変化によって、ゲート電流は抑制され、スイッ
チング時間は、主回路電流によって遅くなる。

【００１３】主回路の影響を減らすためには、ゲート配
線のループ（同図の斜線部分）の面積を減らせばよい
が、ゲート抵抗器16をスイッチング素子の近くに配置す
る必要性から、この面積を減らすことは難しい。

【００１４】この結果、変換装置の大容量化のためにス
イッチング素子を並列接続しているにもかかわらず、利
用できる容量は、スイッチングサージ電圧，電流のアン
バランスと発生熱量等で最も実装条件が悪くなるスイッ
チング素子で決まる容量に下げて使わなければならな
い。

【００１５】そこで、本発明の目的は、このような課題
に鑑みてなされたもので、冷却フィン上に実装されたス
イッチング素子等のゲート配線に対する主回路電流の影
響を減らして、半導体装置の容量の低下を防ぐことので
きる半導体スタックを提供することにある。

【００１６】

【課題を解決するための手段】請求項１に記載の発明
は、絶縁板を介して重ねられた正極側導体及び負極側導
体と交流側導体の片側に、正極側導体及び負極側導体と
交流側導体が接続される複数のスイッチング素子が配設
され、正極側導体及び負極側導体と交流側導体の他側に
スイッチング素子をゲート抵抗を介して駆動する駆動基
板が設けられた半導体スタックにおいて、絶縁板の両端
をスイッチング素子側に折曲し、この折曲部にゲート抵
抗を実装したことを特徴とする。

【００１７】また、請求項２に記載の発明は、絶縁板を
介して重ねられた正極側導体及び負極側導体と交流側導
体の片側に、正極側導体及び負極側導体と交流側導体が
接続される複数のスイッチング素子が配設され、正極側
導体及び負極側導体と交流側導体の他側にスイッチング
素子をゲート抵抗を介して駆動する駆動基板が設けられ
た半導体スタックにおいて、絶縁板の両端を前記スイッ
チング素子側に折曲し、この折曲部にゲート抵抗を実装
し、スイッチング素子の付属回路を形成したことを特徴
とする。

【００１８】

【作用】請求項１に記載の発明においては、スイッチン
グ素子のゲートとゲート抵抗を接続する導体は短縮さ
れ、スイッチング素子を流れる主回路電流によって発生
した磁束によるゲート信号への影響は低減される。

【００１９】また、請求項２に記載の発明においては、
スイッチング素子のゲートとゲート抵抗を接続する導体
は短縮され、スイッチング素子を流れる主回路電流によ
って発生した磁束によるゲート信号への影響は低減され
るるとともに、付属回路部品の実装密度が向上する。

【００２０】

【実施例】以下、本発明の一実施例を図面を参照して説
明する。但し、従来の技術と同一部分には、同一符号を
付して説明を省略する。図２は、従来の技術において示
した図７の半導体スタックに対応する左側面図で、図１
は図２のＡ−Ａ断面図で、同じく従来の技術で示した図
６に対応する正面図である。また、図３は図１の部分拡
大詳細図で、図４は、図２の部分拡大詳細図である。

【００２１】図１，図２，図３及び図４において、従来
の技術で示した図６，図７と異なる点は、一括積層導体
の構成部分のスイッチング素子１，２に近い図７におい
て左端の絶縁板27の上下端を延長し、スイッチング素子
１，２のゲート端子に直接接続できるように折り曲げた
絶縁板７を用いている。さらに、この絶縁板７の延長部
分にゲート駆動基板11からのゲート配線14を接続する端
子と、ゲートエミッタ側は並列接続間のスイッチング素
子に並列に接続されるエミッタパターン19を絶縁板７の
裏面に図３の破線に示すように配置し、ゲート側はエミ
ッタパターン19と反対側の表面に平行させるようにゲー
トパターン20を配置し、かつ、各スイッチング素子のゲ
ート抵抗器16がスイッチング素子のゲート端子に接続さ
れるように実装されている。

【００２２】したがって、ゲート回路の接続は、ゲート
ドライブ基板11のコネクタ13とゲート配線14を介して一
括積層導体のゲート端子17に接続され、一括積層導体上
の絶縁板上に形成された印刷回路によって、各スイッチ
ング素子のゲート端子には、各々のゲート抵抗16を介し
てゲート信号が供給されることになる。

【００２３】このようなスイッチング素子１，２の実装
構造において、スイッチング素子間の主回路接続を半導
体接続部のインダクタンス値を最小にし、スイッチング
素子のサージ電圧を抑制することができる一括積層導体
の絶縁板にゲート抵抗器16、ゲートパターン20、及びエ
ミッタパターン19を実装し、ゲートパターン20とエミッ
タパターン19は絶縁板の裏表に重ねて配置することによ
って、主回路電流によって生じる磁束がゲート回路と鎖
交する面積を減らし、スイッチング素子に流れる主回路
電流で生じた磁束の影響を減らしてゲート電流の抑制を
防ぎ、スイッチング素子間の電流の不平衡を防ぐことが
できる。

【００２４】以上のような半導体スタックを構成するこ
とによって、主回路のサージ電圧を抑制することができ
る。一括積層導体を用いて、スイッチング素子のゲート
信号の配線を両面パターンで構成できる構造としている
ため、主回路電流の磁束の影響を防ぐことができるゲー
ト回路とすることができるとともに、一括積層導体をス
イッチング素子に取り付けるだけで、主回路及びゲート
回路の配線ができ、半導体スタックの組立作業時間も短
縮し、実装密度が高く、小形で信頼性の高い半導体電力
変換装置を提供することができる。

【００２５】なお図１では、一括積層導体には、ゲート
パターン及びゲート抵抗器を実装した例で示したが、こ
れ以外にもスイッチング素子の保護のためにコレクタ・
エミッタ間の電圧を検出する配線、素子の温度上昇値を
検出する配線、素子の過電流を検出する配線及び付属の
電気部品等を実装してもよく、一括積層導体上にコネク
タを実装すれば、ゲート信号とスイッチング素子の保護
検出信号を一括して取り扱うことができ、特に、組み立
て作業時間が短縮され、高密度実装が可能となる。

【００２６】また、一括積層導体には、上記の他に、ス
イッチング素子のゲート・エミッタ間の過電圧に対して
保護可能な定電圧ダイオード、ノイズ対策用のコンデン
サ及びフェライトコア等、更には、ゲート駆動回路を実
装することも可能である。

【００２７】

【発明の効果】以上、請求項１に記載の発明によれば、
絶縁板を介して重ねられた正極側導体及び負極側導体と
交流側導体の片側に、正極側導体及び負極側導体と交流
側導体が接続される複数のスイッチング素子が配設さ
れ、正極側導体及び負極側導体と交流側導体の他側にス
イッチング素子をゲート抵抗を介して駆動する駆動基板
が設けられた半導体スタックにおいて、絶縁板の両端を
スイッチング素子側に折曲し、この折曲部にゲート抵抗
を実装することで、スイッチング素子のゲートとゲート
抵抗を接続する導体を短縮し、スイッチング素子を流れ
る主回路電流によって発生した磁束によるゲート信号へ
の影響を低減させたので、スイッチング電流の不均衡に
よる容量の低下を防ぐことのできる半導体スタックを得
ることができる。 また、請求項２に記載の発明によれ
ば、絶縁板を介して重ねられた正極側導体及び負極側導
体と交流側導体の片側に、正極側導体及び負極側導体と
交流側導体が接続される複数のスイッチング素子が配設
され、正極側導体及び負極側導体と交流側導体の他側に
スイッチング素子をゲート抵抗を介して駆動する駆動基
板が設けられた半導体スタックにおいて、絶縁板の両端
を前記スイッチング素子側に折曲し、この折曲部にゲー
ト抵抗を実装し、スイッチング素子の付属回路を形成す
ることで、スイッチング素子のゲートとゲート抵抗を接
続する導体を短縮し、スイッチング素子を流れる主回路
電流によって発生した磁束によるゲート信号への影響を
低減させるとともに、付属回路部品の実装密度を向上さ
せたので、スイッチング電流の不均衡による容量の低下
を防ぐとともに、実装密度を上げ外形を小形化すること
のできる半導体スタックを得ることができる。

【図面の簡単な説明】

【図１】本発明の半導体スタックの一実施例を示す図
で、図２のＡ−Ａ断面図。

【図２】本発明の半導体スタックの一実施例を示す左側
面図。

【図３】図１の部分拡大詳細図。

【図４】図２の部分拡大詳細図。

【図５】従来及び本発明の半導体スタックの接続図。

【図６】従来の半導体スタックの一例を示す図で、図７
のＢ−Ｂ断面図。

【図７】従来の半導体スタックの一例を示す左側面図

【図８】従来の半導体スタックの作用を示す部分説明
図。

【符号の説明】

１、２…スイッチング素子、３…冷却フィン、４…正極
側導体、５…負極側導体、６…交流側導体、７，27…絶
縁板、８…正極側の端子、９…負極側の端子、10…交流
側の端子、11…ゲート駆動基板、12…基盤取付板、13…
コネクタ、14…ゲート配線、15…ゲート抵抗器、17…ゲ
ート端子、18…ゲートエッタ端子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 絶縁板を介して重ねられた正極側導体及
   び負極側導体と交流側導体の片側に、前記正極側導体及
   び負極側導体と交流側導体が接続される複数のスイッチ
   ング素子が配設され、前記正極側導体及び負極側導体と
   交流側導体の他側に前記スイッチング素子をゲート抵抗
   を介して駆動する駆動基板が設けられた半導体スタック
   において、前記絶縁板の両端を前記スイッチング素子側
   に折曲し、この折曲部に前記ゲート抵抗を実装したこと
   を特徴とする半導体スタック。
2. 【請求項２】 絶縁板を介して重ねられた正極側導体及
   び負極側導体と交流側導体の片側に、前記正極側導体及
   び負極側導体と交流側導体が接続される複数のスイッチ
   ング素子が配設され、前記正極側導体及び負極側導体と
   交流側導体の他側に前記スイッチング素子をゲート抵抗
   を介して駆動する駆動基板が設けられた半導体スタック
   において、前記絶縁板の両端を前記スイッチング素子側
   に折曲し、この折曲部に前記ゲート抵抗を実装し、前記
   スイッチング素子の付属回路を形成したことを特徴とす
   る半導体スタック。