JP2010011605A

JP2010011605A - 電力変換装置

Info

Publication number: JP2010011605A
Application number: JP2008166572A
Authority: JP
Inventors: Kazuhisa Mori; 森　　和久; Tomoji Sakota; 友治迫田; Naoto Onuma; 大沼　　直人; Kiyoharu Hiruta; 清玄蛭田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2008-06-25
Filing date: 2008-06-25
Publication date: 2010-01-14
Anticipated expiration: 2028-06-25
Also published as: CN101615858A; CN101615858B; HK1136700A1; JP4668301B2

Abstract

【課題】電力変換装置の小型化に適した半導体モジュールの実装構造を提供する。
【解決手段】同一構成の半導体モジュール１１，１２を互いに並列接続してなり、半導体モジュール１１，１２は、直列接続された一対の半導体スイッチング素子と、各半導体モジュールの縁部に設けられ一対の半導体スイッチング素子に接続された正極端子１１Ｐ、１２Ｐ及び負極端子１２Ｎ，１２Ｎと、対向する縁部に設けられた正極制御端子１１ＧＰ、１１ＧＮ及び負極制御端子１２ＧＰ，１２ＧＮとを有し、各スイッチング素子を制御する制御回路基板２を、一方の半導体モジュール１２の投影領域内に配置し、正極側のスイッチング素子を制御する正極制御回路２０Ｐ１，２０Ｐ２は半導体モジュール１２の負極制御端子１２ＧＮ側に、負極側のスイッチング素子を制御する負極制御回路２０Ｎ１，２０Ｎ２は正極制御端子１２ＧＰ側に配置する。
【選択図】図１

Description

本発明は、直列接続された正極側及び負極側の一対の半導体スイッチング素子を備えてなる半導体モジュールを用いた電力変換装置に関する。

絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の高速半導体スイッチング素子を用いた電力変換装置が様々な分野で使われている。近年、半導体技術の進歩により大容量の半導体モジュールが実現され、可変周波数及び可変電圧の負荷駆動用のインバータの１相分である上下アームを構成する正極側及び負極側の一対の半導体スイッチング素子を一体化した半導体モジュールも広く普及している。

さらに、大容量化を図るため、半導体モジュールを複数並列接続することもあり、この場合、各半導体モジュールの電流分担の均等化が課題となる。例えば、スイッチング過渡時の電流分担を不均等にする要因としては、非特許文献１などに記されているように、スイッチング素子特性の差異、主回路配線インダクタンスの差異、温度差及びゲート駆動回路の差異が知られている。

ゲート駆動回路の差異に起因する電流分担を均等化する構成としては、構成部品（例えば、フォトカプラやトランジスタ）の個体差が影響しないように、例えば特許文献１、２に例示されるように、一つの駆動回路から抵抗を介して並列スイッチング素子の制御端子に接続する構成が一般的である。

また、ゲート駆動回路からスイッチング素子のゲート端子までのゲート配線インダクタンスを均等化することも重要であり、特許文献１ではゲート配線実装についても注意しており、半導体モジュールの近傍に各々の半導体モジュールのゲート端子に接続されるゲート抵抗が実装されている回路基板を配置している。

さらに、特許文献３では、主電流の変化による磁場変化の影響をゲート回路が受けないようにすることも考慮されている。

また、特許文献４では、並列接続されたゲート回路に各々コモンモードコイルを付けることで、主電流の変化による磁場変化の影響で電流分担が不均等になるのを抑制している。

さらに、特許文献７では、並列接続されたゲート相互間を比較的低い抵抗値の抵抗で連結することで不均等を抑制している。

特開２００３−１８８６０号公報特開２００３−８８０９８号公報特開平７−１７０７２３号公報特開平８−１９２４６号公報特開２００３−１９７８５８号公報特開２００７−１５１２８６号公報特開平１０−２０１２４３号公報特開２００４−１３５４４４号公報ＣＱ出版社、トランジスタ技術スペシャルNo.85「改訂＊実践パワーエレクトロニクス入門」、p.85

しかし、上述した従来の技術では、最近の半導体技術の進歩による半導体モジュール小型化に必ずしも対応していないことから、半導体モジュールを小型化しても電力変換装置全体としては小型化できない問題が懸念される。

本発明が解決しようとする課題は、電力変換装置の小型化に適した半導体モジュールの実装構造を提供することである。

上記の課題を解決するために、本発明の第１の態様は、同一構成の第１と第２の半導体モジュールを互いに並列接続してなり、前記半導体モジュールは、直列接続された正極側及び負極側の一対の半導体スイッチング素子と、前記各半導体モジュールの縁部に設けられ前記一対の半導体スイッチング素子に接続された正極端子及び負極端子と、該正極端子及び負極端子とは異なる対向する縁部に設けられ前記一対の半導体スイッチング素子をそれぞれ制御する正極制御端子及び負極制御端子とを有して構成された電力変換装置を対象とする。特に、前記第１と第２の半導体モジュールの各スイッチング素子をそれぞれ制御する制御回路が搭載された制御回路基板を、一方の半導体モジュールの投影領域内に配置したことを特徴とする。

このように、制御回路基板を２つの半導体モジュールに対して１つにまとめて一方の半導体モジュールの投影領域内に配置したことから、他方の半導体モジュールの投影領域に電力変換装置の他の構成部品を配置することができるので、電力変換装置の小型化の実装構造に係る設計の自由度を増すことができる。

この場合において、並列接続された半導体スイッチング素子の制御端子（例えば、ゲート）に供給するスイッチング信号（例えば、ゲート信号）を一つの駆動回路により生成して差異をなくし、その駆動回路から並列半導体スイッチング素子の各ゲートに供給するゲート抵抗回路の部分を制御回路として制御回路基板に搭載することができる。

また、第１の態様において、前記制御回路は、前記第１と第２の半導体モジュールの正極側のスイッチング素子を制御する正極制御回路と、前記第１と第２の半導体モジュールの負極側のスイッチング素子を制御する負極制御回路とに分けて前記制御回路基板に搭載され、前記正極制御回路は、前記制御回路基板が配置された半導体モジュールの前記負極制御端子側に、前記負極制御回路は、前記制御回路基板が配置された半導体モジュールの正極制御端子側に配置されてなる構成とすることができる。

この場合において、２つの半導体モジュールをそれら半導体モジュールの正極端子及び負極端子を有する辺縁部が近接するように配置することで、正極端子に接続する正極導体あるいは負極端子に接続する負極導体を簡素化することができるため好ましい。その際には、第１の半導体モジュールの正極制御端子と第２の半導体モジュールの正極制御端子が同じ側の辺縁部ではなくなる。第１の半導体モジュールの負極制御端子と第２の半導体モジュールの負極制御端子も同様に同じ側の辺縁部ではなくなる。そこで、半導体スイッチング素子の各ゲートに供給するゲート抵抗回路の制御出力端子は、制御回路基板から遠い半導体モジュール側に位置させて配置することにより、ゲート配線長を短くすることができ、近い半導体モジュールのゲート配線長との差異を低減することができる。

上記の課題を解決するために、本発明の第２の態様は、直列接続された正極側及び負極側の一対の半導体スイッチング素子と、前記一対の半導体スイッチング素子に接続された正極端子及び負極端子と、該正極端子及び負極端子とは異なる対向する縁部に設けられ前記一対の半導体スイッチング素子をそれぞれ制御する正極制御端子及び負極制御端子とを有する半導体モジュールを備えてなる電力変換装置、つまり、並列接続していない半導体モジュールを備えてなる電力変換装置を対象とする。特に、前記半導体モジュールの各スイッチング素子をそれぞれ制御する制御回路が搭載された制御回路基板を前記半導体モジュールの投影領域内に配置したことを特徴とする。

この第２の態様でも、制御回路基板を半導体モジュールの投影領域内に配置したことから、電力変換装置の小型化の実装構造に係る設計の自由度を増すことができる。

上述の第１又は第２の態様の電力変換装置において、前記制御回路基板は、前記半導体モジュールの投影領域内に当該半導体モジュールの内部電流による電磁誘導ノイズの影響を受ける位置に配置され、前記制御回路は、前記電磁誘導ノイズに係る磁束が鎖交するループ回路の面積を低減した構成にすることができる。これによれば、制御回路基板を半導体モジュールに接近して配置しても、内部電流による電磁誘導ノイズの影響を低減できる。したがって、制御回路基板を半導体モジュールの投影領域内であっても、半導体モジュールから離して配置する必要がないので、設計の自由度を一層向上できる。例えば、２つの半導体モジュールを並列に接続し、一方の半導体モジュールの投影領域内に平滑コンデンサを配置すると、各半導体モジュール用のスナバ回路を省略できるから、制御回路基板を他方の半導体モジュールに近接して配置することができる。これにより、さらに、電力変換装置の小型化を図ることができる。

この場合において、これに加えて、又は単独に、前記制御回路は、前記電磁誘導ノイズに係る磁束が鎖交するループ回路の向きを、前記磁束の変化により当該制御回路が誤動作しない向きに配置することができる。これによれば、制御回路基板を半導体モジュールに接近して配置しても、内部電流による電磁誘導ノイズの影響を低減できる。さらに、これらに加えて、前記制御回路は、前記電磁誘導ノイズに係る磁束が鎖交するループ回路の向きが、残存磁束の変化により当該制御回路が誤動作しない向きに配置された構成とすることができる。

また、第１の態様において、前記第１と第２の半導体モジュールの正極端子と負極端子にそれぞれ接続された正極導体と負極導体とが近接対向して配設された第1の部分と、前記正極導体と前記負極導体が近接対向して配設されていない第2の部分とが形成され、前記第１の部分の近傍の領域に前記制御回路基板から前記他の半導体モジュールの制御端子に至る配線を通す構成とすることができる。これによれば、正極導体と負極導体とが近接対向して配設された第1の部分の近傍は、正極導体と負極導体に流れる主回路電流により形成される磁界の影響が小さいので、制御回路基板から他の半導体モジュールの制御端子に至る配線が受ける電磁ノイズを低減できる。

さらに、第１の態様において、前記制御回路は、前記第１と第２の半導体モジュールの正極側のスイッチング素子を制御する２つの正極制御回路と、前記第１と第２の半導体モジュールの負極側のスイッチング素子を制御する２つの負極制御回路とが前記制御回路基板に搭載されてなり、前記２つの正極制御回路と前記２つの負極制御回路の配線パターンが同一である構成とすることができる。これによれば、２つの半導体モジュールを並列接続して用いない場合でも、制御回路基板を共用することができるから、部品種類を削減できる。

さらに、第１の態様において、前記制御回路は、前記第１と第２の半導体モジュールの正極側のスイッチング素子を制御する２つの正極制御回路と、前記第１と第２の半導体モジュールの負極側のスイッチング素子を制御する２つの負極制御回路とが前記制御回路基板に搭載されてなり、前記２つの正極制御回路と前記２つの負極制御回路は、それぞれ対応する半導体スイッチング素子の制御端子の相互間を接続するゲート感度補正抵抗を備え、該ゲート感度補正抵抗に係る回路は、前記半導体モジュール内部電流による電磁誘導ノイズに係る磁束が鎖交するループ回路の面積を低減してなる構成とすることができる。これによれば、一般に半導体モジュール側の正極制御端子又は負極制御端子の近傍に設けられるゲート感度補正抵抗を、制御回路基板に設けることができる。

本発明によれば、電力変換装置の小型化に適した半導体モジュールの実装構造を提供することができる。

以下、本発明の実施例について図面を用いながら詳細に説明する。

図１に本発明の電力変換装置の実施例１の斜視構成図を、図２にその上面図を、図３にその側面図を示す。本実施例は、ほぼ同じ形状の２つの半導体モジュール１１、１２を並列接続した実装構成であり、基本構成としては特許文献５に記載のものと同様である。

本実施例は、図４に示す一般的な３相インバータ回路に適用可能なものである。ここでは、半導体スイッチング素子の一例として、絶縁ゲート型バイポーラトランジスタＩＧＢＴを適用したものして説明する。図４において、図示していない直流電源あるいは平滑コンデンサから、３相インバータ回路を介して負荷７を駆動する構成となっている。１相を構成する直列接続された正極側及び負極側の一対の半導体スイッチング素子（図中で例えば、ＵＰ、ＵＮ）が交互にオン・オフを繰り返すことで、任意の周波数及び電圧の交流電力を負荷７に供給する。必要な電力が大きい場合には、１相分を複数の半導体スイッチング素子を並列した構成とすることがある。

図５に、スイッチング素子を２個並列接続した１相分の回路構成を示す。ここでは、一対の半導体スイッチング素子１１１、１１２で１つの半導体モジュール１１を、同様にスイッチング素子１２１、１２２とで１つの半導体モジュール１２を構成している。すなわち、半導体モジュール１１，１２は、それぞれ、いわゆる２ｉｎ１モジュールと称されている。

半導体モジュール１１には、主電流が流れる正極端子１１Ｐ、負極端子１１Ｎ、交流端子１１０と、正極側の半導体スイッチング素子１１１をオン・オフする制御信号を入力するための制御端子１１ＧＰ、負極側の半導体スイッチング素子１１２用の制御端子１１ＧＮがある。同様に、半導体モジュール１２には主電流が流れる正極端子１２Ｐ、負極端子１２Ｎ、交流端子１２０と、正極側の半導体スイッチング素子１２１用の制御端子１２ＧＰ、負極側の半導体スイッチング素子１２２用の制御端子１２ＧＮがある。例えば、半導体スイッチング素子１１１の制御は、制御端子１１ＧＰのゲート端子１１ＧＰ１と制御用エミッタ端子１１ＧＰ２との間にゲート信号を印加することで行われる。

本実施例の半導体モジュール１１、１２は、同一の形状及び構造を有し、扁平な直方体状に形成されている。各半導体モジュール１１、１２の長辺の縁部上面にそれぞれ主電流の正極端子１１Ｐ、１２Ｐ及び負極端子１１Ｎ、１２Ｎが設けられ、これに対向する長辺の縁部上面に交流端子１１０が設けられている。また、各半導体モジュール１１、１２の対向する２つの短辺の縁部上面に制御端子１１ＧＰと１２ＧＰ、及び１１ＧＮと１２ＧＮがそれぞれ設けられている。

２個の半導体モジュール１１、１２の正極端子１１Ｐ、１２Ｐ及び負極端子１１Ｎ、１２Ｎは、図２３に示す端子４２，４３，４１１，４１２を有する正極導体及び負極導体により並列接続されている。正極導体は、正極端子１１Ｐに接続される折り曲げ端子を有し、半導体モジュール１１、１２の対向する長辺の縁部に沿って延在される導体バーと、正極端子１２Ｐに接続される折り曲げ端子を有し、半導体モジュール１２の長辺の縁部に沿って延在される導体バーの２つが設けられる。一方、負極導体は、負極端子１１Ｎ、１２Ｎにそれぞれ接続される折り曲げ端子を有し、半導体モジュール１１、１２の対向する長辺の縁部に沿って延在される導体バーを有して形成されている。これらの導体バーは、間隔を空けて積層状に配置され、３相インバータの他相の並列半導体モジュールとの接続に用いられる。

これらの接続導体は、特許文献６に記載のものと類似の形状に形成されている。つまり、負極端子１１Ｎ、１２Ｎに接続される負極導体が端子４１１、４１２を介して、図示していない直流電源あるいは平滑コンデンサの負極（図５のＮ）へ接続される。半導体モジュール１１の正極端子１１Ｐに接続される正極導体は、端子４３を介して直流電源あるいは平滑コンデンサの正極（図５のＰ）へ接続される。半導体モジュール１２の正極端子１２Ｐに接続される正極導体は、端子４２を介して直流電源あるいは平滑コンデンサの正極（図５のＰ）へ接続される。

半導体モジュール内のスイッチング素子の駆動は、図示していないゲート駆動回路からゲート抵抗回路基板２に実装されているゲート抵抗、ゲート回路出力端子及びゲート配線を介して行われる。すなわち、ゲート駆動回路から共通ゲート配線３１Ｐ、３１Ｎ、ゲート抵抗回路入力端子２１Ｐ、２１Ｎを介してゲート抵抗回路基板２に駆動信号が入力される。

図６に示すように、ゲート抵抗回路基板２の正極側入力端子２１Ｐから個々のゲート抵抗２４３、２４４を介して正極側出力端子２２Ｐ１、２２Ｐ２、さらにゲート配線３２Ｐ１、３２Ｐ２を介して半導体モジュール１１、１２の正極側ゲート端子１１ＧＰ、１２ＧＰにゲート駆動信号が印加される。

負極側についても同様で、ゲート抵抗回路基板２の負極側入力端子２１Ｎから個々のゲート抵抗２４１、２４２を介して負極側出力端子２２Ｎ１、２２Ｎ２、さらにゲート配線３２Ｎ１、３２Ｎ２を介して、半導体モジュール１１、１２の負極側ゲート端子１１ＧＮ、１２ＧＮにゲート駆動信号が印加される。

図１ではゲート端子（例えば１１GP）は簡略化したが、実際には図５に示すように、ゲート端子（例えば１１GP1）と制御用エミッタ端子（例えば１１GP２）とが１組になっている。同様に、ゲート配線（例えば３２Ｐ１）も２本必要であり、この２本がツイストされた状態で用いられることが多い。図２では図の簡素化のためツイストされている部分を１本の太い線で表示している。ノイズによる誤動作抑制のためにシールド付きのツイスト線を用いられることもあり、その場合には丁度図２のような外観になる。

図２において、ゲート抵抗回路基板２が被さっている半導体モジュール１２の正極側ゲート端子１２ＧＰが図において左側に、負極側ゲート端子１２ＧＮが図において右側にある。一方、ゲート抵抗回路基板２が被さっていない半導体モジュール１１の正極側ゲート端子１１ＧＰが図において右側に、負極側ゲート端子１１ＧＮが図において左側にある。

そこで、正極側スイッチング素子のゲート端子１１ＧＰ、１２ＧＰに接続されるゲート配線３２Ｐ１、３２Ｐ２とゲート抵抗回路基板２とが接続されるゲート回路出力端子２２Ｐ１、２２Ｐ２がゲート抵抗回路基板２における右側に、負極側スイッチング素子のゲート端子１１ＧＮ、１２ＧＮに接続されるゲート配線３２Ｎ１、３２Ｎ２とゲート抵抗回路基板２とが接続されるゲート回路出力端子２２Ｎ１、２２Ｎ２がゲート抵抗回路基板２における左側に配置されている。このように配置することによって、ゲート抵抗回路基板２から遠い側のゲート端子１１ＧＰ、１１ＧＮまでのゲート配線３２Ｐ１、３２Ｎ１と、ゲート抵抗回路基板２が被さっていてすぐ近くのゲート端子１２ＧＰ、１２ＧＮまでのゲート配線３２Ｐ２、３２Ｎ２とを均等な長さにすることが容易である。

仮に、正極側のゲート回路出力端子２２Ｐ１、２２Ｐ２が左側、負極側のゲート回路出力端子２２Ｎ１、２２Ｎ２が右側にある場合には、ゲート回路出力端子からゲート端子までの距離が極端に異なるため均等な長さにすることが難しい。均等な長さにするには近い側の配線は長さに余りが生じるため、その部分でノイズを受けることが懸念されるからである。

図３は、２個の半導体モジュール１１、１２を右側面から見たときの図である。半導体モジュール１１、１２は放熱器６などに取り付けられる。図３の二点鎖線で囲んだ部分はスナバ回路５１及び５２であり、図１、図２では、半導体モジュールの各端子を見やすくするために、記載が省略されている。なお、スナバ回路５１及び５２は半導体スイッチング素子のスイッチング過渡時の跳ね上り電圧を抑制する役割を担うものであり、最も単純なものはコンデンサを接続したものである。その他にコンデンサとダイオードとの直列体及びコンデンサを放電するための抵抗とで構成したものがある。

図３の破線部２０Ｐは、ゲート抵抗回路の部品部分であり、回路構成の例を図６に示す。図６において、上部は図５の回路を図２の実装構造に近い配置で記したものである。下部がゲート抵抗回路基板２の構成例を示している。図の最下部にあるゲート駆動回路基板２９から、正極側の制御信号がゲート配線３１Ｐを介してゲート抵抗回路基板２の入力端子２１Ｐ１、２１Ｐ２に、負極側の制御信号がゲート配線３１Ｎを介してゲート抵抗回路基板２の入力端子２１Ｎ１、２１Ｎ２に伝えられる。入力端子２１Ｐ１からは個々のゲート抵抗２４３、２４４を介して出力端子２２Ｐ１１及び２２Ｐ２１に分岐される。入力端子２１Ｐ２からは出力端子２２Ｐ１２及び２２Ｐ２２に分岐される。

ここで、ゲート回路が外部ノイズの影響を受けないようにするため、後述する実施例のように、入力端子２１Ｐ１〜出力端子２２Ｐ１１、出力端子２２Ｐ１２〜入力端子２１Ｐ２で構成されるループ回路、及び入力端子２１Ｐ１〜出力端子２２Ｐ２１、出力端子２２Ｐ２２〜入力端子２１Ｐ２で構成されるループ回路のループ面積はできるだけ低減した構造になっている。出力端子２２Ｐ１１と２２Ｐ１２との間には、比較的高抵抗値の抵抗２６３とゲート過電圧抑制のためのツェナーダイオード２５３１、２５３２が接続されている。なお、負極側２０Ｎ１、２０Ｎ２についても回路構成は同じであるため、説明は省略する。

以上説明したように、本実施例によれば、制御回路基板であるゲート抵抗回路基板２を２個の半導体モジュール１１，１２に対して１つにまとめて一方の半導体モジュール１２の投影領域内に配置したことから、他方の半導体モジュール１１の投影領域に電力変換装置の他の構成部品を配置することができるので、電力変換装置の小型化の実装構造に係る設計の自由度を増すことができる。

また、並列接続された２個の半導体スイッチング素子１１１と１２１、１１２と１２２の制御端子１１ＧＰと１２ＧＰ、１１ＧＮと１２ＧＮに供給するゲート信号を一つのゲート駆動回路２９により生成していることから、並列素子の制御タイミングの差異をなくすことができる。

また、ゲート回路は、半導体モジュール１１，１２の正極側のスイッチング素子１１１，１２１を制御する正極側のゲート回路２０Ｐ１と２０Ｐ２、及び半導体モジュール１１，１２の負極側のスイッチング素子１１２，１２２を制御する負極側のゲート回路２０Ｎ１，２０Ｎ２とに分けて、ゲート抵抗回路基板２に搭載し、さらに正極側のゲート回路２０Ｐ１と２０Ｐ２は、ゲート抵抗回路基板２が重ねて配置された半導体モジュール２の負極側の制御端子１２ＧＮ側に、負極側のゲート回路２０Ｎ１，２０Ｎ２は、ゲート抵抗回路基板２が重ねて配置された半導体モジュールの正極側の制御端子１２ＧＰ側に配置された構成としているから、半導体モジュール１１，１２の正極側のゲート配線長及び負極側のゲート配線長をほぼ均等化することができる。特に、半導体スイッチング素子の各ゲートに供給するゲート抵抗回路の正極側出力端子２２Ｐ１と２２Ｐ２及び負極側出力端子２２Ｎ１と２２Ｎ２を、半導体モジュール１１側に位置させて配置しているから、ゲート配線長を一層短くすることができる。

また、正極側出力端子２２Ｐ１と２２Ｐ２及び負極側出力端子２２Ｎ１と２２Ｎ２は、半導体モジュール１１の正極側出力端子２２Ｐ１及び負極側出力端子２２Ｎ１をゲート抵抗回路基板２の外側に、ゲート抵抗回路基板２が配置された半導体モジュール１２の正極側出力端子２２Ｐ２及び負極側出力端子２２Ｎ２を内側に配置することにより、ゲート配線長を一層均等化することができる。

本発明の実施例２を図７、図８を用いて説明する。図７は、本実施例の斜視構成図であり、図８は本実施例の右側面図である。

本実施例が実施例１と相違する点は、平滑コンデンサ５０を正極導体の端子４２、４３及び負極導体の端子４１１、４１２に直接接続し、これに伴いスナバ回路５１、５２を除去したことにある。つまり、半導体モジュールと平滑コンデンサとを近づけることにより、配線の浮遊インダクタンスが低減できるので、スイッチング時の跳ね上り電圧を抑制できるためのスナバ回路を除去することが可能となる。

そして、本実施例では、スナバ回路５２が無くなったので、ゲート抵抗回路基板２を半導体モジュール１２の上表面に近づけて配置している。これによりゲート抵抗回路基板２から半導体モジュールのゲート端子（例えば１２ＧＮ）までの距離が小さくなりゲート配線（例えば３２Ｎ２）を短くできるため、一層ノイズの影響を受けにくくなるとともに、使用する配線が少なくて済むという利点がある。

さらに、それにより空いたスペースにゲート駆動回路２９を配置することで更なる小型化を図っている。

ところが、ゲート抵抗回路基板２が半導体モジュールに近づけたことで半導体モジュール内部を流れる電流の影響を受けやすくなる。半導体モジュール内部電流とその電流による磁界の概略を図９、図１０に示す。図９は正極側スイッチング素子導通時で、図１０は負極側スイッチング素子導通時であり、それぞれ同図（ａ）はモジュール上面から、同図（ｂ）は側面から、同図（ｃ）は前面から見た図である。これらの磁界の概要は、特許文献５に記載されている。

図９（ｃ）のように正極側の半導体スイッチング素子導通時は、モジュール内部正極導体１２０Ｐからボンディングワイヤ１２１１、半導体素子部１２２Ｐ、ボンディングワイヤ１２１２を介して出力導体１２００に電流が流れる。この電流が作る磁界はボンディングワイヤ１２１１と１２１２とで囲まれた領域では、紙面の手前から奥に、ボンディングワイヤ１２１２の上部では紙面の奥から手前に向かう向きである。この磁力線の概略を同図（ｂ）に実線で示した。ゲート抵抗回路基板２の部分には、図９（ａ）、（ｂ）において上から下、すなわち出力端子２２N１、２２N２から入力端子２０Nに向かう向きとなる。

一方、図１０（ｃ）のように負極側の半導体スイッチング素子導通時は、出力導体１２００からボンディングワイヤ１２１３、半導体素子部１２２N、ボンディングワイヤ１２１４を介してモジュール内部負極導体１２０Nに電流が流れる。この電流が作る磁界はボンディングワイヤ１２１３と１２１４とで囲まれた領域では、紙面の奥から手前に、ボンディングワイヤ１２１４の上部では紙面の手前から奥に向かう向きである。この磁力線の概略を同図（ｂ）に実線で示した。ゲート抵抗回路基板２の部分には図１０（ａ）、（ｂ）において下から上、すなわち入力端子２１Pから出力端子２２Ｐ１、２２Ｐ２に向かう向きとなる。

これらの磁界は、スイッチング時の電流変化により変動するから、電磁誘導ノイズ等のノイズ要因になることが懸念される。そこで、ゲート抵抗回路基板２の構造を図１１〜図１３に示すようにする。図１１（ａ）は、ゲート抵抗回路基板２の表面から、同図（ｂ）は表側より裏面配線パターンを透視した図を示している。また、図１２（ａ）は表面、同図（ｂ）は裏面の配線パターンを示している。図１２（ｂ）は裏面から見た図である。図１１、図１２において、正極側のゲート抵抗回路基板２００Ｐと負極側のゲート抵抗回路基板２００Ｎとでは、部品配置及び配線パターンを同じにしている。そのため、ゲート抵抗回路基板２を図１１、図１２において左右に二分割すると、同一の回路基板となる。したがって、場合によっては二分割した同一回路基板を２つ並べても良い。

図１３は、図１１における矢視Ａ−Ａ’図である。図中の点線は半導体モジュール内部の正極側の半導体スイッチング素子導通時の電流による磁力線を示している。ゲート抵抗回路基板２の表側パターンと裏側パターンとの間を通る磁界は、図において上下方向である。それに対して、抵抗２４１及び２６１を磁界の向きに実装しているため、抵抗、抵抗リード部分及び配線パターンとで構成されるループ回路を貫く磁界を低減できており、磁界の影響を受けにくい実装となっている。すなわち、抵抗、抵抗リード部分及び配線パターンとで構成されるループ回路全体の延在方向を、半導体スイッチング素子導通時の電流による磁力線の向きに平行に構成したことから、電磁誘導ノイズに係る磁束の鎖交数を低減することができる。

上述したように、本実施例によれば、ゲート抵抗回路基板２を、半導体モジュール１２の投影領域内に、その半導体モジュール１２の内部電流による電磁誘導ノイズを受けるような近接位置に配置しても、抵抗２４１及び２６１を磁界の向きに実装しているため、抵抗、抵抗リード部分及び配線パターンとで構成されるループ回路を貫く磁界を低減でき、磁界の影響を受けにくい実装とすることができる。つまり、電磁誘導ノイズに係る磁束が貫通するループ回路を低減した、言い換えれば、ループ回路に鎖交する電磁誘導ノイズに係る磁束の鎖交数を低減した回路構成にする。

本実施例によれば、ゲート抵抗回路基板２を半導体モジュール１２に接近して配置しても、内部電流による電磁誘導ノイズの影響を低減できる。したがって、ゲート抵抗回路基板２を半導体モジュール１２の投影領域内であっても、半導体モジュール１２から離して配置する必要がないので、設計の自由度を一層向上できる。

なお，図８に示したようにゲート駆動回路２９は半導体モジュール１２表面から離れているため、半導体モジュール１２の内部電流が作る磁界の影響は受けにくく、ここに配置しても問題はない。

したがって、本実施例のように、２つの半導体モジュールを並列に接続し、一方の半導体モジュールの投影領域内に平滑コンデンサを配置することにより、スナバ回路を省略できるから、ゲート抵抗回路基板２を他方の半導体モジュールに近接して配置することができるので、電力変換装置の小型化をさらに図ることができる。

本発明の実施例３を図１４〜図１８を用いて説明する。図１４は、ゲート抵抗回路基板２の回路構成を示す。本実施例は、図６のゲート抵抗回路基板２から、ツェナーダイオード（例えば、２５１１、２５１２）を除いた点が相違することから、他の構成の説明は省略する。本実施例のツェナーダイオードは、各半導体スイッチに対応させて分岐して設けたゲート抵抗回路の分岐前のゲート駆動回路基板２９側に設けられている。この点は、特許文献２の場合と同様である。

図１５及び図１６に、ゲート抵抗回路基板２の実装構成及び配線パターンを示す。ここでは、抵抗２４１〜２４４及び２６１〜２６４を図において横方向に延在させて実装している。また、中心線Ｃ−Ｃ’に関して対称の構成にしている。このゲート抵抗回路基板２を図７と同じように設置すると半導体モジュール１２内部電流による磁界は図９及び図１０と同じようになる。

本実施例の場合、抵抗２６１が受ける磁界の様子を図１７に、抵抗２６３が受ける磁界の様子を図１８に示す。正極側の半導体スイッチング素子が導通することにより半導体モジュール内部電流による磁界は図９に示したような向きとなるため、図１７の矢印で示す向きの磁界が増大することになる。図１７において、抵抗２６１のリードは片方が表面パターン２７１と接続点（スルーホール等）２７１２で接続され配線パターン２７１を介して接続点２７１１に接続される。他方は裏面パターン２８１と接続点２８１２で接続され配線パターン２８１を介して接続点２８１１に接続される。このとき半導体モジュール内部電流による磁界変化により、抵抗２６１とそのリード及び配線パターンで構成されるループを１ターンコイルとみなせて、図示したように端子２７１１がマイナス、端子２８１１がプラスとなる向きに誘起電圧が発生する。端子２７１１は、出力端子２２N1を介して負極側の半導体スイッチング素子のゲート端子１１ＧＮ１に接続され、端子２８１１は、出力端子２２N1を介して負極側スイッチング素子の制御用エミッタ端子１１ＧＮ２に接続される。このため、負極側の半導体スイッチング素子（図５の１１２）をオフさせる向き、すなわち誤動作を抑制する方向に作用する。図示していないが、もう一方の負極側の半導体スイッチング素子についても同様である。

また、正極側の半導体スイッチング素子がターンオフする時には、図１７の矢印で示す向きの磁界が減少することになり、図示した符号と逆の極性に誘起電圧が発生するが、正極側の半導体スイッチング素子のターンオフに影響を及ぼすわけではないので問題ない。

一方、負極側の半導体スイッチング素子が導通することにより半導体モジュール内部電流による磁界は図１０に示したような向きとなるため、図１８の矢印で示す向きの磁界が増大することになる。その磁界変化により、抵抗２６３とそのリード及び配線パターンで構成されるループを１ターンコイルとみなせて、図示したように端子２８２１がプラス、端子２７３１がマイナスとなる向きに誘起電圧が発生する。端子２７３１は出力端子２２Ｐ1を介して、正極側の半導体スイッチング素子のゲート端子１１ＧＰ１に接続され、端子２８２１は出力端子２２P1を介して、正極側の半導体スイッチング素子の制御用エミッタ端子１１ＧP２に接続されるため、正極側の半導体スイッチング素子（図５の１１１）をオフさせる向き、すなわち誤動作を抑制する方向に作用する。図示していないが、もう一方の正極側の半導体スイッチング素子についても同様である。

また、負極側の半導体スイッチング素子がターンオフする時には、図１８の矢印で示す向きの磁界が減少することになり、図示した符号と逆の極性に誘起電圧が発生するが、負極側スイッチング素子のターンオフに影響を及ぼすわけではないので問題ない。

以上説明したように、本実施例３によれば、ゲート抵抗回路基板２の抵抗とリード線と配線パターンからなるループ回路の延在方向を、半導体モジュール内部電流により生ずる磁界の向きに直交する方向に合わせているが、電磁誘導ノイズに係る磁束の変化により抵抗回路に誘起される電流の向きが、ゲート抵抗回路を誤動作させない向きになるから、ゲート抵抗回路基板２を半導体モジュールに接近して配置しても、内部電流による電磁誘導ノイズの影響を低減できる。

本発明の実施例４について、図１９〜図２４を用いて説明する。本実施例は、図１９に示すように、図４に示す三相インバータの各スイッチング素子部分を２並列接続構成とした場合の実装例を示している。

半導体モジュール１１Ｕ、１２Ｕが並列でＵ相、１１Ｖ、１２Ｖが並列でＶ相、１１Ｗ、１２Ｗが並列でＷ相を構成している。図において手前側の半導体モジュール１２Ｕ、１２Ｖ、１２Ｗの正極端子１２ＵＰ、１２ＶＰ、１２ＷＰを接続している正極導体、各半導体モジュール１１Ｕ〜１２Ｗの負極端子（図で見えているのは１２ＵＮ、１２ＶＮ、１２ＷＮ）を接続している負極導体、反対側の半導体モジュール１１Ｕ、１１Ｖ、１１Ｗの正極端子（図では隠れているため図示せず）を接続している奥側正極導体が横に長く跨っている。

このうちＶ相の部分を拡大して図２０に示す。図１の実施例１の実装とほぼ同じであるが、前述のように負極導体及び２つの正極導体が横に長く跨っているため、ゲート抵抗回路基板２から奥側の制御端子１１ＧＰＶ及び１１ＧＮＶへのゲート配線が手前側の半導体モジュール１２Ｖの正極端子１２ＰＶと負極端子１２ＮＶとにより形成される空間部を通している。ゲート配線をこの空間部を通した理由を図２１〜図２４で説明する。

まず、図２１は、２並列接続された１相分の動作電流を示している。始め上側スイッチング素子１１１及び１２１はオフした状態で、図中、二点鎖線で通流経路を示すように、下側１１２及び１２２の環流ダイオードに電流が流れた状態から、上側スイッチング素子１１１及び１２１がターンオンして図中の実線の通流経路に変わる状態について説明する。

始めは負極導体の端子４１１及び４１２から負極端子１１N及び１２Nに電流が流れ込んでおり、正極側の半導体スイッチング素子がターンオンすることにより、実線の経路、すなわち、片方の正極導体の接続端子４３から片方の正極端子１１Pに、もう一方の正極導体の端子４２から正極端子１２Pに電流が流れるように変化する。

この時の実装上の電流経路を図２２及び図２３に示す。図２３は積層された３導体を分解して図示したものである。両図において、（１）負側環流時は図２１における二点鎖線の経路であり、（２）正側導通時は図２１における実線の経路である。

図２４に、この時の電流による磁界の変化を示す。（１）負側環流時では負側導体の端子４１１及び４１２から図において下向きに電流が流れているため、図中の領域Ａ及び領域Ｃでは紙面の奥から手前に向かう磁界が支配的で、領域Ｂでは反対に紙面の手前から奥に向かう磁界が支配的である。また、奥側の半導体モジュール１１の負極端子１１Ｎへ点線で示した下向きの電流が流れ、手前側の半導体モジュール１２の負極端子１２Ｎへも下向きの電流が流れている。並列接続した両方の電流がほぼ均等とすると領域Ｄでは紙面に垂直な方向の磁界は概ねゼロである。

次に、（２）正側導通時は、正極導体の端子４２及び４３から電流が流れるため、領域Ａ及び領域Ｃでは紙面の手前から奥に向かう磁界が支配的で、領域Ｂでは紙面の奥から手前に向かう磁界が支配的である。そのため、領域Ａ、領域Ｂ、領域Ｃではスイッチング時には大きく磁界が変化する。もしこの部分にゲート配線が通ると磁界の影響を受ける可能性がある。ゲート配線はツイストするなど外部磁界変化の影響を受けにくくするのが一般的であるが、ツイストの粗さなどにより全く影響を受けないとは言い切れないこともあるため、このように磁界変化の大きい場所は配線経路としては避ける方が好ましい。

一方、領域Ｄに関しては、（２）正側導通時でもほとんど変化がないので、本実施例においては、この領域をゲート配線経路にした。なお、領域Ｄでなく、その両脇の領域Ｅ、領域Ｆでは磁界がゼロではないがスイッチングによって磁界の向きは大きく変わらないためこの部分をゲート配線経路としても良く、図７のゲート配線３２Ｐ１は領域Ｆを、ゲート配線３２Ｎ１は領域Ｅを通っていることになる。

すなわち、本実施例によれば、３相インバータ回路を１相あたり２並列の半導体モジュールにより構成する場合において、一方の半導体モジュール１２に重ねて配置されたゲート抵抗回路基板２から、他方の半導体モジュール１１の制御端子１１ＧＰ，１１ＧＮに接続するゲート配線を、２並列の半導体モジュール１１，１２の正極端子１１Ｐと１２Ｐ及び負極端子１１Ｎと１２Ｎにより形成される隙間（領域Ｄ）を通していることから、主回路に流れる電流による磁界の影響を受けることなく配線することができる。

すなわち、本実施例のように３相インバータを構成する場合、２並列接続した半導体モジュールを３つ又は２つ並べて電力変換装置を構成することになる。これらの場合、各半導体モジュールの正極端子と負極端子を共通に接続する板状の正極導体と負極導体が必要になる。この場合、図２３等に示すように、共通の負極導体を挟んで２枚の共通の正極導体を間隔をあけて配置し、それらの共通導体を並べた複数の半導体モジュールに跨って配設することになる。この場合、直流電源に接続される端子４２，４３，４１１，４１２は、重ねて配設された共通の正極導体及び負極導体から突出させて形成される。

したがって、正極導体及び負極導体は、半導体モジュール１１，１２の１１Ｐ、１２Ｐ、及び負極端子１１Ｎ、１２Ｎにそれぞれ接続された正極導体と負極導体とが近接対向して配設された第1の部分と、それらが近接対向して配設されていない第2の部分（領域Ａ，B，Cを画成する導体部分）とが形成される。この場合、第１の部分の近傍の領域Ｅ，Ｄ，Ｆに制御回路基板２から半導体モジュール１１の制御端子１１ＧＰ、１１ＧＮに至るゲート配線３２Ｐ１，３２Ｎ１を通すことが好ましい。これにより、主回路に流れる電流による磁界の影響を受けることなくゲート配線をすることができる。

本発明の実施例５について、図２５〜図２８を用いて説明する。

図２５は、ゲート抵抗回路の並列接続されたゲート端子相互間をゲート感度補正抵抗２４０Ｐ及び２４０Ｎで接続した例であり、この点は、特許文献７に記載されている通り公知である。ここで、ゲート感度補正抵抗は、半導体モジュールのゲート端子相互間を接続するのが好ましいが、抵抗を実装する場所の問題から本実施例ではゲート抵抗回路基板２に実装することにした。

この時のゲート抵抗回路基板２の実装を図２６に、回路の配線パターンを図２７に、図２６における側面を図２８に示す。全体実装としては図７に示したものと同じ場合を考える。

ゲート感度補正抵抗２４０Ｐ及び２４０Ｎは図２６、図２８において図中の縦方向に実装しており、つまり図１１の実施例２で説明したのと同様に抵抗のループ回路の向き（断面）を主回路電流による磁界の向きに平行に配置したことから、図２８に磁力線を示す磁界の影響を受けにくい。そのため、並列接続したゲート端子間に影響を及ぼすことがない。なお、図２６、図２７において、ゲート感度補正抵抗２４０Ｐはゲート抵抗２４４の脇に置いたが、ゲート抵抗２４３の脇に置いて、それに応じた配線パターンにしてもよく、同様にゲート感度補正抵抗２４０Ｎをゲート抵抗２４１の脇でなくゲート抵抗２４２の脇においてそれに応じた配線パターンにしても構わない。

本実施例によれば、ゲート感度補正抵抗２４０Ｐ，２４０Ｎをゲート抵抗回路基板２に実装することができ、かつ、それらの抵抗のループ回路の向きを主回路電流による磁界の向きに平行に配置したことから、主回路電流による電磁ノイズの影響を受けることがない実装構造を実現できる。

本発明の実施例６について、図２９〜図３１を用いて説明する。

図２９は、交流電源８からＰＷＭ整流回路を介して電力を供給している場合の回路構成であり、力率改善や電力回生する場合に一般的に用いられている。なお図２９では、交流電源８のみとしたが、電源の後段にフィルタあるいは昇圧リアクトルが接続される場合もある。ここでは、ＰＷＭ整流回路の各相は各々１つの半導体モジュール１Ｒ、１Ｓ、１Ｔで構成されており並列接続はしていない。負荷７に接続されるインバータに関しても同様に並列接続していなく３つの半導体モジュール１Ｕ、１Ｖ、１Ｗで構成されている。各々の半導体モジュールにはゲート抵抗回路基板２Ｒ、２Ｓ、２Ｔ、２Ｕ、２Ｖ及び２Ｗから制御端子に接続されている。

図３０に本実施例の実装例を示す。各半導体モジュール（例えば１Ｕ）に被さるように各ゲート抵抗回路基板（例えば２Ｕ）が実装されており、その出力端子（例えば２２ＰＵ）から制御端子（例えば１ＵＧＰ）にゲート配線を介して接続されている。この時の特徴としては図１では被さっている半導体モジュール１２ではない方の半導体モジュール１１の負側制御端子１１ＧＮに接続されていた出力端子２２Ｎ１を、図３０の場合には被さっている半導体モジュール１Ｕの正側制御端子１ＵＧＰに接続される出力端子２２ＰＵとして使うことでゲート配線長さを短くできることである。

同じ形状の半導体モジュールのためのゲート抵抗回路基板２を並列接続時と非並列とで２種類に分けて準備しておくのは保守管理の観点で言えば得策ではない。まして、並列接続が必要なものはかなりの大電力用であるため用途も限られてくる。そこで、１種類のゲート抵抗回路基板に統一することで保守管理部品の種類が少なくなり、故障時の対応が迅速になるためサービスの低下を最小限に抑制することが可能になると考えられる。

図１１及び図１２で示したゲート抵抗回路基板は、正側回路基板２００Ｐと負側回路基板２００Ｎとは同じ構造であるため、正負を逆に使用しても構わない。このように正側回路と負側回路とを同一構造にしておくことで図２９〜図３０のように並列接続しない場合にも流用することが可能であり、保守管理部品の種類低減が可能となる。

また、図３１は、図１１、図１２で示した同じ回路パターンに必要な部品のみを実装したものである。図１１、図１２では図の右側を正側回路基板２００Ｐ、左側を負側回路基板２００Ｎとすることでゲート配線長さの均等化を図れた。しかし、図３１では左側に正側回路を、右側に負側回路とすることで図３０に示すように半導体モジュールの制御端子との配線を短くすることが可能となっている。

また、図３１はゲート抵抗回路基板２Ｕとしては図１２と同じ配線パターンを用いて、必要な部分の部品のみを実装している。使用する対象が並列接続した場合に流用しないことが確実であれば、不要な部品は除去しておくことができる。

なお、図３１では抵抗２４１及び２６１は図において縦方向に実装されているため、半導体モジュール内部電流による磁界の変化の影響は受けにくく問題とはならない。

本発明の実施例７について、図３２〜図３３を用いて説明する。

図３２の本実施例は、実施例１、４の主回路の接続導体の構成が異なる。本実施例では、半導体モジュール１１と１２とを並列接続する主回路配線の導体が、半導体モジュール１１と１２の正極端子１１Ｐ，１２Ｐ及び負極端子１１Ｎ，１２Ｎの端子面と平行に設けている。そのため、２つの半導体モジュール１１，１２の間隔が広くなり、ゲート抵抗回路基板２の出力端子２２Ｐ１から制御端子１１GＰまでの距離、同様に出力端子２２Ｎ１から制御端子１１ＧＮまでの距離が一層遠くなっている。このような実装構造は、特許文献８に記載された構造と類似である。

図３３に、本実施例のゲート抵抗回路基板２の実装構造を示す。本実施例では、図１１に比べて負側入力端子２１Ｎが図の左側に寄っており、出力端子２２Ｎ１までの電流経路がもう一方の出力端子２２Ｎ２までの電流経路に比べて短くなっている。同様に、正側入力端子２１Ｐが図の右側に寄って、出力端子２２Ｐ１までの電流経路がもう一方の出力端子２２Ｐ２までの電流経路に比べて短くなっている。

すなわち、出力端子から制御端子までのゲート配線３２Ｐ１と３２Ｐ２とでは距離の差が大きいため、配線長さを揃えると近い側のゲート配線３２Ｐ２がかなり余ってしまう。この余りの部分に磁界が鎖交すると誤動作などの要因になる可能性があるため好ましくない。そこで、本実施例では、ゲート抵抗回路基板２の内部の配線経路に差をつけて、ゲート配線長さの差を緩和することで並列接続間の不均等を低減している。

本発明の実施例８を図３４〜図３５に示す。本実施例は、図１に示した２並列接続の構成をさらに横に２個並べて、全体で４並列接続の構成にした場合である。ゲート抵抗回路基板２Ａから半導体モジュール１１と１２にゲート配線が接続され、もう一方のゲート抵抗回路基板２Ｂから半導体モジュール１３と１４にゲート配線が接続されている。

４並列接続の半導体モジュール１１，１２，１３，１４に対して、共通のゲート駆動回路から配線３１Ｐから分岐点３１Ｐ０を介してゲート配線３１Ｐ１及び３１Ｐ２に分岐され、ゲート抵抗回路基板２Ａ及び２Ｂの正側入力端子２Ａ１Ｐ及び２Ｂ１Ｐに接続する。同様に配線３１Ｎから分岐点３１Ｎ０を介してゲート配線３１Ｎ１及び３１Ｎ２に分岐され、ゲート抵抗回路基板２Ａ及び２Ｂの負側入力端子２Ａ１Ｎ及び２Ｂ１Ｎに接続する。分岐点３１Ｐ０及び３１Ｎ０は３組の配線をカシメ接続やハンダ接続により接続する。

２つのゲート抵抗回路基板２Ａ及び２Ｂから各々２個の半導体モジュール１１、１２及び１３、１４へのゲート配線については図１の場合と同様なので説明は省略する。

このように２並列接続の構造を基本として複数組設けることで２、４、６並列と並列数を増加して変換器容量を増大することが可能である。並列数が増加した場合に、分岐点３１Ｐ０の分岐する配線数が増大するため、図示していないゲート駆動回路の出力端子から直接複数組の配線を接続したり、ゲート駆動回路の出力端子を複数組設けるなどもできる。

以上、本発明を実施例１〜８に基づいて説明したように、本発明によれば、電力変換装置の小型化を図りつつ、並列接続時の電流分担不均等を抑制することが可能となる。

なお、本発明はそれらの実施例に限定されるものではなく、例えば、半導体スイッチング素子として、ＩＧＢＴに限らず、他の周知のスイッチング素子にも適用できるのは言うまでもない。

本発明の電力変換装置の実施例１の構成を示す斜視図である。実施例１の上面図である。実施例１の側面図である。実施例１が適用される３相インバータの回路の構成図である。実施例１の主回路構成を示す図である。実施例１のゲート回路の詳細構成を示す図である。本発明の電力変換装置の実施例２の構成を示す斜視図である。実施例２の側面図である。実施例２の主回路電流による磁界を説明する模式図である。実施例２の主回路電流による磁界を説明する模式図である。実施例１又は２におけるゲート抵抗回路の実装構成を示す図である。実施例１又は２におけるゲート抵抗回路の配線パターンを示す図である。図１１の線Ａ−Ａ’から見たゲート抵抗回路基板の矢視図である。実施例３におけるゲート抵抗回路の構成を示す図である。実施例３におけるゲート抵抗回路の実装構成を示す図である。実施例３におけるゲート抵抗回路の配線パターンを示す図である。実施例３による電磁誘導ノイズ低減効果を説明する図である。実施例３による電磁誘導ノイズ低減効果を説明する図である。本発明の電力変換装置の実施例４の構成を示す斜視図である。実施例４における電磁誘導ノイズ低減効果を説明する図である。２個並列半導体モジュールのスイッチング時における電流の流れを説明する図である。実施例４におけるスイッチング時の電流経路の変化を説明する図である。実施例４におけるスイッチング時の接続導体の電流経路の変化を説明する図である。実施例４におけるスイッチング時の接続導体周りの電流による磁界の変化を説明する図である。本発明の実施例５におけるゲート回路の構成を示す図である。実施例５におけるゲート抵抗回路の実装構成を示す図である。実施例５におけるゲート抵抗回路の配線パターンを示す図である。実施例５の主回路電流による磁界を説明する模式図である。本発明の実施例６の電力変換装置の回路構成を示す図である。実施例６の構成を示す斜視図である。実施例６におけるゲート抵抗回路の実装構成を示す図である。本発明の実施例７の電力変換装置の構成を示す斜視図である。実施例７におけるゲート抵抗回路の実装構成を示す図である。本発明の実施例８の電力変換装置の構成を示す斜視図である。実施例８の上面図を示す図である。

符号の説明

２ゲート抵抗回路基板
６放熱器
７負荷
８電源
１１、１２半導体モジュール
３１Ｐ、３１Ｎ、３２Ｐ１、３２Ｐ２、３２Ｎ１、３２Ｎ２ゲート配線
４２、４３、４１１、４１２端子
５０平滑コンデンサ
５１、５２スナバ回路

Claims

同一構成の第１と第２の半導体モジュールを互いに並列接続してなり、前記半導体モジュールは、直列接続された正極側及び負極側の一対の半導体スイッチング素子と、前記各半導体モジュールの縁部に設けられ前記一対の半導体スイッチング素子に接続された正極端子及び負極端子と、該正極端子及び負極端子とは異なる対向する縁部に設けられ前記一対の半導体スイッチング素子をそれぞれ制御する正極制御端子及び負極制御端子とを有して構成された電力変換装置において、
前記第１と第２の半導体モジュールの各スイッチング素子をそれぞれ制御する制御回路が搭載された制御回路基板を、一方の半導体モジュールの投影領域内に配置したことを特徴とする電力変換装置。
請求項１に記載の電力変換装置において、
前記制御回路は、前記第１と第２の半導体モジュールの正極側のスイッチング素子を制御する正極制御回路と、前記第１と第２の半導体モジュールの負極側のスイッチング素子を制御する負極制御回路とに分けて前記制御回路基板に搭載され、
前記正極制御回路は、前記制御回路基板が配置された半導体モジュールの前記負極制御端子側に、前記負極制御回路は、前記制御回路基板が配置された半導体モジュールの正極制御端子側に配置されてなることを特徴とする電力変換装置。
直列接続された正極側及び負極側の一対の半導体スイッチング素子と、前記一対の半導体スイッチング素子に接続された正極端子及び負極端子と、該正極端子及び負極端子とは異なる対向する縁部に設けられ前記一対の半導体スイッチング素子をそれぞれ制御する正極制御端子及び負極制御端子とを有する半導体モジュールを備えてなる電力変換装置において、
前記半導体モジュールの各スイッチング素子をそれぞれ制御する制御回路が搭載された制御回路基板を、前記半導体モジュールの投影領域内に配置したことを特徴とする電力変換装置。
請求項１又は３に記載の電力変換装置において、
前記制御回路基板は、前記半導体モジュールの投影領域内に当該半導体モジュールの内部電流による電磁誘導ノイズの影響を受ける位置に配置され、
前記制御回路は、前記電磁誘導ノイズに係る磁束が鎖交するループ回路の面積を低減してなることを特徴とする電力変換装置。
請求項１又は３に記載の電力変換装置において、
前記制御回路基板は、前記半導体モジュールの投影領域内に当該半導体モジュールの内部電流による電磁誘導ノイズの影響を受ける位置に配置され、
前記制御回路は、前記電磁誘導ノイズに係る磁束が鎖交するループ回路の向きを、前記磁束の変化により当該制御回路が誤動作しない向きに配置されたことを特徴とする電力変換装置。
請求項４に記載の電力変換装置において、
前記制御回路は、前記電磁誘導ノイズに係る磁束が鎖交するループ回路の向きが、残存磁束の変化により当該制御回路が誤動作しない向きに配置されたことを特徴とする電力変換装置。
請求項１に記載の電力変換装置において、
前記第１と第２の半導体モジュールの正極端子と負極端子にそれぞれ接続された正極導体と負極導体とが近接対向して配設された第１の部分と、前記正極導体と前記負極導体が近接して配設されていない第２の部分とが形成され、前記第１の部分の近傍の領域に前記制御回路基板から前記他の半導体モジュールの制御端子に至る配線を通すことを特徴とした電力変換装置。
請求項１に記載の電力変換装置において、
前記制御回路は、前記第１と第２の半導体モジュールの正極側のスイッチング素子を制御する２つの正極制御回路と、前記第１と第２の半導体モジュールの負極側のスイッチング素子を制御する２つの負極制御回路とが前記制御回路基板に搭載されてなり、
前記２つの正極制御回路と前記２つの負極制御回路の配線パターンが同一であることを特徴とする電力変換装置。
請求項１に記載の電力変換装置において、
前記制御回路は、前記第１と第２の半導体モジュールの正極側のスイッチング素子を制御する２つの正極制御回路と、前記第１と第２の半導体モジュールの負極側のスイッチング素子を制御する２つの負極制御回路とが前記制御回路基板に搭載されてなり、
前記２つの正極制御回路と前記２つの負極制御回路は、それぞれ対応する半導体スイッチング素子の制御端子の相互間を接続するゲート感度補正抵抗を備え、該ゲート感度補正抵抗に係る回路は、前記半導体モジュール内部電流による電磁誘導ノイズに係る磁束が鎖交するループ回路の面積を低減してなることを特徴とする電力変換装置。