JPH0690265B2 - テスト回路 - Google Patents
テスト回路Info
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- JPH0690265B2 JPH0690265B2 JP61309809A JP30980986A JPH0690265B2 JP H0690265 B2 JPH0690265 B2 JP H0690265B2 JP 61309809 A JP61309809 A JP 61309809A JP 30980986 A JP30980986 A JP 30980986A JP H0690265 B2 JPH0690265 B2 JP H0690265B2
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- Japan
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- circuit
- input
- terminal
- scan latch
- test
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- Test And Diagnosis Of Digital Computers (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、LSI等の回路を構成する各回路部分のテス
トを行なうために回路中に組込まれたテスト回路に関す
るものである。
トを行なうために回路中に組込まれたテスト回路に関す
るものである。
［従来の技術］ LSI等の回路の設計が複雑になってくるにつれて、その
テストも複雑となってくる。このような場合、回路を構
成する各回路部分と回路部分との間にテスト回路を組込
んでおいて、各回路部分単位で適宜テストを行なうこと
ができるようにすることがある。
テストも複雑となってくる。このような場合、回路を構
成する各回路部分と回路部分との間にテスト回路を組込
んでおいて、各回路部分単位で適宜テストを行なうこと
ができるようにすることがある。
第２図は、各回路部分のテストを行なうために、各回路
部分と回路部分との間に組込まれたスキャンレジスタ方
式の従来のテスト回路である。
部分と回路部分との間に組込まれたスキャンレジスタ方
式の従来のテスト回路である。
このテスト回路は、回路のテストを行なうときには、所
望の回路部分にテストデータを入力し、その回路部分に
より処理されたデータを出力し、その出力データを検証
することができるようになされ、テストをしないときに
は、複数の回路部分からなる回路全体が通常の動作を行
なうことができるようになされている。
望の回路部分にテストデータを入力し、その回路部分に
より処理されたデータを出力し、その出力データを検証
することができるようになされ、テストをしないときに
は、複数の回路部分からなる回路全体が通常の動作を行
なうことができるようになされている。
第２図において、回路を構成する回路部分1a,2a,3aは、
たとえば組合わせ論理回路で構成されており、それぞれ
ｎ本の入力端子11,21,31とｎ本の出力端子12,22,32とを
有している。
たとえば組合わせ論理回路で構成されており、それぞれ
ｎ本の入力端子11,21,31とｎ本の出力端子12,22,32とを
有している。
テスト回路は、第１の回路部分1aと第２の回路部分2aと
の間に配置されたｎ個のスキャンラッチ回路91〜9nと、
第２の回路部分2aと第３の回路部分3aとの間に配置され
たｎ個のスキャンラッチ回路9n+1〜92nとから構成され
ている。
の間に配置されたｎ個のスキャンラッチ回路91〜9nと、
第２の回路部分2aと第３の回路部分3aとの間に配置され
たｎ個のスキャンラッチ回路9n+1〜92nとから構成され
ている。
このスキャンラッチ回路91〜92nは、第１の入力端子
ａ、第２の入力端子ｂ、制御端子ｃ、および出力端子ｄ
を有しており、制御端子ｃに入力されるコントロール信
号Ｃによって、第１の入力端子ａに入力されている信号
あるいは第２の入力端子ｂに入力されている信号が選択
的に出力端子ｄに出力されるようになっている。
ａ、第２の入力端子ｂ、制御端子ｃ、および出力端子ｄ
を有しており、制御端子ｃに入力されるコントロール信
号Ｃによって、第１の入力端子ａに入力されている信号
あるいは第２の入力端子ｂに入力されている信号が選択
的に出力端子ｄに出力されるようになっている。
このスキャンラッチ回路91〜92nの構成を第３図に示
す。
す。
このスキャンラッチ回路は、インバータ４および２つの
トランスミッションゲート5,6からなるマルチプレクサ
７と、ラッチ回路８とから構成されている。このマルチ
プレクサ７においては、制御端子ｃに入力されているコ
ントロール信号Ｃが「Ｌ」レベルのときトランスミッシ
ョンゲート５がオン状態、トランスミッションゲート６
がオフ状態となるので、第１の入力端子ａに入力されて
いる信号DI1がラッチ回路８に転送される。一方、コン
トロール信号Ｃが「Ｈ」レベルのときトランスミッショ
ンゲート５がオフ状態、トランスミッションゲート６が
オン状態となるので、第２の入力端子ｂに入力されてい
る信号DI2がラッチ回路８に転送される。
トランスミッションゲート5,6からなるマルチプレクサ
７と、ラッチ回路８とから構成されている。このマルチ
プレクサ７においては、制御端子ｃに入力されているコ
ントロール信号Ｃが「Ｌ」レベルのときトランスミッシ
ョンゲート５がオン状態、トランスミッションゲート６
がオフ状態となるので、第１の入力端子ａに入力されて
いる信号DI1がラッチ回路８に転送される。一方、コン
トロール信号Ｃが「Ｈ」レベルのときトランスミッショ
ンゲート５がオフ状態、トランスミッションゲート６が
オン状態となるので、第２の入力端子ｂに入力されてい
る信号DI2がラッチ回路８に転送される。
ラッチ回路は、クロック信号φに同期したマスタースレ
ーブ式のラッチ回路であり、クロック信号φが「Ｈ」レ
ベルのとき、マルチプレクサ７からのデータDIを取込
み、クロック信号φが「Ｌ」レベルのとき、取込んだデ
ータDIを出力して保持する。すなわち、このスキャンラ
ッチ回路は、コントロール信号Ｃが「Ｌ」レベルのとき
第１の入力端子ａに入力されている信号DI1を取込み、
コントロール信号Ｃが「Ｈ」レベルのとき第２の入力端
子ｂに入力されている信号DI2を取込むものである。
ーブ式のラッチ回路であり、クロック信号φが「Ｈ」レ
ベルのとき、マルチプレクサ７からのデータDIを取込
み、クロック信号φが「Ｌ」レベルのとき、取込んだデ
ータDIを出力して保持する。すなわち、このスキャンラ
ッチ回路は、コントロール信号Ｃが「Ｌ」レベルのとき
第１の入力端子ａに入力されている信号DI1を取込み、
コントロール信号Ｃが「Ｈ」レベルのとき第２の入力端
子ｂに入力されている信号DI2を取込むものである。
第２図において、１段目〜ｎ段目のスキャンラッチ回路
91〜9nの第１の入力端子ａは第１の回路部分1aの出力端
子12にそれぞれ接続され、出力端子ｄは第２の回路部分
2aの入力端子21にそれぞれ接続されかつそれぞれ次段の
スキャンラッチ回路92〜9n+1の第２の入力端子ｂに接続
されている。
91〜9nの第１の入力端子ａは第１の回路部分1aの出力端
子12にそれぞれ接続され、出力端子ｄは第２の回路部分
2aの入力端子21にそれぞれ接続されかつそれぞれ次段の
スキャンラッチ回路92〜9n+1の第２の入力端子ｂに接続
されている。
（ｎ＋１）段目〜2n段目のスキャンラッチ回路9n+1〜9
2nの第１の入力端子ａは第２の回路部分2aの出力端子22
にそれぞれ接続され、出力端子ｄは第３の回路部分3aの
入力端子31にそれぞれ接続されている。また、（ｎ＋
１）段目〜（2n−１）段目のスキャンラッチ回路9n+1〜
92n-1の出力端子ｄはそれぞれ次段のスキャンラッチ回
路9n+2〜92nの第２の入力端子ｂに接続されている。
2nの第１の入力端子ａは第２の回路部分2aの出力端子22
にそれぞれ接続され、出力端子ｄは第３の回路部分3aの
入力端子31にそれぞれ接続されている。また、（ｎ＋
１）段目〜（2n−１）段目のスキャンラッチ回路9n+1〜
92n-1の出力端子ｄはそれぞれ次段のスキャンラッチ回
路9n+2〜92nの第２の入力端子ｂに接続されている。
また、すべてのスキャンラッチ回路91〜92nの制御端子
ｃは共通接続され、この制御端子ｃにはコントロール信
号Ｃが入力される。第１の回路部分1aの入力端子11はそ
れぞれデータ入力端子I1〜Inに接続されている。そし
て、回路部分3aの出力端子32はそれぞれデータ出力端子
O1〜Onに接続されている。
ｃは共通接続され、この制御端子ｃにはコントロール信
号Ｃが入力される。第１の回路部分1aの入力端子11はそ
れぞれデータ入力端子I1〜Inに接続されている。そし
て、回路部分3aの出力端子32はそれぞれデータ出力端子
O1〜Onに接続されている。
次に、このテスト回路の動作について説明する。
このテスト回路の動作は、コントロール信号Ｃが「Ｌ」
レベルのときの動作モードと、コントロール信号Ｃが
「Ｈ」レベルのときのシフトモードとに分けられる。
レベルのときの動作モードと、コントロール信号Ｃが
「Ｈ」レベルのときのシフトモードとに分けられる。
動作モードでは、すべてのスキャンラッチ回路91〜92n
が第１の入力端子ａに入力されている信号を取込む状態
となっているので、データ入力端子I1〜Inからパラレル
に入力されたデータは第１の回路部分1aに入力され、こ
の第１の回路部分1aで処理されたデータはスキャンラッ
チ回路91〜9nを経由して第２の回路部分2aに転送され
る。この第２の回路部分2aで処理されたデータはスキャ
ンラッチ回路92n〜9n+1を経由して第３の回路部分3aに
転送され、この回路部分3aで処理されたデータはデータ
出力端子O1〜Onからパラレルに出力される。すなわち、
動作モードにおいては、回路部分1a,2a,3aから構成され
る全体の回路がクロック信号φに同期して順次通常のデ
ータ処理を行なう。シフトモードでは、すべてのスキャ
ンラッチ回路91〜92nが第２の入力端子ｂに入力されて
いる信号を取込む状態となっているので、スキャンラッ
チ回路91〜92nが１つのシフトレジスタを構成する。し
たがって、１段目のスキャンラッチ回路91の第２の入力
端子ｂに入力されるシリアルデータSIはクロック信号φ
に同期して次段のスキャンラッチ回路92〜92nに順次シ
フトされ、最終段のスキャンラッチ回路92nの出力端子
ｄから出力データSOとして出力される。この２つの動作
を組合わせて、回路部分単位でのテストを行なうことが
可能となる。
が第１の入力端子ａに入力されている信号を取込む状態
となっているので、データ入力端子I1〜Inからパラレル
に入力されたデータは第１の回路部分1aに入力され、こ
の第１の回路部分1aで処理されたデータはスキャンラッ
チ回路91〜9nを経由して第２の回路部分2aに転送され
る。この第２の回路部分2aで処理されたデータはスキャ
ンラッチ回路92n〜9n+1を経由して第３の回路部分3aに
転送され、この回路部分3aで処理されたデータはデータ
出力端子O1〜Onからパラレルに出力される。すなわち、
動作モードにおいては、回路部分1a,2a,3aから構成され
る全体の回路がクロック信号φに同期して順次通常のデ
ータ処理を行なう。シフトモードでは、すべてのスキャ
ンラッチ回路91〜92nが第２の入力端子ｂに入力されて
いる信号を取込む状態となっているので、スキャンラッ
チ回路91〜92nが１つのシフトレジスタを構成する。し
たがって、１段目のスキャンラッチ回路91の第２の入力
端子ｂに入力されるシリアルデータSIはクロック信号φ
に同期して次段のスキャンラッチ回路92〜92nに順次シ
フトされ、最終段のスキャンラッチ回路92nの出力端子
ｄから出力データSOとして出力される。この２つの動作
を組合わせて、回路部分単位でのテストを行なうことが
可能となる。
たとえば、第２の回路部分2aのテストを行なう場合につ
いて説明する。
いて説明する。
まず、コントロール信号Ｃを「Ｈ」レベルにすることに
よりこのテスト回路をシフトモードにして、第２の回路
部分2aをテストするためのテストデータを１段目のスキ
ャンラッチ回路91の第２の入力端子ｂからシリアルに入
力し、１段目〜ｎ段目のスキャンラッチ回路91〜9nに納
める。次に、コントロール信号Ｃを「Ｌ」レベルにする
ことによりこのテスト回路を動作モードにして、第２の
回路部分2aの出力データを（ｎ＋１）段目〜2n段目のス
キャンラッチ回路9n+1〜92nに取込む。そして、再びシ
フトモードに切換え、スキャンラッチ回路9n+1〜92nに
取込まれたデータをシフト動作により最終段のスキャン
ラッチ回路92nの出力端子ｄから外部に出力し、このデ
ータを検証する。
よりこのテスト回路をシフトモードにして、第２の回路
部分2aをテストするためのテストデータを１段目のスキ
ャンラッチ回路91の第２の入力端子ｂからシリアルに入
力し、１段目〜ｎ段目のスキャンラッチ回路91〜9nに納
める。次に、コントロール信号Ｃを「Ｌ」レベルにする
ことによりこのテスト回路を動作モードにして、第２の
回路部分2aの出力データを（ｎ＋１）段目〜2n段目のス
キャンラッチ回路9n+1〜92nに取込む。そして、再びシ
フトモードに切換え、スキャンラッチ回路9n+1〜92nに
取込まれたデータをシフト動作により最終段のスキャン
ラッチ回路92nの出力端子ｄから外部に出力し、このデ
ータを検証する。
［発明が解決しようとする問題点］ 上記の従来のテスト回路においては、各回路部分をテス
トするためのテストデータをシリアルに入力し各回路部
分で処理されたデータをシリアルに取出さなければなら
ないので、テスト時間が長くなり、また、テストデータ
の作成が複雑となる等の問題点があった。
トするためのテストデータをシリアルに入力し各回路部
分で処理されたデータをシリアルに取出さなければなら
ないので、テスト時間が長くなり、また、テストデータ
の作成が複雑となる等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、テスト時間を短縮でき、また、テストを容易
に行なうことができるテスト回路を得ることを目的とす
る。
たもので、テスト時間を短縮でき、また、テストを容易
に行なうことができるテスト回路を得ることを目的とす
る。
［問題点を解決するための手段］ この発明に係るテスト回路は、複数の並列レジスタから
構成されている。前記各並列レジスタは複数のスキャン
ラッチ回路から構成されている。そして前記各スキャン
ラッチ回路は、第１の入力端子と、第２の入力端子と、
第１の制御端子と、第２の制御端子と、出力端子と、選
択手段と、ラッチ手段とを備えている。ここで、選択手
段は、前記第１の制御端子に入力されている信号に応答
して前記第１の入力端子または前記第２の入力端子に入
力されている信号を選択する。ラッチ手段は、前記第２
の制御端子に入力されている信号に応答して前記選択手
段によって選択された信号をラッチして前記出力端子に
出力する。前記各並列レジスタにおける各スキャンラッ
チ回路の前記第１の入力端子は回路部分の出力端子に接
続されているとともに、前記第２の入力端子は前記回路
部分の入力端子に接続されており、かつ各スキャンラッ
チ回路の前記出力端子は他の回路部分の入力端子に接続
されている。さらに、各スキャンラッチ回路の前記第１
の制御端子は各並列レジスタごとに共通接続され、各ス
キャンラッチ回路の前記第２の制御端子はすべて共通接
続されている。
構成されている。前記各並列レジスタは複数のスキャン
ラッチ回路から構成されている。そして前記各スキャン
ラッチ回路は、第１の入力端子と、第２の入力端子と、
第１の制御端子と、第２の制御端子と、出力端子と、選
択手段と、ラッチ手段とを備えている。ここで、選択手
段は、前記第１の制御端子に入力されている信号に応答
して前記第１の入力端子または前記第２の入力端子に入
力されている信号を選択する。ラッチ手段は、前記第２
の制御端子に入力されている信号に応答して前記選択手
段によって選択された信号をラッチして前記出力端子に
出力する。前記各並列レジスタにおける各スキャンラッ
チ回路の前記第１の入力端子は回路部分の出力端子に接
続されているとともに、前記第２の入力端子は前記回路
部分の入力端子に接続されており、かつ各スキャンラッ
チ回路の前記出力端子は他の回路部分の入力端子に接続
されている。さらに、各スキャンラッチ回路の前記第１
の制御端子は各並列レジスタごとに共通接続され、各ス
キャンラッチ回路の前記第２の制御端子はすべて共通接
続されている。
［作用］ この発明に係るテスト回路においては、各並列レジスタ
を構成するスキャンラッチ回路の制御端子に入力する信
号によって、スキャンラッチ回路の第１の入力端子に入
力される信号を取込んで出力するか、あるいは、第２の
入力端子に入力される信号を取込んで出力するかを並列
レジスタごとに選択することができる。
を構成するスキャンラッチ回路の制御端子に入力する信
号によって、スキャンラッチ回路の第１の入力端子に入
力される信号を取込んで出力するか、あるいは、第２の
入力端子に入力される信号を取込んで出力するかを並列
レジスタごとに選択することができる。
第１の入力端子を選択した並列レジスタにおいては、各
スキャンラッチ回路は、その並列レジスタの入力側に接
続されている回路部分で処理されたデータを取込んで出
力する。
スキャンラッチ回路は、その並列レジスタの入力側に接
続されている回路部分で処理されたデータを取込んで出
力する。
第２の入力端子を選択した並列レジスタにおいては、各
スキャンラッチ回路は、その並列レジスタの入力側に接
続されている他の並列レジスタの各スキャンラッチ回路
の出力を取込んで出力する。すなわち、第２の入力端子
を選択した場合には、その並列レジスタに入力されるデ
ータは、その並列レジスタの入力側に接続されている回
路部分を経由しないことになる。
スキャンラッチ回路は、その並列レジスタの入力側に接
続されている他の並列レジスタの各スキャンラッチ回路
の出力を取込んで出力する。すなわち、第２の入力端子
を選択した場合には、その並列レジスタに入力されるデ
ータは、その並列レジスタの入力側に接続されている回
路部分を経由しないことになる。
さらに、スキャンラッチ回路におけるラッチ手段が、選
択された信号をラッチして出力端子に出力するため、テ
ストしようとする回路部分に通常の動作モードと同一の
タイミングでテストデータが入力され、また、その回路
部分において処理されたデータが通常の動作モードと同
一のタイミングで出力される。
択された信号をラッチして出力端子に出力するため、テ
ストしようとする回路部分に通常の動作モードと同一の
タイミングでテストデータが入力され、また、その回路
部分において処理されたデータが通常の動作モードと同
一のタイミングで出力される。
［実施例］ 以下、この発明の一実施例を図面の用いて説明する。
第１図は、回路を構成する３つの回路部分1a,2a,3aのテ
ストを行なうために、これらの回路部分と回路部分との
間に組込まれたこの発明によるテスト回路である。
ストを行なうために、これらの回路部分と回路部分との
間に組込まれたこの発明によるテスト回路である。
各回路部分1a,2a,3aは、たとえば組合わせ論理回路で構
成されており、それぞれｎ本の入力端子11,21,31とｎ本
の出力端子12,22,32とを有している。
成されており、それぞれｎ本の入力端子11,21,31とｎ本
の出力端子12,22,32とを有している。
テスト回路は、それぞれｎ個のスキャンラッチ回路11〜
1n，21〜2n，31〜3nからなる３つの並列レジスタ10,20,
30により構成されている。各スキャンラッチ回路11〜
1n，21〜2n，31〜3nは、第１の入力端子ａ、第２の入力
端子ｂ、制御端子ｃ、および出力端子ｄを有しており、
制御端子ｃに入力されるコントロール信号Ｃによって、
第１の入力端子ａまたは第２の入力端子ｂに入力される
信号が選択的に出力端子ｄに出力されるようになってい
る。
1n，21〜2n，31〜3nからなる３つの並列レジスタ10,20,
30により構成されている。各スキャンラッチ回路11〜
1n，21〜2n，31〜3nは、第１の入力端子ａ、第２の入力
端子ｂ、制御端子ｃ、および出力端子ｄを有しており、
制御端子ｃに入力されるコントロール信号Ｃによって、
第１の入力端子ａまたは第２の入力端子ｂに入力される
信号が選択的に出力端子ｄに出力されるようになってい
る。
このスキャンラッチ回路11〜1n，21〜2n，31〜3nの構成
は、第３図に示したものと全く同様であり、コントロー
ル信号Ｃが「Ｌ」レベルのときは、クロック信号φに同
期して、第１の入力端子ａに入力されている信号が取込
まれて出力され、コントロール信号Ｃが「Ｈ」レベルの
ときは、クロック信号φに同期して、第２の入力端子ａ
に入力されている信号が取込まれて出力される。
は、第３図に示したものと全く同様であり、コントロー
ル信号Ｃが「Ｌ」レベルのときは、クロック信号φに同
期して、第１の入力端子ａに入力されている信号が取込
まれて出力され、コントロール信号Ｃが「Ｈ」レベルの
ときは、クロック信号φに同期して、第２の入力端子ａ
に入力されている信号が取込まれて出力される。
第１の並列レジスタ10は第１の回路部分1aおよび第２の
回路部分2aの間に配置され、第２の並列レジスタ20は第
２の回路部分2aおよび第３の回路部分3aの間に配置さ
れ、第３の並列レジスタ30は第３の回路部分3aの出力側
に配置されている。
回路部分2aの間に配置され、第２の並列レジスタ20は第
２の回路部分2aおよび第３の回路部分3aの間に配置さ
れ、第３の並列レジスタ30は第３の回路部分3aの出力側
に配置されている。
第１の回路部分1aの各入力端子11はデータ入力端子I1〜
Inに接続されている。第１の並列レジスタ10を構成する
各スキャンラッチ回路11〜1nの第１の入力端子ａは、第
１の回路部分1aの各出力端子12にそれぞれ接続されてお
り、第２の入力端子ｂは、前記データ入力端子I1〜Inに
それぞれ接続されている。そして、各スキャンラッチ回
路11〜1nの出力端子ｄは、第２の回路部分2aの各入力端
子21にそれぞれ接続されている。
Inに接続されている。第１の並列レジスタ10を構成する
各スキャンラッチ回路11〜1nの第１の入力端子ａは、第
１の回路部分1aの各出力端子12にそれぞれ接続されてお
り、第２の入力端子ｂは、前記データ入力端子I1〜Inに
それぞれ接続されている。そして、各スキャンラッチ回
路11〜1nの出力端子ｄは、第２の回路部分2aの各入力端
子21にそれぞれ接続されている。
また、第２の並列レジスタ20を構成する各スキャンラッ
チ回路21〜2nの第１の入力端子ａは、第２の回路部分2a
の各出力端子22にそれぞれ接続されており、第２の入力
端子ｂは、第１の並列レジスタ10を構成する各スキャン
ラッチ回路11〜1nの出力端子ｄにそれぞれ接続されてい
る。そして各スキャンラッチ回路21〜2nの出力端子ｄ
は、第３の回路部分3aの各入力端子31にそれぞれ接続さ
れている。
チ回路21〜2nの第１の入力端子ａは、第２の回路部分2a
の各出力端子22にそれぞれ接続されており、第２の入力
端子ｂは、第１の並列レジスタ10を構成する各スキャン
ラッチ回路11〜1nの出力端子ｄにそれぞれ接続されてい
る。そして各スキャンラッチ回路21〜2nの出力端子ｄ
は、第３の回路部分3aの各入力端子31にそれぞれ接続さ
れている。
さらに、第３の並列レジスタ30を構成する各スキャンラ
ッチ回路31〜3nの第１の入力端子ａは、第３の回路部分
3aの各出力端子32にそれぞれ接続されており、第２の入
力端子ｂは、第２の並列レジスタ20を構成する各スキャ
ンラッチ回路21〜2nの出力端子ｄにそれぞれ接続されて
いる。そして各スキャンラッチ回路31〜3nの出力端子ｄ
はデータ出力端子O1〜Onにそれぞれ接続されている。
ッチ回路31〜3nの第１の入力端子ａは、第３の回路部分
3aの各出力端子32にそれぞれ接続されており、第２の入
力端子ｂは、第２の並列レジスタ20を構成する各スキャ
ンラッチ回路21〜2nの出力端子ｄにそれぞれ接続されて
いる。そして各スキャンラッチ回路31〜3nの出力端子ｄ
はデータ出力端子O1〜Onにそれぞれ接続されている。
各スキャンラッチ回路11〜1n，21〜2n，31〜3nの制御端
子ｃは、各並列レジスタ10,20,30ごとに共通接続されて
おり、それぞれ独立にコントロール信号C1,C2,C3が与え
られる。
子ｃは、各並列レジスタ10,20,30ごとに共通接続されて
おり、それぞれ独立にコントロール信号C1,C2,C3が与え
られる。
次に、第１図に示したテスト回路の動作について説明す
る。
る。
このテスト回路の動作は、動作モードとテストモードに
分けられる。
分けられる。
動作モードは、コントロール信号C1,C2,C3がすべて
「Ｌ」レベルに固定された状態である。このとき、各ス
キャンラッチ回路11〜1n，21〜2n，31〜3nは、第１の入
力端子ａに入力されているデータを取込んで出力端子ｄ
に出力するので、データ入力端子I1〜Inに入力されるデ
ータは順次回路部分1a,2a,3aにより処理された後、デー
タ出力端子O1〜Onから出力される。すなわち、回路部分
1a,2a,3aから構成される全体の回路がクロック信号φに
同期して順次データ処理を行なう。
「Ｌ」レベルに固定された状態である。このとき、各ス
キャンラッチ回路11〜1n，21〜2n，31〜3nは、第１の入
力端子ａに入力されているデータを取込んで出力端子ｄ
に出力するので、データ入力端子I1〜Inに入力されるデ
ータは順次回路部分1a,2a,3aにより処理された後、デー
タ出力端子O1〜Onから出力される。すなわち、回路部分
1a,2a,3aから構成される全体の回路がクロック信号φに
同期して順次データ処理を行なう。
テストモードは、コントロール信号C1,C2,C3のいずれか
が「Ｌ」レベルに固定された状態である。
が「Ｌ」レベルに固定された状態である。
たとえば、第２の回路部分2aをテストする場合には、コ
ントロール信号C1,C3を「Ｈ」レベルに設定し、コント
ロール信号C2を「Ｌ」レベルに設定する。このとき、ス
キャンラッチ回路11〜1nは、第２の入力端子ｂに入力さ
れているデータを取込んで出力端子ｄに出力するので、
データ入力端子I1〜Inに入力されるテストデータが第２
の回路部分2aに入力される。また、スキャンラッチ回路
21〜2nは、第１の入力端子ａに入力されているデータを
取込んで出力端子ｄに出力するので、第２の回路部分2a
によって処理されたデータがスキャンラッチ回路21〜2n
に取込まれて出力端子ｄに出力される。さらに、スキャ
ンラッチ回路31〜3nは、第２の入力端子ｂに入力されて
いるデータを取込んで出力端子ｄに出力するので、スキ
ャンラッチ回路21〜2nの出力端子ｄに出力されているデ
ータがデータ出力端子O1〜Onから出力される。
ントロール信号C1,C3を「Ｈ」レベルに設定し、コント
ロール信号C2を「Ｌ」レベルに設定する。このとき、ス
キャンラッチ回路11〜1nは、第２の入力端子ｂに入力さ
れているデータを取込んで出力端子ｄに出力するので、
データ入力端子I1〜Inに入力されるテストデータが第２
の回路部分2aに入力される。また、スキャンラッチ回路
21〜2nは、第１の入力端子ａに入力されているデータを
取込んで出力端子ｄに出力するので、第２の回路部分2a
によって処理されたデータがスキャンラッチ回路21〜2n
に取込まれて出力端子ｄに出力される。さらに、スキャ
ンラッチ回路31〜3nは、第２の入力端子ｂに入力されて
いるデータを取込んで出力端子ｄに出力するので、スキ
ャンラッチ回路21〜2nの出力端子ｄに出力されているデ
ータがデータ出力端子O1〜Onから出力される。
このようにして、データ入力端子I1〜Inに入力されたテ
ストデータは、第１の並列レジスタ10を経由して第２の
回路部分2aに取込まれ、この第２の回路部分2aにより処
理された後、第２の並列レジスタ20および第３の並列レ
ジスタ30を経由してデータ出力端子O1〜Onに出力され
る。したがって、このテストモードにおいては、等価的
に、第２の回路部分2aの前段に並列レジスタを１段、後
段に並列レジスタを２段設置した構成となっている。
ストデータは、第１の並列レジスタ10を経由して第２の
回路部分2aに取込まれ、この第２の回路部分2aにより処
理された後、第２の並列レジスタ20および第３の並列レ
ジスタ30を経由してデータ出力端子O1〜Onに出力され
る。したがって、このテストモードにおいては、等価的
に、第２の回路部分2aの前段に並列レジスタを１段、後
段に並列レジスタを２段設置した構成となっている。
以上のように、このテスト回路によれば、所望の回路部
分にテストデータをパラレルに入力し、その回路部分で
処理されたデータをパラレルに出力することができるの
で、各回路部分のテストが容易にでき、また、テスト時
間を短縮することができる。
分にテストデータをパラレルに入力し、その回路部分で
処理されたデータをパラレルに出力することができるの
で、各回路部分のテストが容易にでき、また、テスト時
間を短縮することができる。
なお、各回路部分1a,2a,3aは組合わせ論理回路に限られ
ず、クロック信号に同期して動作するパイプライン構成
の回路であってもよい。
ず、クロック信号に同期して動作するパイプライン構成
の回路であってもよい。
また、前記スキャンラッチ回路は、第３図に示した回路
に限られず、コントロール信号によって入力信号を選択
することができる機能を持つ回路ならばどのような構成
の回路でもよい。
に限られず、コントロール信号によって入力信号を選択
することができる機能を持つ回路ならばどのような構成
の回路でもよい。
［発明の効果］ 以上のようにこの発明によれば、入力を選択することが
できるスキャンラッチ回路を複数個用いて並列レジスタ
を構成し、この並列レジスタを複数個用いてテスト回路
を構成することにより、所望の回路部分にテストデータ
をパラレルに入力し、その回路部分で処理されたデータ
をパラレルに出力することができるので、テストデータ
の作成も単純となり、各回路部分のテストが容易にで
き、また、テスト時間を短縮することができる。
できるスキャンラッチ回路を複数個用いて並列レジスタ
を構成し、この並列レジスタを複数個用いてテスト回路
を構成することにより、所望の回路部分にテストデータ
をパラレルに入力し、その回路部分で処理されたデータ
をパラレルに出力することができるので、テストデータ
の作成も単純となり、各回路部分のテストが容易にで
き、また、テスト時間を短縮することができる。
しかも、テストしようとする回路部分に通常の動作モー
ドと同一のタイミングでテストデータを入力することが
でき、また、その回路部分で処理されたデータを通常の
動作モードと同一のタイミングで出力することができる
ので、その回路部分の動作タイミングをも含めた正確な
テストを行なうことができる。
ドと同一のタイミングでテストデータを入力することが
でき、また、その回路部分で処理されたデータを通常の
動作モードと同一のタイミングで出力することができる
ので、その回路部分の動作タイミングをも含めた正確な
テストを行なうことができる。
第１図はこの発明に係るテスト回路の一実施例を示す回
路図、第２図は従来のスキャンレジスタ方式のテスト回
路の回路図、第３図はスキャンラッチ回路の構成を示す
回路図である。 図において、1a,2a,3aは回路部分、11,21,31は入力端
子、12,22,32は出力端子、11〜1n，21〜2n，31〜3nはス
キャンラッチ回路、ａは第１の入力端子、ｂは第２の入
力端子、ｃは制御端子、ｄは出力端子、10,20,30は並列
レジスタである。 なお、各図中同一符号は同一または相当部分を示す。
路図、第２図は従来のスキャンレジスタ方式のテスト回
路の回路図、第３図はスキャンラッチ回路の構成を示す
回路図である。 図において、1a,2a,3aは回路部分、11,21,31は入力端
子、12,22,32は出力端子、11〜1n，21〜2n，31〜3nはス
キャンラッチ回路、ａは第１の入力端子、ｂは第２の入
力端子、ｃは制御端子、ｄは出力端子、10,20,30は並列
レジスタである。 なお、各図中同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】回路を構成する複数の回路部分の間に組込
まれ、前記各回路部分のテストを行なことができるテス
ト回路であって、 前記テスト回路は複数の並列レジスタから構成され、 前記各並列レジスタは複数のスキャンラッチ回路から構
成され、 前記各スキャンラッチ回路は、第１の入力端子と、第２
入力端子と、第１の制御端子と、第２の制御端子と、出
力端子と、前記第１の制御端子に入力されている信号に
応答して前記第１の入力端子または前記第２の入力端子
に入力されている信号を選択する選択手段と、前記第２
の制御端子に入力されている信号に応答して前記選択手
段によって選択された信号をラッチして前記出力端子に
出力するラッチ手段とを備え、 前記各並列レジスタにおける各スキャンラッチ回路の前
記第１の入力端子は回路部分の出力端子に接続されてい
るとともに、前記第２の入力端子は前記回路部分の入力
端子に接続されており、かつ各スキャンラッチ回路の前
記出力端子は他の回路部分の入力端子に接続されてお
り、 各スキャンラッチ回路の前記第１の制御端子は各並列レ
ジスタごとに共通接続されており、 さらに各スキャンラッチ回路の前記第２の制御端子はす
べて共通接続されてなるテスト回路。 - 【請求項２】前記各回路部分は、組合わせ論理回路によ
り構成されていることを特徴とする特許請求の範囲第１
項記載のテスト回路。 - 【請求項３】前記各回路部分は、クロック信号に同期し
て動作する回路であることを特徴とする特許請求の範囲
第１項記載のテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309809A JPH0690265B2 (ja) | 1986-12-24 | 1986-12-24 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61309809A JPH0690265B2 (ja) | 1986-12-24 | 1986-12-24 | テスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63218878A JPS63218878A (ja) | 1988-09-12 |
| JPH0690265B2 true JPH0690265B2 (ja) | 1994-11-14 |
Family
ID=17997507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61309809A Expired - Lifetime JPH0690265B2 (ja) | 1986-12-24 | 1986-12-24 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690265B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4992791B2 (ja) * | 2008-03-28 | 2012-08-08 | 富士通株式会社 | スキャン制御方法及び装置 |
| JP5729612B2 (ja) * | 2012-07-03 | 2015-06-03 | Ｎｌｔテクノロジー株式会社 | 検査システム及びそれを用いた半導体装置並びに検査方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013266A (ja) * | 1983-07-04 | 1985-01-23 | Hitachi Ltd | 診断容易化回路 |
| JPS60147659A (ja) * | 1984-01-13 | 1985-08-03 | Hitachi Ltd | 論理構造 |
| JPS61262856A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 試験回路 |
-
1986
- 1986-12-24 JP JP61309809A patent/JPH0690265B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6013266A (ja) * | 1983-07-04 | 1985-01-23 | Hitachi Ltd | 診断容易化回路 |
| JPS60147659A (ja) * | 1984-01-13 | 1985-08-03 | Hitachi Ltd | 論理構造 |
| JPS61262856A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 試験回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63218878A (ja) | 1988-09-12 |
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