JPH07152349A - 液晶駆動用階調電圧発生装置 - Google Patents
液晶駆動用階調電圧発生装置Info
- Publication number
- JPH07152349A JPH07152349A JP30053693A JP30053693A JPH07152349A JP H07152349 A JPH07152349 A JP H07152349A JP 30053693 A JP30053693 A JP 30053693A JP 30053693 A JP30053693 A JP 30053693A JP H07152349 A JPH07152349 A JP H07152349A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- reference power
- switch
- switch group
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Abstract
(57)【要約】
【目的】 基準電源端子および基準電源ラインの必要数
を抑えて、集積回路のチップ面積の増大を抑制する。 【構成】 16階調表示時、2つの基準電源電圧の和が
階調数の全ての値になるように、0:1:2:3:4:
8:12に設定して各基準電源電圧の値に比率を持た
せ、複数の基準電源電圧V10〜V16がそれぞれ入力され
る複数のアナログスイッチASW10〜ASW17を2つのスイ
ッチ群に分け、これら各スイッチ群の間に抵抗R1,R
2を介装し、これら抵抗R1,R2における抵抗値の中
間点の抵抗分割部を出力部として、第1のスイッチ群の
アナログスイッチがスイッチングした基準電源電圧と第
2のスイッチ群のアナログスイッチがスイッチングした
基準電源電圧との和の1/2の階調電圧を各基準電源電
圧の組合せに応じて出力するので、基準電源端子などは
液晶表示に必要な階調数分も必要でなくなる。
を抑えて、集積回路のチップ面積の増大を抑制する。 【構成】 16階調表示時、2つの基準電源電圧の和が
階調数の全ての値になるように、0:1:2:3:4:
8:12に設定して各基準電源電圧の値に比率を持た
せ、複数の基準電源電圧V10〜V16がそれぞれ入力され
る複数のアナログスイッチASW10〜ASW17を2つのスイ
ッチ群に分け、これら各スイッチ群の間に抵抗R1,R
2を介装し、これら抵抗R1,R2における抵抗値の中
間点の抵抗分割部を出力部として、第1のスイッチ群の
アナログスイッチがスイッチングした基準電源電圧と第
2のスイッチ群のアナログスイッチがスイッチングした
基準電源電圧との和の1/2の階調電圧を各基準電源電
圧の組合せに応じて出力するので、基準電源端子などは
液晶表示に必要な階調数分も必要でなくなる。
Description
【0001】
【産業上の利用分野】本発明は、液晶表示装置の駆動回
路における液晶駆動用階調電圧発生装置に関する。
路における液晶駆動用階調電圧発生装置に関する。
【0002】
【従来の技術】図16は従来のカラー液晶表示装置にお
ける駆動用階調電圧発生装置のブロック図である。図1
6において、G0,G1,G2はそれぞれ、各入力端子に
入力される3ビットのディジタル画像信号である。これ
ら信号G0,G1,G2が入力される入力端子は、入力信
号G0〜G2を取り込む為のデータメモリ回路であるDM
0〜DM2のデータ入力端子にそれぞれ接続されている。
信号SRが入力される入力端子はDM0〜DM2のクロッ
ク端子にそれぞれ接続されている。これらDM0〜DM2
の出力端子Qはそれぞれ、DM0〜DM2の出力をラッチ
する為のディスプレイラッチ回路であるDL0〜DL2の
データ入力端子にそれぞれ接続されている。また、信号
LSが入力される入力端子はDL0〜DL2のクロック端
子にそれぞれ接続されている。これらDL0〜DL2の出
力端子Qはそれぞれ、デコーダ回路1の入力端子D0〜
D2にそれぞれ接続され、そのデコーダ出力S0〜S7の
出力端子はそれぞれ、アナログスイッチASW0〜ASW7の
制御端子にそれぞれ接続されている。さらに、基準電源
端子V0〜V7はそれぞれ、アナログスイッチASW0〜A
SW7の入力端子にそれぞれ接続され、それぞれの出力端
子は階調電圧出力端に接続されている。
ける駆動用階調電圧発生装置のブロック図である。図1
6において、G0,G1,G2はそれぞれ、各入力端子に
入力される3ビットのディジタル画像信号である。これ
ら信号G0,G1,G2が入力される入力端子は、入力信
号G0〜G2を取り込む為のデータメモリ回路であるDM
0〜DM2のデータ入力端子にそれぞれ接続されている。
信号SRが入力される入力端子はDM0〜DM2のクロッ
ク端子にそれぞれ接続されている。これらDM0〜DM2
の出力端子Qはそれぞれ、DM0〜DM2の出力をラッチ
する為のディスプレイラッチ回路であるDL0〜DL2の
データ入力端子にそれぞれ接続されている。また、信号
LSが入力される入力端子はDL0〜DL2のクロック端
子にそれぞれ接続されている。これらDL0〜DL2の出
力端子Qはそれぞれ、デコーダ回路1の入力端子D0〜
D2にそれぞれ接続され、そのデコーダ出力S0〜S7の
出力端子はそれぞれ、アナログスイッチASW0〜ASW7の
制御端子にそれぞれ接続されている。さらに、基準電源
端子V0〜V7はそれぞれ、アナログスイッチASW0〜A
SW7の入力端子にそれぞれ接続され、それぞれの出力端
子は階調電圧出力端に接続されている。
【0003】上記構成により、デコーダ回路1の入力端
子D0〜D2に入力される各信号は、3ビットのディジタ
ル入力信号に対してアナログスイッチASW0〜ASW7の
内、どれか一つを選択するデコーダ内への入力を示し、
デコーダ出力S0〜S7は、そのデコーダ回路1の出力端
子からの出力を示している。
子D0〜D2に入力される各信号は、3ビットのディジタ
ル入力信号に対してアナログスイッチASW0〜ASW7の
内、どれか一つを選択するデコーダ内への入力を示し、
デコーダ出力S0〜S7は、そのデコーダ回路1の出力端
子からの出力を示している。
【0004】ここで、これら3ビットディジタル入力信
号G0〜G2とデコーダ出力S0〜S7内のどのデコーダ出
力Snを選択するかについての論理表を表1に示す。
号G0〜G2とデコーダ出力S0〜S7内のどのデコーダ出
力Snを選択するかについての論理表を表1に示す。
【0005】
【表1】
【0006】表1に示すように、アナログスイッチA
SWO〜ASW7はそれぞれ、デコーダ回路1より出力される
デコーダ出力Snがハイレベルの時に導通(0N)し、
ローレベルの時に非導通(OFF)となる。また、基準
電源端子V0〜V7は、8階調表示を行う為の基準端子を
示し、これら基準電源端子V0〜V7には8レベルの電圧
が外部よりそれぞれ供給されている。
SWO〜ASW7はそれぞれ、デコーダ回路1より出力される
デコーダ出力Snがハイレベルの時に導通(0N)し、
ローレベルの時に非導通(OFF)となる。また、基準
電源端子V0〜V7は、8階調表示を行う為の基準端子を
示し、これら基準電源端子V0〜V7には8レベルの電圧
が外部よりそれぞれ供給されている。
【0007】図17は図16の駆動用階調電圧発生装置
における各要部の信号波形を示すタイミングチャートで
ある。図17に示すように、データメモリ回路であるD
M0〜DM2を制御する信号SRがハイレベルの時、3ビ
ットのディジタル入力信号G0〜G2はそのままDM0〜
DM2のQ出力から出力され、DL0〜DL2のディスプ
レイラッチ回路の各入力端子に導かれる。また、信号S
Rがハイレベルからローレベルに立ち下がった時、DM
0〜DM2は、入力信号G0〜G2の値が保持され、信号S
Rがローレベルの期間は入力信号G0〜G2が変化しても
DM0〜DM2のQ出力は変化しない。
における各要部の信号波形を示すタイミングチャートで
ある。図17に示すように、データメモリ回路であるD
M0〜DM2を制御する信号SRがハイレベルの時、3ビ
ットのディジタル入力信号G0〜G2はそのままDM0〜
DM2のQ出力から出力され、DL0〜DL2のディスプ
レイラッチ回路の各入力端子に導かれる。また、信号S
Rがハイレベルからローレベルに立ち下がった時、DM
0〜DM2は、入力信号G0〜G2の値が保持され、信号S
Rがローレベルの期間は入力信号G0〜G2が変化しても
DM0〜DM2のQ出力は変化しない。
【0008】次に、ディスプレイラッチ回路であるDL
0〜DL2を制御するための信号LSがハイレベルの時
は、DL0〜DL2のQ出力には、DM0〜DM2のQ出力
から出力される信号がそのまま導かれる。また、信号L
Sがハイレベルからローレベルに立ち下がった時、DL
0〜DL2のQ出力には、その時点のDM0〜DM2のQ出
力から出力されている信号が保持される。さらに、信号
LSがローレベルになっている期間は、DM0〜DM2の
Q出力が変化しても、DL0〜DL2のQ出力は変化しな
い。
0〜DL2を制御するための信号LSがハイレベルの時
は、DL0〜DL2のQ出力には、DM0〜DM2のQ出力
から出力される信号がそのまま導かれる。また、信号L
Sがハイレベルからローレベルに立ち下がった時、DL
0〜DL2のQ出力には、その時点のDM0〜DM2のQ出
力から出力されている信号が保持される。さらに、信号
LSがローレベルになっている期間は、DM0〜DM2の
Q出力が変化しても、DL0〜DL2のQ出力は変化しな
い。
【0009】これらDL0〜DL2のQ出力は、デコーダ
回路1の入力端子D0〜D2に導かれ、3ビットの入力信
号G0〜G2で設定したアナログスイッチASW0〜ASW7に
供給されている8レベルの基準電源電圧の内、一つだけ
が選択されて出力電圧が表示データとして液晶表示装置
に供給される。
回路1の入力端子D0〜D2に導かれ、3ビットの入力信
号G0〜G2で設定したアナログスイッチASW0〜ASW7に
供給されている8レベルの基準電源電圧の内、一つだけ
が選択されて出力電圧が表示データとして液晶表示装置
に供給される。
【0010】
【発明が解決しようとする課題】上記従来の回路構成
は、8レベルの駆動電圧を表示データとして液晶表示装
置に供給する駆動回路の1出力部分を示しているが、さ
らなる多階調のレベルを液晶表示装置に供給するために
は、基準電源端子およびそれに接続される基準電源ライ
ンが階調数分必要となり、集積回路のチップ面積が増大
するという大きな問題があった。
は、8レベルの駆動電圧を表示データとして液晶表示装
置に供給する駆動回路の1出力部分を示しているが、さ
らなる多階調のレベルを液晶表示装置に供給するために
は、基準電源端子およびそれに接続される基準電源ライ
ンが階調数分必要となり、集積回路のチップ面積が増大
するという大きな問題があった。
【0011】本発明は、上記従来の問題を解決するもの
で、基準電源端子および基準電源ラインの必要数を抑え
て、集積回路のチップ面積の増大を抑制することができ
る液晶駆動用階調電圧発生装置を提供することを目的と
する。
で、基準電源端子および基準電源ラインの必要数を抑え
て、集積回路のチップ面積の増大を抑制することができ
る液晶駆動用階調電圧発生装置を提供することを目的と
する。
【0012】
【課題を解決するための手段】本発明の液晶駆動用階調
電圧発生装置は、複数ビットのデータを入力してラッチ
する入力ラッチ部と、複数の基準電源電圧をそれぞれス
イッチングして出力する複数の選択スイッチと、該入力
ラッチ部からの複数ビットのデータに応じて該複数の選
択スイッチをスイッチング制御する選択制御部とを有す
る液晶駆動用階調電圧発生装置において、該複数の基準
電源電圧の値に所定の比率を持たせておき、該複数の基
準電源電圧がそれぞれ入力される該複数の選択スイッチ
を複数のスイッチ群に分け、これら各スイッチ群の出力
端間に複数個の抵抗を設け、該複数個の抵抗における抵
抗分割部を出力部として、各スイッチ群の選択スイッチ
がそれぞれスイッチングした基準電源電圧の抵抗分割に
よる階調電圧を出力する構成としたものであり、そのこ
とにより上記目的が達成される。
電圧発生装置は、複数ビットのデータを入力してラッチ
する入力ラッチ部と、複数の基準電源電圧をそれぞれス
イッチングして出力する複数の選択スイッチと、該入力
ラッチ部からの複数ビットのデータに応じて該複数の選
択スイッチをスイッチング制御する選択制御部とを有す
る液晶駆動用階調電圧発生装置において、該複数の基準
電源電圧の値に所定の比率を持たせておき、該複数の基
準電源電圧がそれぞれ入力される該複数の選択スイッチ
を複数のスイッチ群に分け、これら各スイッチ群の出力
端間に複数個の抵抗を設け、該複数個の抵抗における抵
抗分割部を出力部として、各スイッチ群の選択スイッチ
がそれぞれスイッチングした基準電源電圧の抵抗分割に
よる階調電圧を出力する構成としたものであり、そのこ
とにより上記目的が達成される。
【0013】また、本発明の液晶駆動用階調電圧発生装
置は、複数ビットのデータを入力してラッチする入力ラ
ッチ部と、複数の基準電源電圧をそれぞれスイッチング
して出力する複数の選択スイッチと、該入力ラッチ部か
らの複数ビットのデータに応じて該複数の選択スイッチ
をスイッチング制御する選択制御部とを有する液晶駆動
用階調電圧発生装置において、該複数の基準電源電圧の
値に所定の比率を持たせておき、該複数の基準電源電圧
がそれぞれ入力される該複数の選択スイッチを2つのス
イッチ群に分け、これら各スイッチ群の間に複数個の抵
抗を介装し、該複数個の抵抗における抵抗値の中間点を
出力部として、該第1のスイッチ群の選択スイッチがス
イッチングした基準電源電圧と該第2のスイッチ群の選
択スイッチがスイッチングした基準電源電圧との和の1
/2の階調電圧を出力する構成としたものであり、その
ことにより上記目的が達成される。
置は、複数ビットのデータを入力してラッチする入力ラ
ッチ部と、複数の基準電源電圧をそれぞれスイッチング
して出力する複数の選択スイッチと、該入力ラッチ部か
らの複数ビットのデータに応じて該複数の選択スイッチ
をスイッチング制御する選択制御部とを有する液晶駆動
用階調電圧発生装置において、該複数の基準電源電圧の
値に所定の比率を持たせておき、該複数の基準電源電圧
がそれぞれ入力される該複数の選択スイッチを2つのス
イッチ群に分け、これら各スイッチ群の間に複数個の抵
抗を介装し、該複数個の抵抗における抵抗値の中間点を
出力部として、該第1のスイッチ群の選択スイッチがス
イッチングした基準電源電圧と該第2のスイッチ群の選
択スイッチがスイッチングした基準電源電圧との和の1
/2の階調電圧を出力する構成としたものであり、その
ことにより上記目的が達成される。
【0014】さらに、本発明の液晶駆動用階調電圧発生
装置は、複数ビットのデータを入力してラッチする入力
ラッチ部と、複数の基準電源電圧をそれぞれスイッチン
グして出力する複数の選択スイッチと、該入力ラッチ部
からの複数ビットのデータに応じて該複数の選択スイッ
チをスイッチング制御する選択制御部とを有する液晶駆
動用階調電圧発生装置において、該複数の基準電源電圧
の値に所定の比率を持たせておき、該複数の基準電源電
圧がそれぞれ入力される該複数の選択スイッチを3つの
スイッチ群に分け、第1のスイッチ群の出力端と第2の
スイッチ群の出力端、および該第2のスイッチ群の出力
端と第3のスイッチ群の出力端それぞれの間に複数個の
抵抗をそれぞれ介装し、さらに、第1のスイッチ群と第
2ノスイッチ群の間の抵抗値が1:2になる第1の点
と、第2のスイッチ群と第3のスイッチ群の間の抵抗値
が2:1になる第2の点とを設け、該第1の点および第
2の点の間に複数個の抵抗を介装し、第1の点および第
2の点の間に介装された複数個の抵抗における抵抗値の
中間点を出力部として、該第1のスイッチ群の選択スイ
ッチがスイッチングした基準電源電圧と該第2のスイッ
チ群の選択スイッチがスイッチングした基準電源電圧と
該第3のスイッチ群の選択スイッチがスイッチングした
基準電源電圧の和の1/3の階調電圧を出力する構成と
したものであり、そのことにより上記目的が達成され
る。
装置は、複数ビットのデータを入力してラッチする入力
ラッチ部と、複数の基準電源電圧をそれぞれスイッチン
グして出力する複数の選択スイッチと、該入力ラッチ部
からの複数ビットのデータに応じて該複数の選択スイッ
チをスイッチング制御する選択制御部とを有する液晶駆
動用階調電圧発生装置において、該複数の基準電源電圧
の値に所定の比率を持たせておき、該複数の基準電源電
圧がそれぞれ入力される該複数の選択スイッチを3つの
スイッチ群に分け、第1のスイッチ群の出力端と第2の
スイッチ群の出力端、および該第2のスイッチ群の出力
端と第3のスイッチ群の出力端それぞれの間に複数個の
抵抗をそれぞれ介装し、さらに、第1のスイッチ群と第
2ノスイッチ群の間の抵抗値が1:2になる第1の点
と、第2のスイッチ群と第3のスイッチ群の間の抵抗値
が2:1になる第2の点とを設け、該第1の点および第
2の点の間に複数個の抵抗を介装し、第1の点および第
2の点の間に介装された複数個の抵抗における抵抗値の
中間点を出力部として、該第1のスイッチ群の選択スイ
ッチがスイッチングした基準電源電圧と該第2のスイッ
チ群の選択スイッチがスイッチングした基準電源電圧と
該第3のスイッチ群の選択スイッチがスイッチングした
基準電源電圧の和の1/3の階調電圧を出力する構成と
したものであり、そのことにより上記目的が達成され
る。
【0015】さらに、本発明の液晶駆動用階調電圧発生
装置は、複数ビットのデータを入力してラッチする入力
ラッチ部と、複数の基準電源電圧をそれぞれスイッチン
グして出力する複数の選択スイッチと、該入力ラッチ部
からの複数ビットのデータに応じて該複数の選択スイッ
チをスイッチング制御する選択制御部とを有する液晶駆
動用階調電圧発生装置において、該複数の基準電源電圧
の値に所定の比率を持たせておき、該複数の基準電源電
圧がそれぞれ入力される該複数の選択スイッチを4つの
スイッチ群に分け、第1のスイッチ群の出力端と第2の
スイッチ群の出力端、該第2のスイッチ群の出力端と第
3のスイッチ群の出力端、および該第3のスイッチ群の
出力端と第4のスイッチ群の出力端それぞれの間に複数
個の抵抗をそれぞれ介装し、さらに、該第1のスイッチ
群と第2のスイッチ群の間の抵抗値が1:3になる第1
の点と、該第2のスイッッチ群と第3のスイッチ群の間
の抵抗値が1:3になる第2の点と、該第2のスイッッ
チ群と第3のスイッチ群の間の抵抗値が3:1になる第
3の点と、該第3のスイッチ群と第4のスイッチ群の間
の抵抗値が3:1になる第4の点を設け、さらに、該第
1の点と第2の点の間に複数個の抵抗を介装し、該第1
の点と第2の点の間に介装された複数個の抵抗の抵抗値
が1:2になる第5の点と、該第3の点と第4の点の間
に複数個の抵抗を介装し、該第3の点と第4の点の間に
介装された複数個の抵抗の抵抗値が2:1になる第6の
点を設け、さらに、該第5の点と第6の点の間に複数個
の抵抗を介装し、該第5の点および第6の点の間に介装
された複数個の抵抗における抵抗値の中間点を出力部と
して、該第1のスイッチ群の選択スイッチがスイッチン
グした基準電源電圧と該第2のスイッチ群の選択スイッ
チがスイッチングした基準電源電圧と該第3のスイッチ
群の選択スイッチがスイッチングした基準電源電圧と該
第4のスイッチ群の選択スイッチがスイッチングした基
準電源電圧の和の1/4の階調電圧を出力する構成とし
たものであり、そのことにより上記目的が達成される。
装置は、複数ビットのデータを入力してラッチする入力
ラッチ部と、複数の基準電源電圧をそれぞれスイッチン
グして出力する複数の選択スイッチと、該入力ラッチ部
からの複数ビットのデータに応じて該複数の選択スイッ
チをスイッチング制御する選択制御部とを有する液晶駆
動用階調電圧発生装置において、該複数の基準電源電圧
の値に所定の比率を持たせておき、該複数の基準電源電
圧がそれぞれ入力される該複数の選択スイッチを4つの
スイッチ群に分け、第1のスイッチ群の出力端と第2の
スイッチ群の出力端、該第2のスイッチ群の出力端と第
3のスイッチ群の出力端、および該第3のスイッチ群の
出力端と第4のスイッチ群の出力端それぞれの間に複数
個の抵抗をそれぞれ介装し、さらに、該第1のスイッチ
群と第2のスイッチ群の間の抵抗値が1:3になる第1
の点と、該第2のスイッッチ群と第3のスイッチ群の間
の抵抗値が1:3になる第2の点と、該第2のスイッッ
チ群と第3のスイッチ群の間の抵抗値が3:1になる第
3の点と、該第3のスイッチ群と第4のスイッチ群の間
の抵抗値が3:1になる第4の点を設け、さらに、該第
1の点と第2の点の間に複数個の抵抗を介装し、該第1
の点と第2の点の間に介装された複数個の抵抗の抵抗値
が1:2になる第5の点と、該第3の点と第4の点の間
に複数個の抵抗を介装し、該第3の点と第4の点の間に
介装された複数個の抵抗の抵抗値が2:1になる第6の
点を設け、さらに、該第5の点と第6の点の間に複数個
の抵抗を介装し、該第5の点および第6の点の間に介装
された複数個の抵抗における抵抗値の中間点を出力部と
して、該第1のスイッチ群の選択スイッチがスイッチン
グした基準電源電圧と該第2のスイッチ群の選択スイッ
チがスイッチングした基準電源電圧と該第3のスイッチ
群の選択スイッチがスイッチングした基準電源電圧と該
第4のスイッチ群の選択スイッチがスイッチングした基
準電源電圧の和の1/4の階調電圧を出力する構成とし
たものであり、そのことにより上記目的が達成される。
【0016】さらに、好ましくは、本発明の液晶駆動用
階調電圧発生装置において、階調電圧が出力される出力
部にバッファ回路またはオペアンプを設けたものであ
り、そのことにより上記目的が達成される。
階調電圧発生装置において、階調電圧が出力される出力
部にバッファ回路またはオペアンプを設けたものであ
り、そのことにより上記目的が達成される。
【0017】
【作用】上記構成により、基準電源電圧の値に比率を持
たせて複数のスイッチ群それぞれの選択スイッチをそれ
ぞれ選択し、複数の基準電源電圧が供給される選択され
た選択スイッチの各出力端に設けられた複数の抵抗の抵
抗分割部より表示データとしての階調電圧を各基準電源
電圧の組合せに応じて得るので、基準電源端子やそれに
接続される基準電源ラインは液晶表示に必要な階調数分
も必要ではなくなり、集積回路のチップ面積は小さくな
る。
たせて複数のスイッチ群それぞれの選択スイッチをそれ
ぞれ選択し、複数の基準電源電圧が供給される選択され
た選択スイッチの各出力端に設けられた複数の抵抗の抵
抗分割部より表示データとしての階調電圧を各基準電源
電圧の組合せに応じて得るので、基準電源端子やそれに
接続される基準電源ラインは液晶表示に必要な階調数分
も必要ではなくなり、集積回路のチップ面積は小さくな
る。
【0018】
【実施例】以下、本発明の実施例について説明する。
【0019】図1は本発明の第1の実施例である16階
調表示時の1出力分を示す液晶駆動用階調電圧発生装置
の回路図である。図1において、入力信号G0,G1,G
2,G3はそれぞれ、4ビットのディジタル画像信号であ
る。各入力端子は、各入力端子にそれぞれ入力された入
力信号G0〜G3をそれぞれ取り込むためのデータメモリ
回路であるDM10〜DM13のデータ入力端子にそれぞれ
接続されている。信号SRが入力される入力端子はDM
10〜DM13のクロック端子にそれぞれ接続されている。
これらDM10〜DM13の出力端子Qはそれぞれ、DM10
〜DM13の出力をラッチするためのディスプレイラッチ
回路であるDL10〜DL13のデータ入力端子にそれぞれ
接続されている。また、信号LSが入力される入力端子
はDL10〜DL13のクロック端子にそれぞれ接続されて
いる。これらDL10〜DL13の出力端子Qはそれぞれ、
デコーダ回路11の入力端子D10〜D13にそれぞれ接続
され、そのデコーダ出力S10〜S17の出力端子はそれぞ
れ、アナログスイッチASW10〜ASW17の制御端子にそれ
ぞれ接続されている。さらに、基準電源端子V10はアナ
ログスイッチASW10,ASW14の入力端子にそれぞれ基準
電源ラインを介してそれぞれ接続され、基準電源端子V
11はアナログスイッチASW11、基準電源端子V12はアナ
ログスイッチASW12、基準電源端子V13はアナログスイ
ッチASW13、基準電源端子V14はアナログスイッチA
SW15、基準電源端子V15はアナログスイッチASW16、基
準電源端子V16はアナログスイッチASW17の入力端子に
それぞれ基準電源ラインを介してそれぞれ接続されてい
る。これらアナログスイッチ群1を構成するアナログス
イッチASW10,ASW11,ASW12,ASW13の出力端子はそ
れぞれ、抵抗値Rの抵抗R1の一方端に接続されてい
る。また、アナログスイッチ群2を構成するアナログス
イッチASW14,ASW15,ASW16,ASW17の出力端子はそ
れぞれ、抵抗値Rの抵抗R2の一方端に接続されてい
る。これら抵抗R1,R2の他方端の接続点は階調電圧出
力端に接続されている。
調表示時の1出力分を示す液晶駆動用階調電圧発生装置
の回路図である。図1において、入力信号G0,G1,G
2,G3はそれぞれ、4ビットのディジタル画像信号であ
る。各入力端子は、各入力端子にそれぞれ入力された入
力信号G0〜G3をそれぞれ取り込むためのデータメモリ
回路であるDM10〜DM13のデータ入力端子にそれぞれ
接続されている。信号SRが入力される入力端子はDM
10〜DM13のクロック端子にそれぞれ接続されている。
これらDM10〜DM13の出力端子Qはそれぞれ、DM10
〜DM13の出力をラッチするためのディスプレイラッチ
回路であるDL10〜DL13のデータ入力端子にそれぞれ
接続されている。また、信号LSが入力される入力端子
はDL10〜DL13のクロック端子にそれぞれ接続されて
いる。これらDL10〜DL13の出力端子Qはそれぞれ、
デコーダ回路11の入力端子D10〜D13にそれぞれ接続
され、そのデコーダ出力S10〜S17の出力端子はそれぞ
れ、アナログスイッチASW10〜ASW17の制御端子にそれ
ぞれ接続されている。さらに、基準電源端子V10はアナ
ログスイッチASW10,ASW14の入力端子にそれぞれ基準
電源ラインを介してそれぞれ接続され、基準電源端子V
11はアナログスイッチASW11、基準電源端子V12はアナ
ログスイッチASW12、基準電源端子V13はアナログスイ
ッチASW13、基準電源端子V14はアナログスイッチA
SW15、基準電源端子V15はアナログスイッチASW16、基
準電源端子V16はアナログスイッチASW17の入力端子に
それぞれ基準電源ラインを介してそれぞれ接続されてい
る。これらアナログスイッチ群1を構成するアナログス
イッチASW10,ASW11,ASW12,ASW13の出力端子はそ
れぞれ、抵抗値Rの抵抗R1の一方端に接続されてい
る。また、アナログスイッチ群2を構成するアナログス
イッチASW14,ASW15,ASW16,ASW17の出力端子はそ
れぞれ、抵抗値Rの抵抗R2の一方端に接続されてい
る。これら抵抗R1,R2の他方端の接続点は階調電圧出
力端に接続されている。
【0020】これらデータメモリ回路およびディスプレ
イラッチ回路により入力ラッチ回路が構成され、複数ビ
ットのデータを入力してラッチする。この入力ラッチ回
路の他に、図1には本発明に直接関係しないので図示さ
れていないが、表示位置を決めるシフトレジスタ、入力
ラッチ回路に書き込まれたデータをシフトレジスタの出
力でサンプル位置を決めるサンプルメモリ回路、このサ
ンプルメモリ回路からのサンプリングデータを記憶させ
るためのホールドメモリ回路などがある。
イラッチ回路により入力ラッチ回路が構成され、複数ビ
ットのデータを入力してラッチする。この入力ラッチ回
路の他に、図1には本発明に直接関係しないので図示さ
れていないが、表示位置を決めるシフトレジスタ、入力
ラッチ回路に書き込まれたデータをシフトレジスタの出
力でサンプル位置を決めるサンプルメモリ回路、このサ
ンプルメモリ回路からのサンプリングデータを記憶させ
るためのホールドメモリ回路などがある。
【0021】ここで、基準電源端子V10〜V16にはそれ
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子V10〜V16にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の値の
内、2つの基準電源電圧の和が階調数の全ての値になる
ように、0:1:2:3:4:8:12に設定する。
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子V10〜V16にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の値の
内、2つの基準電源電圧の和が階調数の全ての値になる
ように、0:1:2:3:4:8:12に設定する。
【0022】上記構成による動作タイミングは従来の液
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路11にお
いて、入力端子D10,D11,D12,D13に入力される4
ビットのディジタル入力信号は、これらディジタル入力
信号に対してアナログスイッチ群1のASW10〜ASW13と
アナログスイッチ群2のASW14〜ASW17のそれぞれの
内、どれか一つづつを選択するデコーダ内の入力を示
し、デコーダ出力S10〜S17はアナログスイッチ群1の
ASW10〜ASW 13とアナログスイッチ群2のASW14〜A
SW17に対してそれぞれ出力される。これらアナログスイ
ッチASW10〜ASW17は、デコーダ回路11より出力され
るデコーダ出力S10〜S17であるSn出力がハイレベル
の時に導通(ON)し、ローレベルの時に非導通(OF
F)となる。
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路11にお
いて、入力端子D10,D11,D12,D13に入力される4
ビットのディジタル入力信号は、これらディジタル入力
信号に対してアナログスイッチ群1のASW10〜ASW13と
アナログスイッチ群2のASW14〜ASW17のそれぞれの
内、どれか一つづつを選択するデコーダ内の入力を示
し、デコーダ出力S10〜S17はアナログスイッチ群1の
ASW10〜ASW 13とアナログスイッチ群2のASW14〜A
SW17に対してそれぞれ出力される。これらアナログスイ
ッチASW10〜ASW17は、デコーダ回路11より出力され
るデコーダ出力S10〜S17であるSn出力がハイレベル
の時に導通(ON)し、ローレベルの時に非導通(OF
F)となる。
【0023】ここで、G0〜G3の4ビットのディジタル
入力信号とデコーダ内のどれか2つのSn出力を選択す
るかについての論理表を表2に示す。
入力信号とデコーダ内のどれか2つのSn出力を選択す
るかについての論理表を表2に示す。
【0024】
【表2】
【0025】表2に示すように、デコーダ回路11によ
り選択されたSn出力により、アナログスイッチ群1お
よびアナログスイッチ群2に接続されているアナログス
イッチのそれぞれ一つづつがオンし、これら導通したア
ナログスイッチ間に接続されている抵抗R1,R2の抵抗
分割により、電源電圧の和の1/2の出力電圧を表示デ
ータとして液晶表示装置に供給する。
り選択されたSn出力により、アナログスイッチ群1お
よびアナログスイッチ群2に接続されているアナログス
イッチのそれぞれ一つづつがオンし、これら導通したア
ナログスイッチ間に接続されている抵抗R1,R2の抵抗
分割により、電源電圧の和の1/2の出力電圧を表示デ
ータとして液晶表示装置に供給する。
【0026】例えば、基準電源電圧の最大値を6Vとし
た場合、上記電源電圧の値の比率により、各基準電源端
子V10〜V16にそれぞれ入力される電源電圧をv10〜v
16とすると、v16=6V,v15=4V,v14=2V,v
13=1.5V,v12=1V,v11=0.5V,v10=0
Vとなる。入力信号がG0=1,G1=1,G2=1,G3
=1であれば、表2に示すようにデコーダ出力はS17,
S13であるからASW1 7とASW13がオンし、直列接続され
た抵抗R1,R2の両端にはそれぞれ6Vと1.5Vがか
かり、表示データとなる出力電圧は、 (6V−1.5V)×1/2+1.5V=3.75V となる。
た場合、上記電源電圧の値の比率により、各基準電源端
子V10〜V16にそれぞれ入力される電源電圧をv10〜v
16とすると、v16=6V,v15=4V,v14=2V,v
13=1.5V,v12=1V,v11=0.5V,v10=0
Vとなる。入力信号がG0=1,G1=1,G2=1,G3
=1であれば、表2に示すようにデコーダ出力はS17,
S13であるからASW1 7とASW13がオンし、直列接続され
た抵抗R1,R2の両端にはそれぞれ6Vと1.5Vがか
かり、表示データとなる出力電圧は、 (6V−1.5V)×1/2+1.5V=3.75V となる。
【0027】また、入力信号がG0=0,G1=1,G2
=0,G3=0であれば、表2に示すようにデコーダ出
力はS14,S12であるからASW14とASW12がオンし、直
列接続された抵抗R1,R2の両端にはそれぞれ0Vと1
Vがかかり、表示データとなる出力電圧は、 (1V−0V)×1/2=0.5V となる。
=0,G3=0であれば、表2に示すようにデコーダ出
力はS14,S12であるからASW14とASW12がオンし、直
列接続された抵抗R1,R2の両端にはそれぞれ0Vと1
Vがかかり、表示データとなる出力電圧は、 (1V−0V)×1/2=0.5V となる。
【0028】以上のように、16階調の場合、基準電源
電圧の比率を、V10,V11,V12,V13,V14,V15,
V16をそれぞれ0:1:2:3:4:8:12と言うよ
うにそれぞれ設定し、常に2つの基準電源に接続されて
いるアナログスイッチをオンさせれば、2つのアナログ
スイッチ間に接続されている抵抗の抵抗分割により階調
電圧を発生させることができる。
電圧の比率を、V10,V11,V12,V13,V14,V15,
V16をそれぞれ0:1:2:3:4:8:12と言うよ
うにそれぞれ設定し、常に2つの基準電源に接続されて
いるアナログスイッチをオンさせれば、2つのアナログ
スイッチ間に接続されている抵抗の抵抗分割により階調
電圧を発生させることができる。
【0029】さらに、16階調表示時の一出力分の第2
の実施例を図2に示す。図2において、図1の構成と同
じであるが、抵抗R1,R2の接続点である出力部からバ
ッファ12を介して出力させる点が異なっている。これ
により、出力特性の能力を上げることが可能となる。
の実施例を図2に示す。図2において、図1の構成と同
じであるが、抵抗R1,R2の接続点である出力部からバ
ッファ12を介して出力させる点が異なっている。これ
により、出力特性の能力を上げることが可能となる。
【0030】さらに、16階調表示時の一出力分の第3
の実施例を図3に示す。図3において、図1の構成と同
じであるが、抵抗R1,R2の接続点である出力部からオ
ペアンプ13を介して出力させることにより、出力電圧
の安定化を図るとともに、インピーダンス変換が可能と
なる。
の実施例を図3に示す。図3において、図1の構成と同
じであるが、抵抗R1,R2の接続点である出力部からオ
ペアンプ13を介して出力させることにより、出力電圧
の安定化を図るとともに、インピーダンス変換が可能と
なる。
【0031】次に、第4の実施例である64階調表示時
の一出力分を図4および図5に示す。図4および図5に
おいて、G0,G1,G2,G3,G4,G5はそれぞれ、6
ビットのディジタル画像信号である。入力信号G0〜G5
が入力される各入力端子は、入力信号G0〜G5をそれぞ
れ取り込むためのデータメモリ回路であるDM20〜DM
25のデータ入力端子にそれぞれ接続されている。信号S
Rが入力される入力端子はDM20〜DM25のクロック端
子にそれぞれ接続されている。これらDM20〜DM25の
出力端子Qはそれぞれ、DM20〜DM25の出力をラッチ
するためのディスプレイラッチ回路であるDL20〜DL
25のデータ入力端子にそれぞれ接続されている。また、
信号LSが入力される入力端子はDL20〜DL25のクロ
ック端子にそれぞれ接続されている。これらDL20〜D
L25の出力端子Qはそれぞれ、デコーダ回路21の入力
端子D20〜D25にそれぞれ接続され、そのデコーダ出力
S20〜S31がそれぞれ出力される出力端子はそれぞれ、
アナログスイッチASW20〜ASW31の制御端子にそれぞれ
接続されている。さらに、基準電源端子V20はアナログ
スイッチASW20,ASW24,ASW28の入力端子にそれぞれ
基準電源ラインを介してそれぞれ接続され、基準電源端
子V21はアナログスイッチASW21、基準電源端子V22は
アナログスイッチASW22、基準電源端子V23はアナログ
スイッチASW 23、基準電源端子V24はアナログスイッチ
ASW25、基準電源端子V25はアナログスイッチASW26、
基準電源端子V26はアナログスイッチASW27、さらに、
基準電源端子V27はアナログスイッチASW29、基準電源
端子V28はアナログスイッチASW30、基準電源端子V29
はアナログスイッチASW31の入力端子にそれぞれ基準電
源ラインを介してそれぞれ接続されている。これらアナ
ログスイッチ群1を構成するアナログスイッチASW20,
ASW21,ASW22,ASW23の出力端子はそれぞれ、抵抗値
Rの抵抗R21の一方端に接続されている。また、アナロ
グスイッチ群2を構成するアナログスイッチASW24,A
SW25,ASW26,ASW27の出力端子はそれぞれ、抵抗値2
Rの抵抗R22,R23の一方端の接続点に接続されてい
る。さらに、アナログスイッチ群3を構成するアナログ
スイッチASW28,ASW29,ASW30,ASW31の出力端子は
それぞれ、抵抗値Rの抵抗R24の一方端に接続されてい
る。これら抵抗R21,R22の他方端の接続点Aは抵抗値
Rの抵抗R25の一方端に接続されている。また、抵抗R
23,R24の他方端の接続点Bは抵抗値Rの抵抗R26の一
方端に接続されている。さらに、これら抵抗R25,R26
の他方端の接続点は階調電圧出力端に接続されている。
の一出力分を図4および図5に示す。図4および図5に
おいて、G0,G1,G2,G3,G4,G5はそれぞれ、6
ビットのディジタル画像信号である。入力信号G0〜G5
が入力される各入力端子は、入力信号G0〜G5をそれぞ
れ取り込むためのデータメモリ回路であるDM20〜DM
25のデータ入力端子にそれぞれ接続されている。信号S
Rが入力される入力端子はDM20〜DM25のクロック端
子にそれぞれ接続されている。これらDM20〜DM25の
出力端子Qはそれぞれ、DM20〜DM25の出力をラッチ
するためのディスプレイラッチ回路であるDL20〜DL
25のデータ入力端子にそれぞれ接続されている。また、
信号LSが入力される入力端子はDL20〜DL25のクロ
ック端子にそれぞれ接続されている。これらDL20〜D
L25の出力端子Qはそれぞれ、デコーダ回路21の入力
端子D20〜D25にそれぞれ接続され、そのデコーダ出力
S20〜S31がそれぞれ出力される出力端子はそれぞれ、
アナログスイッチASW20〜ASW31の制御端子にそれぞれ
接続されている。さらに、基準電源端子V20はアナログ
スイッチASW20,ASW24,ASW28の入力端子にそれぞれ
基準電源ラインを介してそれぞれ接続され、基準電源端
子V21はアナログスイッチASW21、基準電源端子V22は
アナログスイッチASW22、基準電源端子V23はアナログ
スイッチASW 23、基準電源端子V24はアナログスイッチ
ASW25、基準電源端子V25はアナログスイッチASW26、
基準電源端子V26はアナログスイッチASW27、さらに、
基準電源端子V27はアナログスイッチASW29、基準電源
端子V28はアナログスイッチASW30、基準電源端子V29
はアナログスイッチASW31の入力端子にそれぞれ基準電
源ラインを介してそれぞれ接続されている。これらアナ
ログスイッチ群1を構成するアナログスイッチASW20,
ASW21,ASW22,ASW23の出力端子はそれぞれ、抵抗値
Rの抵抗R21の一方端に接続されている。また、アナロ
グスイッチ群2を構成するアナログスイッチASW24,A
SW25,ASW26,ASW27の出力端子はそれぞれ、抵抗値2
Rの抵抗R22,R23の一方端の接続点に接続されてい
る。さらに、アナログスイッチ群3を構成するアナログ
スイッチASW28,ASW29,ASW30,ASW31の出力端子は
それぞれ、抵抗値Rの抵抗R24の一方端に接続されてい
る。これら抵抗R21,R22の他方端の接続点Aは抵抗値
Rの抵抗R25の一方端に接続されている。また、抵抗R
23,R24の他方端の接続点Bは抵抗値Rの抵抗R26の一
方端に接続されている。さらに、これら抵抗R25,R26
の他方端の接続点は階調電圧出力端に接続されている。
【0032】これら抵抗R21〜R26については、抵抗R
21,R24と、抵抗R22,R23と、抵抗R25,R26のそれ
ぞれで抵抗値は同じであるが、抵抗R22,R23の抵抗値
は抵抗R21,R24の抵抗値の2倍の抵抗値になるように
に設定しなければならない。なお、R21,R24,R25,
R26の抵抗値は同じでもよい。
21,R24と、抵抗R22,R23と、抵抗R25,R26のそれ
ぞれで抵抗値は同じであるが、抵抗R22,R23の抵抗値
は抵抗R21,R24の抵抗値の2倍の抵抗値になるように
に設定しなければならない。なお、R21,R24,R25,
R26の抵抗値は同じでもよい。
【0033】ここで、基準電源端子V20〜V29にはそれ
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子V20〜V29にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の値の
内、3つの電源電圧の和が階調数の全ての値になるよう
に、0:1:2:3:4:8:12:16:32:48
に設定する。
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子V20〜V29にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の値の
内、3つの電源電圧の和が階調数の全ての値になるよう
に、0:1:2:3:4:8:12:16:32:48
に設定する。
【0034】上記構成による動作タイミングは従来の液
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路21にお
いて、入力端子D20,D21,D22,D23,D24,D25に
それぞれ入力される6ビットのディジタル入力信号は、
これらディジタル入力信号に対してアナログスイッチ群
1のASW20〜ASW23とアナログスイッチ群2のASW24〜
ASW27とアナログスイッチ群3のASW28〜A
SW31のそれぞれの内、どれか一つづつを選択するデ
コーダ回路21への入力を示し、デコーダ出力S20〜S
31はそれぞれアナログスイッチ群1のASW20〜ASW23と
アナログスイッチ群2のASW24〜ASW27とアナログスイ
ッチ群3のASW28〜ASW31に対してそれぞれ出力され
る。これらアナログスイッチASW20〜ASW31は、デコー
ダ回路21より出力されるデコーダ出力S20〜S31であ
るSn出力がハイレベルの時に導通(ON)し、ローレ
ベルの時に非導通(OFF)となる。
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路21にお
いて、入力端子D20,D21,D22,D23,D24,D25に
それぞれ入力される6ビットのディジタル入力信号は、
これらディジタル入力信号に対してアナログスイッチ群
1のASW20〜ASW23とアナログスイッチ群2のASW24〜
ASW27とアナログスイッチ群3のASW28〜A
SW31のそれぞれの内、どれか一つづつを選択するデ
コーダ回路21への入力を示し、デコーダ出力S20〜S
31はそれぞれアナログスイッチ群1のASW20〜ASW23と
アナログスイッチ群2のASW24〜ASW27とアナログスイ
ッチ群3のASW28〜ASW31に対してそれぞれ出力され
る。これらアナログスイッチASW20〜ASW31は、デコー
ダ回路21より出力されるデコーダ出力S20〜S31であ
るSn出力がハイレベルの時に導通(ON)し、ローレ
ベルの時に非導通(OFF)となる。
【0035】ここで、G0〜G5の6ビットのディジタル
入力信号とデコーダ回路21からの3つのSn出力をど
のように選択するかについての論理表を表3〜表6に示
す。
入力信号とデコーダ回路21からの3つのSn出力をど
のように選択するかについての論理表を表3〜表6に示
す。
【0036】
【表3】
【0037】
【表4】
【0038】
【表5】
【0039】
【表6】
【0040】表3〜表6に示すように、デコーダ回路2
1により選択されたSn出力により、アナログスイッチ
群1〜3に接続されているアナログスイッチのそれぞれ
1つづつがオンし、これら導通したそれぞれのアナログ
スイッチ間に接続されている抵抗の抵抗分割により、電
源電圧の和の1/3の出力電圧を表示データとして液晶
表示装置に供給する。
1により選択されたSn出力により、アナログスイッチ
群1〜3に接続されているアナログスイッチのそれぞれ
1つづつがオンし、これら導通したそれぞれのアナログ
スイッチ間に接続されている抵抗の抵抗分割により、電
源電圧の和の1/3の出力電圧を表示データとして液晶
表示装置に供給する。
【0041】例えば、基準電源電圧の最大値を12Vと
した場合、上記電源電圧の値の比率により、各基準電源
端子V20〜V29にそれぞれ入力される電源電圧をv20〜
v29とすると、v29=12V,v28=8V,v27=4
V,v26=3V,v25=2V,v24=1V,v23=0.
75V,v22=0.5V,v21=0.25,v20=0V
となる。
した場合、上記電源電圧の値の比率により、各基準電源
端子V20〜V29にそれぞれ入力される電源電圧をv20〜
v29とすると、v29=12V,v28=8V,v27=4
V,v26=3V,v25=2V,v24=1V,v23=0.
75V,v22=0.5V,v21=0.25,v20=0V
となる。
【0042】ここで、入力信号がG0=1,G1=1,G
2=1,G3=1,G4=1,G5=1であれば、表6に示
すようにデコーダ出力はS31,S27,S23であるからA
SW31とASW27とASW23がオンし、直列接続された抵抗R
21,R22の両端にはそれぞれ0.75Vと3Vがかか
り、抵抗R21,R22の接続点Aの電圧は、 (3V−0.75V)×1/3+0.75=1.5V となる。
2=1,G3=1,G4=1,G5=1であれば、表6に示
すようにデコーダ出力はS31,S27,S23であるからA
SW31とASW27とASW23がオンし、直列接続された抵抗R
21,R22の両端にはそれぞれ0.75Vと3Vがかか
り、抵抗R21,R22の接続点Aの電圧は、 (3V−0.75V)×1/3+0.75=1.5V となる。
【0043】また、直列接続された抵抗R23,R24の両
端電圧はそれぞれ3Vと12Vとなり、抵抗R23,R24
の接続点Bの電圧は、 (12V−3V)×2/3+3V=9V となる。
端電圧はそれぞれ3Vと12Vとなり、抵抗R23,R24
の接続点Bの電圧は、 (12V−3V)×2/3+3V=9V となる。
【0044】したがって、直列接続された抵抗R25,R
26の両端電圧はそれぞれ1.5Vと9Vとなり、抵抗R
25,R26の接続点における、表示データとなる出力電圧
は、 (9V−1.5V)×1/2+1.5=5.25V となる。
26の両端電圧はそれぞれ1.5Vと9Vとなり、抵抗R
25,R26の接続点における、表示データとなる出力電圧
は、 (9V−1.5V)×1/2+1.5=5.25V となる。
【0045】また、別の例を示すと、例えば入力信号が
G0=0,G1=1,G2=0,G4=0,G5=0であれ
ば、表3に示すように、デコーダ出力はS28,S24,S
22であるからASW28,ASW24,ASW22がオンし、直列接
続された抵抗R21,R22の両端にはそれぞれ0.5Vと
0Vがかかり、接続点Aの電圧は、 (0.5V−0V)×2/3=0.33V となる。
G0=0,G1=1,G2=0,G4=0,G5=0であれ
ば、表3に示すように、デコーダ出力はS28,S24,S
22であるからASW28,ASW24,ASW22がオンし、直列接
続された抵抗R21,R22の両端にはそれぞれ0.5Vと
0Vがかかり、接続点Aの電圧は、 (0.5V−0V)×2/3=0.33V となる。
【0046】また、直列接続された抵抗R23,R24の両
端電圧はそれぞれ0Vと0Vとなり、接続点Bの電圧
は、 (0V−0V)×2/3=0V となる。
端電圧はそれぞれ0Vと0Vとなり、接続点Bの電圧
は、 (0V−0V)×2/3=0V となる。
【0047】さらに、直列接続された抵抗R25,R26の
両端電圧はそれぞれ0.33Vと0Vとなり、抵抗
R25,R26の接続点における、表示データとなる出力電
圧は、 (0.33V−0V)×1/2=0.17V となる。
両端電圧はそれぞれ0.33Vと0Vとなり、抵抗
R25,R26の接続点における、表示データとなる出力電
圧は、 (0.33V−0V)×1/2=0.17V となる。
【0048】さらに、64階調表示時の一出力分の第5
の実施例を図6および図7に示す。図6および図7にお
いて、図4および図5の構成と同じであるが、抵抗
R25,R26の接続点である出力部からバッファ22を介
して出力させる点が異なっている。これにより、出力自
体の能力を上げることが可能となる。
の実施例を図6および図7に示す。図6および図7にお
いて、図4および図5の構成と同じであるが、抵抗
R25,R26の接続点である出力部からバッファ22を介
して出力させる点が異なっている。これにより、出力自
体の能力を上げることが可能となる。
【0049】さらに、64階調表示時の一出力分の第6
の実施例を図8および図9に示す。図8および図9にお
いて、図4および図5の構成と同じであるが、抵抗
R25,R26の接続点である出力部からオペアンプ23を
介して出力させることにより、出力電圧の安定化を図る
とともに、インピーダンス変換が可能となる。
の実施例を図8および図9に示す。図8および図9にお
いて、図4および図5の構成と同じであるが、抵抗
R25,R26の接続点である出力部からオペアンプ23を
介して出力させることにより、出力電圧の安定化を図る
とともに、インピーダンス変換が可能となる。
【0050】次に、第7の実施例である256階調表示
時の一出力分を図10および図11に示す。図10およ
び図11において、G0,G1,G2,G3,G4,G5,G
6,G7はそれぞれ、8ビットのディジタル画像信号であ
る。各入力端子は、各入力端子にそれぞれ入力された入
力信号G0〜G7をそれぞれ取り込むためのデータメモリ
回路であるDM40〜DM47のデータ入力端子にそれぞれ
接続されている。信号SRが入力される入力端子はDM
40〜DM47のクロック端子にそれぞれ接続されている。
これらDM40〜DM47の出力端子Qはそれぞれ、DM40
〜DM47の出力をラッチするためのディスプレイラッチ
回路であるDL40〜DL47のデータ入力端子にそれぞれ
接続されている。また、信号LSが入力される入力端子
はDL40〜DL47のクロック端子にそれぞれ接続されて
いる。これらDL40〜DL47の出力端子Qはそれぞれ、
デコーダ回路41の入力端子D40〜D47にそれぞれ接続
され、そのデコーダ出力S40〜S55が出力される各出力
端子は、アナログスイッチASW 40〜ASW55の制御端子に
それぞれ接続されている。さらに、基準電源端子V40は
アナログスイッチASW40,ASW44,ASW48,ASW52の入
力端子にそれぞれ基準電源ラインを介してそれぞれ接続
され、基準電源端子V41はアナログスイッチASW 41、基
準電源端子V42はアナログスイッチASW42、基準電源端
子V43はアナログスイッチASW43、基準電源端子V44は
アナログスイッチASW45、基準電源端子V45はアナログ
スイッチASW46、基準電源端子V46はアナログスイッチ
ASW 47、基準電源端子V47はアナログスイッチASW49、
基準電源端子V48はアナログスイッチASW50、基準電源
端子V49はアナログスイッチASW51、さらに、基準電源
端子V50はアナログスイッチASW53、基準電源端子V51
はアナログスイッチASW54、基準電源端子V52はアナロ
グスイッチASW55の入力端子にそれぞれ基準電源ライン
を介してそれぞれ接続されている。これらアナログスイ
ッチ群1を構成するアナログスイッチASW40,ASW41,
ASW42,ASW43の出力端子はそれぞれ、抵抗値Rの抵抗
R41の一方端に接続されている。また、アナログスイッ
チ群2を構成するアナログスイッチASW44,ASW45,A
SW46,ASW47の出力端子はそれぞれ、抵抗値3Rの抵抗
R42と、抵抗値Rの抵抗R43の一方端の接続点に接続さ
れている。さらに、アナログスイッチ群3を構成するア
ナログスイッチASW48,ASW49,ASW50,ASW51の出力
端子はそれぞれ、抵抗値Rの抵抗R44と、抵抗値3Rの
抵抗R45の一方端の接続点に接続されている。さらに、
アナログスイッチ群4を構成するアナログスイッチA
SW52,ASW53,ASW54,ASW55の出力端子はそれぞれ、
抵抗値Rの抵抗R46の一方端に接続されている。これら
抵抗R41,42の他方端の接続点Aは抵抗値Rの抵抗R47
の一方端に接続され、また、抵抗R43,R44の他方端の
間には抵抗値2Rの抵抗R48が接続され、これら抵抗R
43の他方端と抵抗R48との接続点Bは抵抗値2Rの抵抗
R49の一方端に接続されている。さらに、抵抗R44の他
方端と抵抗R48との接続点Cは抵抗値2Rの抵抗R50の
一方端に接続され、また、抵抗R45,R46の他方端の接
続点Dは抵抗値Rの抵抗R51の一方端に接続されてい
る。さらに、抵抗R57,R59の他方端の接続点Eは抵抗
値Rの抵抗R52の一方端に接続され、また、抵抗R50,
R51の他方端の接続点Fは抵抗値Rの抵抗R53の一方端
に接続され、これら抵抗R52,R53の他方端の接続点は
階調電圧出力端に接続されている。
時の一出力分を図10および図11に示す。図10およ
び図11において、G0,G1,G2,G3,G4,G5,G
6,G7はそれぞれ、8ビットのディジタル画像信号であ
る。各入力端子は、各入力端子にそれぞれ入力された入
力信号G0〜G7をそれぞれ取り込むためのデータメモリ
回路であるDM40〜DM47のデータ入力端子にそれぞれ
接続されている。信号SRが入力される入力端子はDM
40〜DM47のクロック端子にそれぞれ接続されている。
これらDM40〜DM47の出力端子Qはそれぞれ、DM40
〜DM47の出力をラッチするためのディスプレイラッチ
回路であるDL40〜DL47のデータ入力端子にそれぞれ
接続されている。また、信号LSが入力される入力端子
はDL40〜DL47のクロック端子にそれぞれ接続されて
いる。これらDL40〜DL47の出力端子Qはそれぞれ、
デコーダ回路41の入力端子D40〜D47にそれぞれ接続
され、そのデコーダ出力S40〜S55が出力される各出力
端子は、アナログスイッチASW 40〜ASW55の制御端子に
それぞれ接続されている。さらに、基準電源端子V40は
アナログスイッチASW40,ASW44,ASW48,ASW52の入
力端子にそれぞれ基準電源ラインを介してそれぞれ接続
され、基準電源端子V41はアナログスイッチASW 41、基
準電源端子V42はアナログスイッチASW42、基準電源端
子V43はアナログスイッチASW43、基準電源端子V44は
アナログスイッチASW45、基準電源端子V45はアナログ
スイッチASW46、基準電源端子V46はアナログスイッチ
ASW 47、基準電源端子V47はアナログスイッチASW49、
基準電源端子V48はアナログスイッチASW50、基準電源
端子V49はアナログスイッチASW51、さらに、基準電源
端子V50はアナログスイッチASW53、基準電源端子V51
はアナログスイッチASW54、基準電源端子V52はアナロ
グスイッチASW55の入力端子にそれぞれ基準電源ライン
を介してそれぞれ接続されている。これらアナログスイ
ッチ群1を構成するアナログスイッチASW40,ASW41,
ASW42,ASW43の出力端子はそれぞれ、抵抗値Rの抵抗
R41の一方端に接続されている。また、アナログスイッ
チ群2を構成するアナログスイッチASW44,ASW45,A
SW46,ASW47の出力端子はそれぞれ、抵抗値3Rの抵抗
R42と、抵抗値Rの抵抗R43の一方端の接続点に接続さ
れている。さらに、アナログスイッチ群3を構成するア
ナログスイッチASW48,ASW49,ASW50,ASW51の出力
端子はそれぞれ、抵抗値Rの抵抗R44と、抵抗値3Rの
抵抗R45の一方端の接続点に接続されている。さらに、
アナログスイッチ群4を構成するアナログスイッチA
SW52,ASW53,ASW54,ASW55の出力端子はそれぞれ、
抵抗値Rの抵抗R46の一方端に接続されている。これら
抵抗R41,42の他方端の接続点Aは抵抗値Rの抵抗R47
の一方端に接続され、また、抵抗R43,R44の他方端の
間には抵抗値2Rの抵抗R48が接続され、これら抵抗R
43の他方端と抵抗R48との接続点Bは抵抗値2Rの抵抗
R49の一方端に接続されている。さらに、抵抗R44の他
方端と抵抗R48との接続点Cは抵抗値2Rの抵抗R50の
一方端に接続され、また、抵抗R45,R46の他方端の接
続点Dは抵抗値Rの抵抗R51の一方端に接続されてい
る。さらに、抵抗R57,R59の他方端の接続点Eは抵抗
値Rの抵抗R52の一方端に接続され、また、抵抗R50,
R51の他方端の接続点Fは抵抗値Rの抵抗R53の一方端
に接続され、これら抵抗R52,R53の他方端の接続点は
階調電圧出力端に接続されている。
【0051】即ち、抵抗R41〜R43,R48,R44〜R46
は直列に接続されており、抵抗R41,R42の接続点Aと
抵抗R43,R48の接続点Bとの間に抵抗R47,R49が直
列に接続されており、抵抗R48,R44の接続点Cと抵抗
R45,R46の接続点Dとの間に抵抗R50,R51が直列に
接続されている。さらに、抵抗R47,R49の接続点Eと
抵抗R50,R51の接続点Fとの間に抵抗R52,R53が直
列に接続されており、これら抵抗R52,R53の接続点を
出力部としている。
は直列に接続されており、抵抗R41,R42の接続点Aと
抵抗R43,R48の接続点Bとの間に抵抗R47,R49が直
列に接続されており、抵抗R48,R44の接続点Cと抵抗
R45,R46の接続点Dとの間に抵抗R50,R51が直列に
接続されている。さらに、抵抗R47,R49の接続点Eと
抵抗R50,R51の接続点Fとの間に抵抗R52,R53が直
列に接続されており、これら抵抗R52,R53の接続点を
出力部としている。
【0052】また、抵抗R41〜R53については、抵抗R
41,R43,R44,R46と、抵抗R47,R51と、抵抗
R49,R50と、抵抗R52,R53のそれぞれで抵抗値は同
じであるが、抵抗R42,R45は抵抗R41,R43,R44,
R46の抵抗値の3倍であり、また、抵抗R48は抵抗
R41,R43,R44,R46の抵抗値の2倍の抵抗値になる
ようにに設定しなければならない。また、抵抗R49,R
50はR47,R51の抵抗値の2倍に設定しなければならな
い。なお、R41,R43,R44,R46,R47,R51,
R52,R53の抵抗値は同じでもよい。
41,R43,R44,R46と、抵抗R47,R51と、抵抗
R49,R50と、抵抗R52,R53のそれぞれで抵抗値は同
じであるが、抵抗R42,R45は抵抗R41,R43,R44,
R46の抵抗値の3倍であり、また、抵抗R48は抵抗
R41,R43,R44,R46の抵抗値の2倍の抵抗値になる
ようにに設定しなければならない。また、抵抗R49,R
50はR47,R51の抵抗値の2倍に設定しなければならな
い。なお、R41,R43,R44,R46,R47,R51,
R52,R53の抵抗値は同じでもよい。
【0053】ここで、基準電源端子V40〜V52にはそれ
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子V40〜V52にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の内、4
つの電源電圧の和が階調数の全ての値になるように、
0:1:2:3:4:8:12:16:32:48:6
4:128に設定する。
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子V40〜V52にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の内、4
つの電源電圧の和が階調数の全ての値になるように、
0:1:2:3:4:8:12:16:32:48:6
4:128に設定する。
【0054】ただし、ASW40〜ASW43とASW44〜ASW47
とASW48〜ASW51とASW52〜ASW55の内、それぞれの群
から一つづつアナログスイッチが基準電源端子V40に接
続されていればよく、ここでは、基準電源端子V40にア
ナログスイッチASW40,ASW 44,ASW48,ASW52をそれ
ぞれ接続している。
とASW48〜ASW51とASW52〜ASW55の内、それぞれの群
から一つづつアナログスイッチが基準電源端子V40に接
続されていればよく、ここでは、基準電源端子V40にア
ナログスイッチASW40,ASW 44,ASW48,ASW52をそれ
ぞれ接続している。
【0055】上記構成による動作タイミングは従来の液
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路41にお
いて、入力端子D40,D41,D42,D43,D44,D45,
D46,D47にそれぞれ入力される8ビットのディジタル
入力信号は、これらディジタル入力信号に対してアナロ
グスイッチ群1のASW40〜ASW43とアナログスイッチ群
2のASW44〜ASW47とアナログスイッチ群3のASW48〜
ASW51とアナログスイッチ群4のASW52〜ASW55のそれ
ぞれの内、どれか一つづつを選択するデコーダ回路41
への入力を示し、デコーダ出力S40〜S55はアナログス
イッチ群1のASW40〜ASW43とアナログスイッチ群2の
ASW 44〜ASW47とアナログスイッチ群3のASW48〜A
SW51とアナログスイッチ群4のASW52〜ASW55に対して
それぞれ出力される。これらアナログスイッチASW40〜
ASW55は、デコーダ回路41より出力されるデコーダ出
力S40〜S55であるSn信号がハイレベルの時に導通
(ON)し、ローレベルの時に非導通(OFF)とな
る。
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路41にお
いて、入力端子D40,D41,D42,D43,D44,D45,
D46,D47にそれぞれ入力される8ビットのディジタル
入力信号は、これらディジタル入力信号に対してアナロ
グスイッチ群1のASW40〜ASW43とアナログスイッチ群
2のASW44〜ASW47とアナログスイッチ群3のASW48〜
ASW51とアナログスイッチ群4のASW52〜ASW55のそれ
ぞれの内、どれか一つづつを選択するデコーダ回路41
への入力を示し、デコーダ出力S40〜S55はアナログス
イッチ群1のASW40〜ASW43とアナログスイッチ群2の
ASW 44〜ASW47とアナログスイッチ群3のASW48〜A
SW51とアナログスイッチ群4のASW52〜ASW55に対して
それぞれ出力される。これらアナログスイッチASW40〜
ASW55は、デコーダ回路41より出力されるデコーダ出
力S40〜S55であるSn信号がハイレベルの時に導通
(ON)し、ローレベルの時に非導通(OFF)とな
る。
【0056】ここで、G0〜G7の8ビットのディジタル
入力信号とデコーダ内のどれか4つのSn出力を選択す
るかについての論理表を表7〜表10に示す。
入力信号とデコーダ内のどれか4つのSn出力を選択す
るかについての論理表を表7〜表10に示す。
【0057】
【表7】
【0058】
【表8】
【0059】
【表9】
【0060】
【表10】
【0061】表7〜表10に示すように、デコーダ回路
41により選択されたSn出力により、アナログスイッ
チ群1〜4に接続されているアナログスイッチのそれぞ
れ1つづつがオンし、これら導通したそれぞれのアナロ
グスイッチ間に接続されている抵抗の抵抗分割により、
電源電圧の和の1/4の出力電圧を表示データとして液
晶表示装置に供給する。
41により選択されたSn出力により、アナログスイッ
チ群1〜4に接続されているアナログスイッチのそれぞ
れ1つづつがオンし、これら導通したそれぞれのアナロ
グスイッチ間に接続されている抵抗の抵抗分割により、
電源電圧の和の1/4の出力電圧を表示データとして液
晶表示装置に供給する。
【0062】例えば、基準電源電圧の最大値を24Vと
した場合、上記電源電圧の比率により、各基準電源端子
V40〜V52にそれぞれ入力される電源電圧をそれぞれv
40〜v52とすると、v52=24V,v51=16V,v50
=8V,v49=6V,v48=4V,v47=2V,v46=
1.5V,v45=1V,v44=0.5V,v43=0.3
75V,v42=0.25,v41=0.125,v40=0
Vとなる。
した場合、上記電源電圧の比率により、各基準電源端子
V40〜V52にそれぞれ入力される電源電圧をそれぞれv
40〜v52とすると、v52=24V,v51=16V,v50
=8V,v49=6V,v48=4V,v47=2V,v46=
1.5V,v45=1V,v44=0.5V,v43=0.3
75V,v42=0.25,v41=0.125,v40=0
Vとなる。
【0063】ここで、入力信号がG0=1,G1=1,G
2=1,G3=1,G4=1,G5=1,G6=1,G7=1
であれば、表10に示すようにデコーダ出力はS55,S
51,S47,S43であるからアナログスイッチASW55,A
SW51,ASW47,ASW43が導通(ON)し、直列接続され
た抵抗R41,R42の両端にはそれぞれ0.375Vと
1.5Vがかかり、接続点Aの電圧は (1.5V−0.375V)×1/4+0.375=
0.65625V となる。
2=1,G3=1,G4=1,G5=1,G6=1,G7=1
であれば、表10に示すようにデコーダ出力はS55,S
51,S47,S43であるからアナログスイッチASW55,A
SW51,ASW47,ASW43が導通(ON)し、直列接続され
た抵抗R41,R42の両端にはそれぞれ0.375Vと
1.5Vがかかり、接続点Aの電圧は (1.5V−0.375V)×1/4+0.375=
0.65625V となる。
【0064】また、直列接続された抵抗R43,R48,R
44の直列回路の両端電圧はそれぞれ1.5Vと6Vとな
り、接続点Bの電圧は、 (6V−1.5V)×1/4+1.5V=2.625V となり、接続点Cの電圧は、 (6V−1.5V)×3/4+1.5V=4.875V となる。
44の直列回路の両端電圧はそれぞれ1.5Vと6Vとな
り、接続点Bの電圧は、 (6V−1.5V)×1/4+1.5V=2.625V となり、接続点Cの電圧は、 (6V−1.5V)×3/4+1.5V=4.875V となる。
【0065】さらに、直列接続された抵抗R45,R46の
両端電圧はそれぞれ6Vと24Vとなり、接続点Dの電
圧は、 (24V−6V)×3/4+6V=19.5V となる。
両端電圧はそれぞれ6Vと24Vとなり、接続点Dの電
圧は、 (24V−6V)×3/4+6V=19.5V となる。
【0066】さらに、直列接続された抵抗R47,R49の
両端電圧はそれぞれ0.65625Vと2.625Vと
なり、抵抗R47,R49の接続点Eの電圧は、 (2.625V−0.65625V)×1/3+0.6
5625V=1.3125V さらに、直列接続された抵抗R50,R51の両端電圧はそ
れぞれ4.875Vと19.5Vとなり、抵抗R50,R
51の接続点Fの電圧は、 (19.5V−4.875V)×2/3+4.875V
=14.625V となる。
両端電圧はそれぞれ0.65625Vと2.625Vと
なり、抵抗R47,R49の接続点Eの電圧は、 (2.625V−0.65625V)×1/3+0.6
5625V=1.3125V さらに、直列接続された抵抗R50,R51の両端電圧はそ
れぞれ4.875Vと19.5Vとなり、抵抗R50,R
51の接続点Fの電圧は、 (19.5V−4.875V)×2/3+4.875V
=14.625V となる。
【0067】したがって、表示データとなる出力電圧、
即ち、抵抗R52,R53の接続点の出力電圧は、その両端
に接続点E,Fが接続されるから、 (14.625V−1.3125V)×1/2+1.3
125=7.96775V となる。
即ち、抵抗R52,R53の接続点の出力電圧は、その両端
に接続点E,Fが接続されるから、 (14.625V−1.3125V)×1/2+1.3
125=7.96775V となる。
【0068】また、別の例を示すと、例えば入力信号が
G0=0,G1=1,G2=0,G3=0,G4=0,G5=
0,G6=0,G7=0であれば、表7に示すようにデコ
ーダ出力はS52,S48,S44,S42であるからASW52と
ASW48とASW44とASW42がオンし、直列接続された抵抗
R41,R42の両端にはそれぞれ0.25Vと1Vがかか
り、接続点Aの電圧は (0.25V−0V)×3/4=0.1875V となる。
G0=0,G1=1,G2=0,G3=0,G4=0,G5=
0,G6=0,G7=0であれば、表7に示すようにデコ
ーダ出力はS52,S48,S44,S42であるからASW52と
ASW48とASW44とASW42がオンし、直列接続された抵抗
R41,R42の両端にはそれぞれ0.25Vと1Vがかか
り、接続点Aの電圧は (0.25V−0V)×3/4=0.1875V となる。
【0069】また、直列接続された抵抗R43,R48,R
44の直列回路の両端電圧はそれぞれ0Vと0Vとなり、
接続点Bの電圧は、 (0V−0V)×1/4=0V となり、接続点Cの電圧も、 (0V−0V)×3/4=0V となる。
44の直列回路の両端電圧はそれぞれ0Vと0Vとなり、
接続点Bの電圧は、 (0V−0V)×1/4=0V となり、接続点Cの電圧も、 (0V−0V)×3/4=0V となる。
【0070】さらに、直列接続された抵抗R45,R46の
両端電圧はそれぞれ0Vと0Vとなり、接続点Dの電圧
は、 (0V−0V)×3/4=0V となる。
両端電圧はそれぞれ0Vと0Vとなり、接続点Dの電圧
は、 (0V−0V)×3/4=0V となる。
【0071】さらに、直列接続された抵抗R47,R49の
両端電圧はそれぞれ0.1875Vと0Vとなり、接続
点Eの電圧は、 (0.1875V−0V)×2/3=0.125V となる。
両端電圧はそれぞれ0.1875Vと0Vとなり、接続
点Eの電圧は、 (0.1875V−0V)×2/3=0.125V となる。
【0072】さらに、直列接続された抵抗R50,R51の
両端電圧はそれぞれ0Vと0Vとなり、接続点Fの電圧
は、 (0V−0V)×2/3=0V となる。
両端電圧はそれぞれ0Vと0Vとなり、接続点Fの電圧
は、 (0V−0V)×2/3=0V となる。
【0073】したがって、表示データとなる出力電圧、
即ち、抵抗R52,R53の接続点の電圧は、その両端に接
続点E,Fが接続されるから、 (0.125V−0V)×1/2=0.0625V となる。
即ち、抵抗R52,R53の接続点の電圧は、その両端に接
続点E,Fが接続されるから、 (0.125V−0V)×1/2=0.0625V となる。
【0074】さらに、256階調表示時の一出力分の第
8の実施例を図12および図13に示す。図12および
図13において、図10および図11の構成と同じであ
るが、抵抗R52,R53の接続点である出力部からバッフ
ァ42を介して出力させる点が異なっている。これによ
り、出力自体の能力を上げることが可能となる。
8の実施例を図12および図13に示す。図12および
図13において、図10および図11の構成と同じであ
るが、抵抗R52,R53の接続点である出力部からバッフ
ァ42を介して出力させる点が異なっている。これによ
り、出力自体の能力を上げることが可能となる。
【0075】さらに、256階調表示時の一出力分の第
9の実施例を図14および図15に示す。図14および
図15において、図10および図11の構成と同じであ
るが、抵抗R52,R53の接続点である出力部からオペア
ンプ43を介して出力させることにより、出力電圧の安
定化を図るとともに、インピーダンス変換が可能とな
る。
9の実施例を図14および図15に示す。図14および
図15において、図10および図11の構成と同じであ
るが、抵抗R52,R53の接続点である出力部からオペア
ンプ43を介して出力させることにより、出力電圧の安
定化を図るとともに、インピーダンス変換が可能とな
る。
【0076】
【発明の効果】以上にように本発明によれば、基準電源
電圧の値に比率を持たせ、複数の選択スイッチを同時に
オンさせることにより、各基準電源電圧の組合せに応じ
て、各選択スイッチ間に接続されている抵抗の抵抗分割
により階調電圧を液晶表示装置に供給することができる
ため、多階調表示にもかかわらず基準電源端子およびそ
れらにそれぞれ接続される基準電源ラインを減少させる
ことができ、液晶駆動用集積回路のチップサイズを小さ
くすることができてコストの低減を図ることができる。
電圧の値に比率を持たせ、複数の選択スイッチを同時に
オンさせることにより、各基準電源電圧の組合せに応じ
て、各選択スイッチ間に接続されている抵抗の抵抗分割
により階調電圧を液晶表示装置に供給することができる
ため、多階調表示にもかかわらず基準電源端子およびそ
れらにそれぞれ接続される基準電源ラインを減少させる
ことができ、液晶駆動用集積回路のチップサイズを小さ
くすることができてコストの低減を図ることができる。
【図1】本発明の第1の実施例である16階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。
1出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。
【図2】本発明の第2の実施例である16階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。
1出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。
【図3】本発明の第3の実施例である16階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。
1出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。
【図4】本発明の第4の実施例である64階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。
1出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。
【図5】本発明の第4の実施例である64階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。
1出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。
【図6】本発明の第5の実施例である64階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。
1出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。
【図7】本発明の第5の実施例である64階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。
1出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。
【図8】本発明の第6の実施例である64階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。
1出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。
【図9】本発明の第6の実施例である64階調表示時の
1出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。
1出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。
【図10】本発明の第7の実施例である256階調表示
時の1出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。
時の1出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。
【図11】本発明の第7の実施例である256階調表示
時の1出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。
時の1出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。
【図12】本発明の第8の実施例である256階調表示
時の1出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。
時の1出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。
【図13】本発明の第8の実施例である256階調表示
時の1出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。
時の1出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。
【図14】本発明の第9の実施例である256階調表示
時の1出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。
時の1出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。
【図15】本発明の第9の実施例である256階調表示
時の1出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。
時の1出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。
【図16】従来のカラー液晶表示装置における駆動用階
調電圧発生装置のブロック図である。
調電圧発生装置のブロック図である。
【図17】図16の駆動用階調電圧発生装置における各
要部の信号波形を示すタイミングチャートである。
要部の信号波形を示すタイミングチャートである。
11、21、41 デコーダ回路 12、22、42 バッファ 13、23、43 オペアンプ DM10〜DM13、DM20〜DM25、DM40〜DM47
データメモリ回路 DL10〜DL13、DL20〜DL25、DL40〜DL47
ディスプレイラッチ回路 ASW10〜ASW17、ASW20〜ASW31、ASW40〜ASW55、
アナログスイッチ R1、R2、R21〜R26、R41〜R53 抵抗
データメモリ回路 DL10〜DL13、DL20〜DL25、DL40〜DL47
ディスプレイラッチ回路 ASW10〜ASW17、ASW20〜ASW31、ASW40〜ASW55、
アナログスイッチ R1、R2、R21〜R26、R41〜R53 抵抗
Claims (5)
- 【請求項1】 複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、 該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを複数のスイッチ群に分け、これら各ス
イッチ群の出力端間に複数個の抵抗を設け、該複数個の
抵抗における抵抗分割部を出力部として、各スイッチ群
の選択スイッチがそれぞれスイッチングした基準電源電
圧の抵抗分割による階調電圧を出力する構成とした液晶
駆動用階調電圧発生装置。 - 【請求項2】 複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、 該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを2つのスイッチ群に分け、これら各ス
イッチ群の間に複数個の抵抗を介装し、該複数個の抵抗
における抵抗値の中間点を出力部として、該第1のスイ
ッチ群の選択スイッチがスイッチングした基準電源電圧
と該第2のスイッチ群の選択スイッチがスイッチングし
た基準電源電圧との和の1/2の階調電圧を出力する構
成とした液晶駆動用階調電圧発生装置。 - 【請求項3】 複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、 該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを3つのスイッチ群に分け、第1のスイ
ッチ群の出力端と第2のスイッチ群の出力端、および該
第2のスイッチ群の出力端と第3のスイッチ群の出力端
それぞれの間に複数個の抵抗をそれぞれ介装し、さら
に、第1のスイッチ群と第2ノスイッチ群の間の抵抗値
が1:2になる第1の点と、第2のスイッチ群と第3の
スイッチ群の間の抵抗値が2:1になる第2の点とを設
け、該第1の点および第2の点の間に複数個の抵抗を介
装し、第1の点および第2の点の間に介装された複数個
の抵抗における抵抗値の中間点を出力部として、該第1
のスイッチ群の選択スイッチがスイッチングした基準電
源電圧と該第2のスイッチ群の選択スイッチがスイッチ
ングした基準電源電圧と該第3のスイッチ群の選択スイ
ッチがスイッチングした基準電源電圧の和の1/3の階
調電圧を出力する構成とした液晶駆動用階調電圧発生装
置。 - 【請求項4】 複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、 該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを4つのスイッチ群に分け、第1のスイ
ッチ群の出力端と第2のスイッチ群の出力端、該第2の
スイッチ群の出力端と第3のスイッチ群の出力端、およ
び該第3のスイッチ群の出力端と第4のスイッチ群の出
力端それぞれの間に複数個の抵抗をそれぞれ介装し、さ
らに、該第1のスイッチ群と第2のスイッチ群の間の抵
抗値が1:3になる第1の点と、該第2のスイッッチ群
と第3のスイッチ群の間の抵抗値が1:3になる第2の
点と、該第2のスイッッチ群と第3のスイッチ群の間の
抵抗値が3:1になる第3の点と、該第3のスイッチ群
と第4のスイッチ群の間の抵抗値が3:1になる第4の
点を設け、さらに、該第1の点と第2の点の間に複数個
の抵抗を介装し、該第1の点と第2の点の間に介装され
た複数個の抵抗の抵抗値が1:2になる第5の点と、該
第3の点と第4の点の間に複数個の抵抗を介装し、該第
3の点と第4の点の間に介装された複数個の抵抗の抵抗
値が2:1になる第6の点を設け、さらに、該第5の点
と第6の点の間に複数個の抵抗を介装し、該第5の点お
よび第6の点の間に介装された複数個の抵抗における抵
抗値の中間点を出力部として、該第1のスイッチ群の選
択スイッチがスイッチングした基準電源電圧と該第2の
スイッチ群の選択スイッチがスイッチングした基準電源
電圧と該第3のスイッチ群の選択スイッチがスイッチン
グした基準電源電圧と該第4のスイッチ群の選択スイッ
チがスイッチングした基準電源電圧の和の1/4の階調
電圧を出力する構成とした液晶用階調電圧発生装置。 - 【請求項5】 前記階調電圧が出力される出力部にバッ
ファ回路またはオペアンプを設けた請求項1、2、3ま
たは4記載の液晶駆動用階調電圧発生装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30053693A JPH07152349A (ja) | 1993-11-30 | 1993-11-30 | 液晶駆動用階調電圧発生装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30053693A JPH07152349A (ja) | 1993-11-30 | 1993-11-30 | 液晶駆動用階調電圧発生装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07152349A true JPH07152349A (ja) | 1995-06-16 |
Family
ID=17886011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30053693A Withdrawn JPH07152349A (ja) | 1993-11-30 | 1993-11-30 | 液晶駆動用階調電圧発生装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07152349A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001343948A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | ドライバ及び液晶ディスプレイ装置 |
JP2006352128A (ja) * | 2005-06-15 | 2006-12-28 | Asml Netherlands Bv | リソグラフィ装置、デバイス製造装置、これによって製造されるデバイスおよび分散型デジタル・アナログ変換による空間光変調器を用いる制御可能なパターニング装置 |
-
1993
- 1993-11-30 JP JP30053693A patent/JPH07152349A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001343948A (ja) * | 2000-05-30 | 2001-12-14 | Hitachi Ltd | ドライバ及び液晶ディスプレイ装置 |
JP2006352128A (ja) * | 2005-06-15 | 2006-12-28 | Asml Netherlands Bv | リソグラフィ装置、デバイス製造装置、これによって製造されるデバイスおよび分散型デジタル・アナログ変換による空間光変調器を用いる制御可能なパターニング装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100402209B1 (ko) | Da 변환기 및 이를 내장한 액정구동장치 | |
KR100339807B1 (ko) | Da 변환기 및 이를 사용한 액정구동장치 | |
KR101243169B1 (ko) | 디지털·아날로그 변환기 | |
US7425941B2 (en) | Source driver of liquid crystal display | |
KR100471623B1 (ko) | 계조 표시용 전압 발생 장치, 및 그것을 포함하는 계조표시 장치 | |
JP2002014656A (ja) | 多階調デジタル映像データを表示するための駆動回路及びその方法 | |
US8111184B2 (en) | Digital-to-analog converting circuit, data driver and display device | |
US7423572B2 (en) | Digital-to-analog converter | |
US5477234A (en) | Liquid crystal display apparatus | |
CN104821828B (zh) | 低压数字模拟信号转换电路、数据驱动电路和显示*** | |
KR100822801B1 (ko) | 디지털-아날로그 변환기 및 그것을 포함하는 소스 드라이버 | |
US7262756B2 (en) | Display apparatus | |
CN110379396B (zh) | 伽马电压产生方法、产生电路、源极驱动电路、驱动芯片以及显示装置 | |
US7295142B2 (en) | Digital-to-analog converter with short integration time constant | |
US7671775B2 (en) | Digital-to-analog converter | |
KR101182300B1 (ko) | 액정표시장치의 구동회로 및 이의 구동방법 | |
US7116300B2 (en) | Drive circuit and image display apparatus | |
JP4676183B2 (ja) | 階調電圧生成装置,液晶駆動装置,液晶表示装置 | |
KR100789700B1 (ko) | 가분할 저항 셀을 구비하는 dac | |
JPH07152349A (ja) | 液晶駆動用階調電圧発生装置 | |
US6580410B1 (en) | Liquid crystal display | |
US7982650B2 (en) | Digital-to-analog converter (DAC) and an associated method | |
JPH0720821A (ja) | 多階調薄膜トランジスタ液晶表示装置 | |
CN117789652A (zh) | 数字模拟转换电路、数据驱动器以及显示装置 | |
KR100396427B1 (ko) | 기준 전위 버스 라인의 수를 감소시키는 엘씨디 소스드라이버 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010130 |