JPH07152349A

JPH07152349A - 液晶駆動用階調電圧発生装置

Info

Publication number: JPH07152349A
Application number: JP30053693A
Authority: JP
Inventors: Shigeki Tamai; 滋樹玉井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-11-30
Filing date: 1993-11-30
Publication date: 1995-06-16

Abstract

(57)【要約】【目的】基準電源端子および基準電源ラインの必要数
を抑えて、集積回路のチップ面積の増大を抑制する。【構成】１６階調表示時、２つの基準電源電圧の和が
階調数の全ての値になるように、０：１：２：３：４：
８：１２に設定して各基準電源電圧の値に比率を持た
せ、複数の基準電源電圧Ｖ₁₀〜Ｖ₁₆がそれぞれ入力され
る複数のアナログスイッチＡ_SW10〜Ａ_SW17を２つのスイ
ッチ群に分け、これら各スイッチ群の間に抵抗Ｒ１，Ｒ
２を介装し、これら抵抗Ｒ１，Ｒ２における抵抗値の中
間点の抵抗分割部を出力部として、第１のスイッチ群の
アナログスイッチがスイッチングした基準電源電圧と第
２のスイッチ群のアナログスイッチがスイッチングした
基準電源電圧との和の１／２の階調電圧を各基準電源電
圧の組合せに応じて出力するので、基準電源端子などは
液晶表示に必要な階調数分も必要でなくなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置の駆動回
路における液晶駆動用階調電圧発生装置に関する。

【０００２】

【従来の技術】図１６は従来のカラー液晶表示装置にお
ける駆動用階調電圧発生装置のブロック図である。図１
６において、Ｇ₀，Ｇ₁，Ｇ₂はそれぞれ、各入力端子に
入力される３ビットのディジタル画像信号である。これ
ら信号Ｇ₀，Ｇ₁，Ｇ₂が入力される入力端子は、入力信
号Ｇ₀〜Ｇ₂を取り込む為のデータメモリ回路であるＤＭ
₀〜ＤＭ₂のデータ入力端子にそれぞれ接続されている。
信号ＳＲが入力される入力端子はＤＭ₀〜ＤＭ₂のクロッ
ク端子にそれぞれ接続されている。これらＤＭ₀〜ＤＭ₂
の出力端子Ｑはそれぞれ、ＤＭ₀〜ＤＭ₂の出力をラッチ
する為のディスプレイラッチ回路であるＤＬ₀〜ＤＬ₂の
データ入力端子にそれぞれ接続されている。また、信号
ＬＳが入力される入力端子はＤＬ₀〜ＤＬ₂のクロック端
子にそれぞれ接続されている。これらＤＬ₀〜ＤＬ₂の出
力端子Ｑはそれぞれ、デコーダ回路１の入力端子Ｄ₀〜
Ｄ₂にそれぞれ接続され、そのデコーダ出力Ｓ₀〜Ｓ₇の
出力端子はそれぞれ、アナログスイッチＡ_SW0〜Ａ_SW7の
制御端子にそれぞれ接続されている。さらに、基準電源
端子Ｖ₀〜Ｖ₇はそれぞれ、アナログスイッチＡ_SW0〜Ａ
_SW7の入力端子にそれぞれ接続され、それぞれの出力端
子は階調電圧出力端に接続されている。

【０００３】上記構成により、デコーダ回路１の入力端
子Ｄ₀〜Ｄ₂に入力される各信号は、３ビットのディジタ
ル入力信号に対してアナログスイッチＡ_SW0〜Ａ_SW7の
内、どれか一つを選択するデコーダ内への入力を示し、
デコーダ出力Ｓ₀〜Ｓ₇は、そのデコーダ回路１の出力端
子からの出力を示している。

【０００４】ここで、これら３ビットディジタル入力信
号Ｇ₀〜Ｇ₂とデコーダ出力Ｓ₀〜Ｓ₇内のどのデコーダ出
力Ｓ_nを選択するかについての論理表を表１に示す。

【０００５】

【表１】

【０００６】表１に示すように、アナログスイッチＡ
_SWO〜Ａ_SW7はそれぞれ、デコーダ回路１より出力される
デコーダ出力Ｓ_nがハイレベルの時に導通（０Ｎ）し、
ローレベルの時に非導通（ＯＦＦ）となる。また、基準
電源端子Ｖ₀〜Ｖ₇は、８階調表示を行う為の基準端子を
示し、これら基準電源端子Ｖ₀〜Ｖ₇には８レベルの電圧
が外部よりそれぞれ供給されている。

【０００７】図１７は図１６の駆動用階調電圧発生装置
における各要部の信号波形を示すタイミングチャートで
ある。図１７に示すように、データメモリ回路であるＤ
Ｍ₀〜ＤＭ₂を制御する信号ＳＲがハイレベルの時、３ビ
ットのディジタル入力信号Ｇ₀〜Ｇ₂はそのままＤＭ₀〜
ＤＭ₂のＱ出力から出力され、ＤＬ₀〜ＤＬ₂のディスプ
レイラッチ回路の各入力端子に導かれる。また、信号Ｓ
Ｒがハイレベルからローレベルに立ち下がった時、ＤＭ
₀〜ＤＭ₂は、入力信号Ｇ₀〜Ｇ₂の値が保持され、信号Ｓ
Ｒがローレベルの期間は入力信号Ｇ₀〜Ｇ₂が変化しても
ＤＭ₀〜ＤＭ₂のＱ出力は変化しない。

【０００８】次に、ディスプレイラッチ回路であるＤＬ
₀〜ＤＬ₂を制御するための信号ＬＳがハイレベルの時
は、ＤＬ₀〜ＤＬ₂のＱ出力には、ＤＭ₀〜ＤＭ₂のＱ出力
から出力される信号がそのまま導かれる。また、信号Ｌ
Ｓがハイレベルからローレベルに立ち下がった時、ＤＬ
₀〜ＤＬ₂のＱ出力には、その時点のＤＭ₀〜ＤＭ₂のＱ出
力から出力されている信号が保持される。さらに、信号
ＬＳがローレベルになっている期間は、ＤＭ₀〜ＤＭ₂の
Ｑ出力が変化しても、ＤＬ₀〜ＤＬ₂のＱ出力は変化しな
い。

【０００９】これらＤＬ₀〜ＤＬ₂のＱ出力は、デコーダ
回路１の入力端子Ｄ₀〜Ｄ₂に導かれ、３ビットの入力信
号Ｇ₀〜Ｇ₂で設定したアナログスイッチＡ_SW0〜Ａ_SW7に
供給されている８レベルの基準電源電圧の内、一つだけ
が選択されて出力電圧が表示データとして液晶表示装置
に供給される。

【００１０】

【発明が解決しようとする課題】上記従来の回路構成
は、８レベルの駆動電圧を表示データとして液晶表示装
置に供給する駆動回路の１出力部分を示しているが、さ
らなる多階調のレベルを液晶表示装置に供給するために
は、基準電源端子およびそれに接続される基準電源ライ
ンが階調数分必要となり、集積回路のチップ面積が増大
するという大きな問題があった。

【００１１】本発明は、上記従来の問題を解決するもの
で、基準電源端子および基準電源ラインの必要数を抑え
て、集積回路のチップ面積の増大を抑制することができ
る液晶駆動用階調電圧発生装置を提供することを目的と
する。

【００１２】

【課題を解決するための手段】本発明の液晶駆動用階調
電圧発生装置は、複数ビットのデータを入力してラッチ
する入力ラッチ部と、複数の基準電源電圧をそれぞれス
イッチングして出力する複数の選択スイッチと、該入力
ラッチ部からの複数ビットのデータに応じて該複数の選
択スイッチをスイッチング制御する選択制御部とを有す
る液晶駆動用階調電圧発生装置において、該複数の基準
電源電圧の値に所定の比率を持たせておき、該複数の基
準電源電圧がそれぞれ入力される該複数の選択スイッチ
を複数のスイッチ群に分け、これら各スイッチ群の出力
端間に複数個の抵抗を設け、該複数個の抵抗における抵
抗分割部を出力部として、各スイッチ群の選択スイッチ
がそれぞれスイッチングした基準電源電圧の抵抗分割に
よる階調電圧を出力する構成としたものであり、そのこ
とにより上記目的が達成される。

【００１３】また、本発明の液晶駆動用階調電圧発生装
置は、複数ビットのデータを入力してラッチする入力ラ
ッチ部と、複数の基準電源電圧をそれぞれスイッチング
して出力する複数の選択スイッチと、該入力ラッチ部か
らの複数ビットのデータに応じて該複数の選択スイッチ
をスイッチング制御する選択制御部とを有する液晶駆動
用階調電圧発生装置において、該複数の基準電源電圧の
値に所定の比率を持たせておき、該複数の基準電源電圧
がそれぞれ入力される該複数の選択スイッチを２つのス
イッチ群に分け、これら各スイッチ群の間に複数個の抵
抗を介装し、該複数個の抵抗における抵抗値の中間点を
出力部として、該第１のスイッチ群の選択スイッチがス
イッチングした基準電源電圧と該第２のスイッチ群の選
択スイッチがスイッチングした基準電源電圧との和の１
／２の階調電圧を出力する構成としたものであり、その
ことにより上記目的が達成される。

【００１４】さらに、本発明の液晶駆動用階調電圧発生
装置は、複数ビットのデータを入力してラッチする入力
ラッチ部と、複数の基準電源電圧をそれぞれスイッチン
グして出力する複数の選択スイッチと、該入力ラッチ部
からの複数ビットのデータに応じて該複数の選択スイッ
チをスイッチング制御する選択制御部とを有する液晶駆
動用階調電圧発生装置において、該複数の基準電源電圧
の値に所定の比率を持たせておき、該複数の基準電源電
圧がそれぞれ入力される該複数の選択スイッチを３つの
スイッチ群に分け、第１のスイッチ群の出力端と第２の
スイッチ群の出力端、および該第２のスイッチ群の出力
端と第３のスイッチ群の出力端それぞれの間に複数個の
抵抗をそれぞれ介装し、さらに、第１のスイッチ群と第
２ノスイッチ群の間の抵抗値が１：２になる第１の点
と、第２のスイッチ群と第３のスイッチ群の間の抵抗値
が２：１になる第２の点とを設け、該第１の点および第
２の点の間に複数個の抵抗を介装し、第１の点および第
２の点の間に介装された複数個の抵抗における抵抗値の
中間点を出力部として、該第１のスイッチ群の選択スイ
ッチがスイッチングした基準電源電圧と該第２のスイッ
チ群の選択スイッチがスイッチングした基準電源電圧と
該第３のスイッチ群の選択スイッチがスイッチングした
基準電源電圧の和の１／３の階調電圧を出力する構成と
したものであり、そのことにより上記目的が達成され
る。

【００１５】さらに、本発明の液晶駆動用階調電圧発生
装置は、複数ビットのデータを入力してラッチする入力
ラッチ部と、複数の基準電源電圧をそれぞれスイッチン
グして出力する複数の選択スイッチと、該入力ラッチ部
からの複数ビットのデータに応じて該複数の選択スイッ
チをスイッチング制御する選択制御部とを有する液晶駆
動用階調電圧発生装置において、該複数の基準電源電圧
の値に所定の比率を持たせておき、該複数の基準電源電
圧がそれぞれ入力される該複数の選択スイッチを４つの
スイッチ群に分け、第１のスイッチ群の出力端と第２の
スイッチ群の出力端、該第２のスイッチ群の出力端と第
３のスイッチ群の出力端、および該第３のスイッチ群の
出力端と第４のスイッチ群の出力端それぞれの間に複数
個の抵抗をそれぞれ介装し、さらに、該第１のスイッチ
群と第２のスイッチ群の間の抵抗値が１：３になる第１
の点と、該第２のスイッッチ群と第３のスイッチ群の間
の抵抗値が１：３になる第２の点と、該第２のスイッッ
チ群と第３のスイッチ群の間の抵抗値が３：１になる第
３の点と、該第３のスイッチ群と第４のスイッチ群の間
の抵抗値が３：１になる第４の点を設け、さらに、該第
１の点と第２の点の間に複数個の抵抗を介装し、該第１
の点と第２の点の間に介装された複数個の抵抗の抵抗値
が１：２になる第５の点と、該第３の点と第４の点の間
に複数個の抵抗を介装し、該第３の点と第４の点の間に
介装された複数個の抵抗の抵抗値が２：１になる第６の
点を設け、さらに、該第５の点と第６の点の間に複数個
の抵抗を介装し、該第５の点および第６の点の間に介装
された複数個の抵抗における抵抗値の中間点を出力部と
して、該第１のスイッチ群の選択スイッチがスイッチン
グした基準電源電圧と該第２のスイッチ群の選択スイッ
チがスイッチングした基準電源電圧と該第３のスイッチ
群の選択スイッチがスイッチングした基準電源電圧と該
第４のスイッチ群の選択スイッチがスイッチングした基
準電源電圧の和の１／４の階調電圧を出力する構成とし
たものであり、そのことにより上記目的が達成される。

【００１６】さらに、好ましくは、本発明の液晶駆動用
階調電圧発生装置において、階調電圧が出力される出力
部にバッファ回路またはオペアンプを設けたものであ
り、そのことにより上記目的が達成される。

【００１７】

【作用】上記構成により、基準電源電圧の値に比率を持
たせて複数のスイッチ群それぞれの選択スイッチをそれ
ぞれ選択し、複数の基準電源電圧が供給される選択され
た選択スイッチの各出力端に設けられた複数の抵抗の抵
抗分割部より表示データとしての階調電圧を各基準電源
電圧の組合せに応じて得るので、基準電源端子やそれに
接続される基準電源ラインは液晶表示に必要な階調数分
も必要ではなくなり、集積回路のチップ面積は小さくな
る。

【００１８】

【実施例】以下、本発明の実施例について説明する。

【００１９】図１は本発明の第１の実施例である１６階
調表示時の１出力分を示す液晶駆動用階調電圧発生装置
の回路図である。図１において、入力信号Ｇ₀，Ｇ₁，Ｇ
₂，Ｇ₃はそれぞれ、４ビットのディジタル画像信号であ
る。各入力端子は、各入力端子にそれぞれ入力された入
力信号Ｇ₀〜Ｇ₃をそれぞれ取り込むためのデータメモリ
回路であるＤＭ₁₀〜ＤＭ₁₃のデータ入力端子にそれぞれ
接続されている。信号ＳＲが入力される入力端子はＤＭ
₁₀〜ＤＭ₁₃のクロック端子にそれぞれ接続されている。
これらＤＭ₁₀〜ＤＭ₁₃の出力端子Ｑはそれぞれ、ＤＭ₁₀
〜ＤＭ₁₃の出力をラッチするためのディスプレイラッチ
回路であるＤＬ₁₀〜ＤＬ₁₃のデータ入力端子にそれぞれ
接続されている。また、信号ＬＳが入力される入力端子
はＤＬ₁₀〜ＤＬ₁₃のクロック端子にそれぞれ接続されて
いる。これらＤＬ₁₀〜ＤＬ₁₃の出力端子Ｑはそれぞれ、
デコーダ回路１１の入力端子Ｄ₁₀〜Ｄ₁₃にそれぞれ接続
され、そのデコーダ出力Ｓ₁₀〜Ｓ₁₇の出力端子はそれぞ
れ、アナログスイッチＡ_SW10〜Ａ_SW17の制御端子にそれ
ぞれ接続されている。さらに、基準電源端子Ｖ₁₀はアナ
ログスイッチＡ_SW10，Ａ_SW14の入力端子にそれぞれ基準
電源ラインを介してそれぞれ接続され、基準電源端子Ｖ
₁₁はアナログスイッチＡ_SW11、基準電源端子Ｖ₁₂はアナ
ログスイッチＡ_SW12、基準電源端子Ｖ₁₃はアナログスイ
ッチＡ_SW13、基準電源端子Ｖ₁₄はアナログスイッチＡ
_SW15、基準電源端子Ｖ₁₅はアナログスイッチＡ_SW16、基
準電源端子Ｖ₁₆はアナログスイッチＡ_SW17の入力端子に
それぞれ基準電源ラインを介してそれぞれ接続されてい
る。これらアナログスイッチ群１を構成するアナログス
イッチＡ_SW10，Ａ_SW11，Ａ_SW12，Ａ_SW13の出力端子はそ
れぞれ、抵抗値Ｒの抵抗Ｒ₁の一方端に接続されてい
る。また、アナログスイッチ群２を構成するアナログス
イッチＡ_SW14，Ａ_SW15，Ａ_SW16，Ａ_SW17の出力端子はそ
れぞれ、抵抗値Ｒの抵抗Ｒ₂の一方端に接続されてい
る。これら抵抗Ｒ₁，Ｒ₂の他方端の接続点は階調電圧出
力端に接続されている。

【００２０】これらデータメモリ回路およびディスプレ
イラッチ回路により入力ラッチ回路が構成され、複数ビ
ットのデータを入力してラッチする。この入力ラッチ回
路の他に、図１には本発明に直接関係しないので図示さ
れていないが、表示位置を決めるシフトレジスタ、入力
ラッチ回路に書き込まれたデータをシフトレジスタの出
力でサンプル位置を決めるサンプルメモリ回路、このサ
ンプルメモリ回路からのサンプリングデータを記憶させ
るためのホールドメモリ回路などがある。

【００２１】ここで、基準電源端子Ｖ₁₀〜Ｖ₁₆にはそれ
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子Ｖ₁₀〜Ｖ₁₆にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の値の
内、２つの基準電源電圧の和が階調数の全ての値になる
ように、０：１：２：３：４：８：１２に設定する。

【００２２】上記構成による動作タイミングは従来の液
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路１１にお
いて、入力端子Ｄ₁₀，Ｄ₁₁，Ｄ₁₂，Ｄ₁₃に入力される４
ビットのディジタル入力信号は、これらディジタル入力
信号に対してアナログスイッチ群１のＡ_SW10〜Ａ_SW13と
アナログスイッチ群２のＡ_SW14〜Ａ_SW17のそれぞれの
内、どれか一つづつを選択するデコーダ内の入力を示
し、デコーダ出力Ｓ₁₀〜Ｓ₁₇はアナログスイッチ群１の
Ａ_SW10〜Ａ_SW ₁₃とアナログスイッチ群２のＡ_SW14〜Ａ
_SW17に対してそれぞれ出力される。これらアナログスイ
ッチＡ_SW10〜Ａ_SW17は、デコーダ回路１１より出力され
るデコーダ出力Ｓ₁₀〜Ｓ₁₇であるＳ_n出力がハイレベル
の時に導通（ＯＮ）し、ローレベルの時に非導通（ＯＦ
Ｆ）となる。

【００２３】ここで、Ｇ₀〜Ｇ₃の４ビットのディジタル
入力信号とデコーダ内のどれか２つのＳ_n出力を選択す
るかについての論理表を表２に示す。

【００２４】

【表２】

【００２５】表２に示すように、デコーダ回路１１によ
り選択されたＳ_n出力により、アナログスイッチ群１お
よびアナログスイッチ群２に接続されているアナログス
イッチのそれぞれ一つづつがオンし、これら導通したア
ナログスイッチ間に接続されている抵抗Ｒ₁，Ｒ₂の抵抗
分割により、電源電圧の和の１／２の出力電圧を表示デ
ータとして液晶表示装置に供給する。

【００２６】例えば、基準電源電圧の最大値を６Ｖとし
た場合、上記電源電圧の値の比率により、各基準電源端
子Ｖ₁₀〜Ｖ₁₆にそれぞれ入力される電源電圧をｖ₁₀〜ｖ
₁₆とすると、ｖ₁₆＝６Ｖ，ｖ₁₅＝４Ｖ，ｖ₁₄＝２Ｖ，ｖ
₁₃＝１．５Ｖ，ｖ₁₂＝１Ｖ，ｖ₁₁＝０．５Ｖ，ｖ₁₀＝０
Ｖとなる。入力信号がＧ₀＝１，Ｇ₁＝１，Ｇ₂＝１，Ｇ₃
＝１であれば、表２に示すようにデコーダ出力はＳ₁₇，
Ｓ₁₃であるからＡ_SW1 ₇とＡ_SW13がオンし、直列接続され
た抵抗Ｒ₁，Ｒ₂の両端にはそれぞれ６Ｖと１．５Ｖがか
かり、表示データとなる出力電圧は、（６Ｖ−１．５Ｖ）×１／２＋１．５Ｖ＝３．７５Ｖとなる。

【００２７】また、入力信号がＧ₀＝０，Ｇ₁＝１，Ｇ₂
＝０，Ｇ₃＝０であれば、表２に示すようにデコーダ出
力はＳ₁₄，Ｓ₁₂であるからＡ_SW14とＡ_SW12がオンし、直
列接続された抵抗Ｒ₁，Ｒ₂の両端にはそれぞれ０Ｖと１
Ｖがかかり、表示データとなる出力電圧は、（１Ｖ−０Ｖ）×１／２＝０．５Ｖとなる。

【００２８】以上のように、１６階調の場合、基準電源
電圧の比率を、Ｖ₁₀，Ｖ₁₁，Ｖ₁₂，Ｖ₁₃，Ｖ₁₄，Ｖ₁₅，
Ｖ₁₆をそれぞれ０：１：２：３：４：８：１２と言うよ
うにそれぞれ設定し、常に２つの基準電源に接続されて
いるアナログスイッチをオンさせれば、２つのアナログ
スイッチ間に接続されている抵抗の抵抗分割により階調
電圧を発生させることができる。

【００２９】さらに、１６階調表示時の一出力分の第２
の実施例を図２に示す。図２において、図１の構成と同
じであるが、抵抗Ｒ₁，Ｒ₂の接続点である出力部からバ
ッファ１２を介して出力させる点が異なっている。これ
により、出力特性の能力を上げることが可能となる。

【００３０】さらに、１６階調表示時の一出力分の第３
の実施例を図３に示す。図３において、図１の構成と同
じであるが、抵抗Ｒ₁，Ｒ₂の接続点である出力部からオ
ペアンプ１３を介して出力させることにより、出力電圧
の安定化を図るとともに、インピーダンス変換が可能と
なる。

【００３１】次に、第４の実施例である６４階調表示時
の一出力分を図４および図５に示す。図４および図５に
おいて、Ｇ₀，Ｇ₁，Ｇ₂，Ｇ₃，Ｇ₄，Ｇ₅はそれぞれ、６
ビットのディジタル画像信号である。入力信号Ｇ₀〜Ｇ₅
が入力される各入力端子は、入力信号Ｇ₀〜Ｇ₅をそれぞ
れ取り込むためのデータメモリ回路であるＤＭ₂₀〜ＤＭ
₂₅のデータ入力端子にそれぞれ接続されている。信号Ｓ
Ｒが入力される入力端子はＤＭ₂₀〜ＤＭ₂₅のクロック端
子にそれぞれ接続されている。これらＤＭ₂₀〜ＤＭ₂₅の
出力端子Ｑはそれぞれ、ＤＭ₂₀〜ＤＭ₂₅の出力をラッチ
するためのディスプレイラッチ回路であるＤＬ₂₀〜ＤＬ
₂₅のデータ入力端子にそれぞれ接続されている。また、
信号ＬＳが入力される入力端子はＤＬ₂₀〜ＤＬ₂₅のクロ
ック端子にそれぞれ接続されている。これらＤＬ₂₀〜Ｄ
Ｌ₂₅の出力端子Ｑはそれぞれ、デコーダ回路２１の入力
端子Ｄ₂₀〜Ｄ₂₅にそれぞれ接続され、そのデコーダ出力
Ｓ₂₀〜Ｓ₃₁がそれぞれ出力される出力端子はそれぞれ、
アナログスイッチＡ_SW20〜Ａ_SW31の制御端子にそれぞれ
接続されている。さらに、基準電源端子Ｖ₂₀はアナログ
スイッチＡ_SW20，Ａ_SW24，Ａ_SW28の入力端子にそれぞれ
基準電源ラインを介してそれぞれ接続され、基準電源端
子Ｖ₂₁はアナログスイッチＡ_SW21、基準電源端子Ｖ₂₂は
アナログスイッチＡ_SW22、基準電源端子Ｖ₂₃はアナログ
スイッチＡ_SW ₂₃、基準電源端子Ｖ₂₄はアナログスイッチ
Ａ_SW25、基準電源端子Ｖ₂₅はアナログスイッチＡ_SW26、
基準電源端子Ｖ₂₆はアナログスイッチＡ_SW27、さらに、
基準電源端子Ｖ₂₇はアナログスイッチＡ_SW29、基準電源
端子Ｖ₂₈はアナログスイッチＡ_SW30、基準電源端子Ｖ₂₉
はアナログスイッチＡ_SW31の入力端子にそれぞれ基準電
源ラインを介してそれぞれ接続されている。これらアナ
ログスイッチ群１を構成するアナログスイッチＡ_SW20，
Ａ_SW21，Ａ_SW22，Ａ_SW23の出力端子はそれぞれ、抵抗値
Ｒの抵抗Ｒ₂₁の一方端に接続されている。また、アナロ
グスイッチ群２を構成するアナログスイッチＡ_SW24，Ａ
_SW25，Ａ_SW26，Ａ_SW27の出力端子はそれぞれ、抵抗値２
Ｒの抵抗Ｒ₂₂，Ｒ₂₃の一方端の接続点に接続されてい
る。さらに、アナログスイッチ群３を構成するアナログ
スイッチＡ_SW28，Ａ_SW29，Ａ_SW30，Ａ_SW31の出力端子は
それぞれ、抵抗値Ｒの抵抗Ｒ₂₄の一方端に接続されてい
る。これら抵抗Ｒ₂₁，Ｒ₂₂の他方端の接続点Ａは抵抗値
Ｒの抵抗Ｒ₂₅の一方端に接続されている。また、抵抗Ｒ
₂₃，Ｒ₂₄の他方端の接続点Ｂは抵抗値Ｒの抵抗Ｒ₂₆の一
方端に接続されている。さらに、これら抵抗Ｒ₂₅，Ｒ₂₆
の他方端の接続点は階調電圧出力端に接続されている。

【００３２】これら抵抗Ｒ₂₁〜Ｒ₂₆については、抵抗Ｒ
₂₁，Ｒ₂₄と、抵抗Ｒ₂₂，Ｒ₂₃と、抵抗Ｒ₂₅，Ｒ₂₆のそれ
ぞれで抵抗値は同じであるが、抵抗Ｒ₂₂，Ｒ₂₃の抵抗値
は抵抗Ｒ₂₁，Ｒ₂₄の抵抗値の２倍の抵抗値になるように
に設定しなければならない。なお、Ｒ₂₁，Ｒ₂₄，Ｒ₂₅，
Ｒ₂₆の抵抗値は同じでもよい。

【００３３】ここで、基準電源端子Ｖ₂₀〜Ｖ₂₉にはそれ
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子Ｖ₂₀〜Ｖ₂₉にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の値の
内、３つの電源電圧の和が階調数の全ての値になるよう
に、０：１：２：３：４：８：１２：１６：３２：４８
に設定する。

【００３４】上記構成による動作タイミングは従来の液
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路２１にお
いて、入力端子Ｄ₂₀，Ｄ₂₁，Ｄ₂₂，Ｄ₂₃，Ｄ₂₄，Ｄ₂₅に
それぞれ入力される６ビットのディジタル入力信号は、
これらディジタル入力信号に対してアナログスイッチ群
１のＡ_SW20〜Ａ_SW23とアナログスイッチ群２のＡ_SW24〜
Ａ_SW27とアナログスイッチ群３のＡ_ＳＷ２８〜Ａ
_ＳＷ３１のそれぞれの内、どれか一つづつを選択するデ
コーダ回路２１への入力を示し、デコーダ出力Ｓ₂₀〜Ｓ
₃₁はそれぞれアナログスイッチ群１のＡ_SW20〜Ａ_SW23と
アナログスイッチ群２のＡ_SW24〜Ａ_SW27とアナログスイ
ッチ群３のＡ_SW28〜Ａ_SW31に対してそれぞれ出力され
る。これらアナログスイッチＡ_SW20〜Ａ_SW31は、デコー
ダ回路２１より出力されるデコーダ出力Ｓ₂₀〜Ｓ₃₁であ
るＳ_n出力がハイレベルの時に導通（ＯＮ）し、ローレ
ベルの時に非導通（ＯＦＦ）となる。

【００３５】ここで、Ｇ₀〜Ｇ₅の６ビットのディジタル
入力信号とデコーダ回路２１からの３つのＳ_n出力をど
のように選択するかについての論理表を表３〜表６に示
す。

【００３６】

【表３】

【００３７】

【表４】

【００３８】

【表５】

【００３９】

【表６】

【００４０】表３〜表６に示すように、デコーダ回路２
１により選択されたＳ_n出力により、アナログスイッチ
群１〜３に接続されているアナログスイッチのそれぞれ
１つづつがオンし、これら導通したそれぞれのアナログ
スイッチ間に接続されている抵抗の抵抗分割により、電
源電圧の和の１／３の出力電圧を表示データとして液晶
表示装置に供給する。

【００４１】例えば、基準電源電圧の最大値を１２Ｖと
した場合、上記電源電圧の値の比率により、各基準電源
端子Ｖ₂₀〜Ｖ₂₉にそれぞれ入力される電源電圧をｖ₂₀〜
ｖ₂₉とすると、ｖ₂₉＝１２Ｖ，ｖ₂₈＝８Ｖ，ｖ₂₇＝４
Ｖ，ｖ₂₆＝３Ｖ，ｖ₂₅＝２Ｖ，ｖ₂₄＝１Ｖ，ｖ₂₃＝０．
７５Ｖ，ｖ₂₂＝０．５Ｖ，ｖ₂₁＝０．２５，ｖ₂₀＝０Ｖ
となる。

【００４２】ここで、入力信号がＧ₀＝１，Ｇ₁＝１，Ｇ
₂＝１，Ｇ₃＝１，Ｇ₄＝１，Ｇ₅＝１であれば、表６に示
すようにデコーダ出力はＳ₃₁，Ｓ₂₇，Ｓ₂₃であるからＡ
_SW31とＡ_SW27とＡ_SW23がオンし、直列接続された抵抗Ｒ
₂₁，Ｒ₂₂の両端にはそれぞれ０．７５Ｖと３Ｖがかか
り、抵抗Ｒ₂₁，Ｒ₂₂の接続点Ａの電圧は、（３Ｖ−０．７５Ｖ）×１／３＋０．７５＝１．５Ｖとなる。

【００４３】また、直列接続された抵抗Ｒ₂₃，Ｒ₂₄の両
端電圧はそれぞれ３Ｖと１２Ｖとなり、抵抗Ｒ₂₃，Ｒ₂₄
の接続点Ｂの電圧は、（１２Ｖ−３Ｖ）×２／３＋３Ｖ＝９Ｖとなる。

【００４４】したがって、直列接続された抵抗Ｒ₂₅，Ｒ
₂₆の両端電圧はそれぞれ１．５Ｖと９Ｖとなり、抵抗Ｒ
₂₅，Ｒ₂₆の接続点における、表示データとなる出力電圧
は、（９Ｖ−１．５Ｖ）×１／２＋１．５＝５．２５Ｖとなる。

【００４５】また、別の例を示すと、例えば入力信号が
Ｇ₀＝０，Ｇ₁＝１，Ｇ₂＝０，Ｇ₄＝０，Ｇ₅＝０であれ
ば、表３に示すように、デコーダ出力はＳ₂₈，Ｓ₂₄，Ｓ
₂₂であるからＡ_SW28，Ａ_SW24，Ａ_SW22がオンし、直列接
続された抵抗Ｒ₂₁，Ｒ₂₂の両端にはそれぞれ０．５Ｖと
０Ｖがかかり、接続点Ａの電圧は、（０．５Ｖ−０Ｖ）×２／３＝０．３３Ｖとなる。

【００４６】また、直列接続された抵抗Ｒ₂₃，Ｒ₂₄の両
端電圧はそれぞれ０Ｖと０Ｖとなり、接続点Ｂの電圧
は、（０Ｖ−０Ｖ）×２／３＝０Ｖとなる。

【００４７】さらに、直列接続された抵抗Ｒ₂₅，Ｒ₂₆の
両端電圧はそれぞれ０．３３Ｖと０Ｖとなり、抵抗
Ｒ₂₅，Ｒ₂₆の接続点における、表示データとなる出力電
圧は、（０．３３Ｖ−０Ｖ）×１／２＝０．１７Ｖとなる。

【００４８】さらに、６４階調表示時の一出力分の第５
の実施例を図６および図７に示す。図６および図７にお
いて、図４および図５の構成と同じであるが、抵抗
Ｒ₂₅，Ｒ₂₆の接続点である出力部からバッファ２２を介
して出力させる点が異なっている。これにより、出力自
体の能力を上げることが可能となる。

【００４９】さらに、６４階調表示時の一出力分の第６
の実施例を図８および図９に示す。図８および図９にお
いて、図４および図５の構成と同じであるが、抵抗
Ｒ₂₅，Ｒ₂₆の接続点である出力部からオペアンプ２３を
介して出力させることにより、出力電圧の安定化を図る
とともに、インピーダンス変換が可能となる。

【００５０】次に、第７の実施例である２５６階調表示
時の一出力分を図１０および図１１に示す。図１０およ
び図１１において、Ｇ₀，Ｇ₁，Ｇ₂，Ｇ₃，Ｇ₄，Ｇ₅，Ｇ
₆，Ｇ₇はそれぞれ、８ビットのディジタル画像信号であ
る。各入力端子は、各入力端子にそれぞれ入力された入
力信号Ｇ₀〜Ｇ₇をそれぞれ取り込むためのデータメモリ
回路であるＤＭ₄₀〜ＤＭ₄₇のデータ入力端子にそれぞれ
接続されている。信号ＳＲが入力される入力端子はＤＭ
₄₀〜ＤＭ₄₇のクロック端子にそれぞれ接続されている。
これらＤＭ₄₀〜ＤＭ₄₇の出力端子Ｑはそれぞれ、ＤＭ₄₀
〜ＤＭ₄₇の出力をラッチするためのディスプレイラッチ
回路であるＤＬ₄₀〜ＤＬ₄₇のデータ入力端子にそれぞれ
接続されている。また、信号ＬＳが入力される入力端子
はＤＬ₄₀〜ＤＬ₄₇のクロック端子にそれぞれ接続されて
いる。これらＤＬ₄₀〜ＤＬ₄₇の出力端子Ｑはそれぞれ、
デコーダ回路４１の入力端子Ｄ₄₀〜Ｄ₄₇にそれぞれ接続
され、そのデコーダ出力Ｓ₄₀〜Ｓ₅₅が出力される各出力
端子は、アナログスイッチＡ_SW ₄₀〜Ａ_SW55の制御端子に
それぞれ接続されている。さらに、基準電源端子Ｖ₄₀は
アナログスイッチＡ_SW40，Ａ_SW44，Ａ_SW48，Ａ_SW52の入
力端子にそれぞれ基準電源ラインを介してそれぞれ接続
され、基準電源端子Ｖ₄₁はアナログスイッチＡ_SW ₄₁、基
準電源端子Ｖ₄₂はアナログスイッチＡ_SW42、基準電源端
子Ｖ₄₃はアナログスイッチＡ_SW43、基準電源端子Ｖ₄₄は
アナログスイッチＡ_SW45、基準電源端子Ｖ₄₅はアナログ
スイッチＡ_SW46、基準電源端子Ｖ₄₆はアナログスイッチ
Ａ_SW ₄₇、基準電源端子Ｖ₄₇はアナログスイッチＡ_SW49、
基準電源端子Ｖ₄₈はアナログスイッチＡ_SW50、基準電源
端子Ｖ₄₉はアナログスイッチＡ_SW51、さらに、基準電源
端子Ｖ₅₀はアナログスイッチＡ_SW53、基準電源端子Ｖ₅₁
はアナログスイッチＡ_SW54、基準電源端子Ｖ₅₂はアナロ
グスイッチＡ_SW55の入力端子にそれぞれ基準電源ライン
を介してそれぞれ接続されている。これらアナログスイ
ッチ群１を構成するアナログスイッチＡ_SW40，Ａ_SW41，
Ａ_SW42，Ａ_SW43の出力端子はそれぞれ、抵抗値Ｒの抵抗
Ｒ₄₁の一方端に接続されている。また、アナログスイッ
チ群２を構成するアナログスイッチＡ_SW44，Ａ_SW45，Ａ
_SW46，Ａ_SW47の出力端子はそれぞれ、抵抗値３Ｒの抵抗
Ｒ₄₂と、抵抗値Ｒの抵抗Ｒ₄₃の一方端の接続点に接続さ
れている。さらに、アナログスイッチ群３を構成するア
ナログスイッチＡ_SW48，Ａ_SW49，Ａ_SW50，Ａ_SW51の出力
端子はそれぞれ、抵抗値Ｒの抵抗Ｒ₄₄と、抵抗値３Ｒの
抵抗Ｒ₄₅の一方端の接続点に接続されている。さらに、
アナログスイッチ群４を構成するアナログスイッチＡ
_SW52，Ａ_SW53，Ａ_SW54，Ａ_SW55の出力端子はそれぞれ、
抵抗値Ｒの抵抗Ｒ₄₆の一方端に接続されている。これら
抵抗Ｒ₄₁，₄₂の他方端の接続点Ａは抵抗値Ｒの抵抗Ｒ₄₇
の一方端に接続され、また、抵抗Ｒ₄₃，Ｒ₄₄の他方端の
間には抵抗値２Ｒの抵抗Ｒ₄₈が接続され、これら抵抗Ｒ
₄₃の他方端と抵抗Ｒ₄₈との接続点Ｂは抵抗値２Ｒの抵抗
Ｒ₄₉の一方端に接続されている。さらに、抵抗Ｒ₄₄の他
方端と抵抗Ｒ₄₈との接続点Ｃは抵抗値２Ｒの抵抗Ｒ₅₀の
一方端に接続され、また、抵抗Ｒ₄₅，Ｒ₄₆の他方端の接
続点Ｄは抵抗値Ｒの抵抗Ｒ₅₁の一方端に接続されてい
る。さらに、抵抗Ｒ₅₇，Ｒ₅₉の他方端の接続点Ｅは抵抗
値Ｒの抵抗Ｒ₅₂の一方端に接続され、また、抵抗Ｒ₅₀，
Ｒ₅₁の他方端の接続点Ｆは抵抗値Ｒの抵抗Ｒ₅₃の一方端
に接続され、これら抵抗Ｒ₅₂，Ｒ₅₃の他方端の接続点は
階調電圧出力端に接続されている。

【００５１】即ち、抵抗Ｒ₄₁〜Ｒ₄₃，Ｒ₄₈，Ｒ₄₄〜Ｒ₄₆
は直列に接続されており、抵抗Ｒ₄₁，Ｒ₄₂の接続点Ａと
抵抗Ｒ₄₃，Ｒ₄₈の接続点Ｂとの間に抵抗Ｒ₄₇，Ｒ₄₉が直
列に接続されており、抵抗Ｒ₄₈，Ｒ₄₄の接続点Ｃと抵抗
Ｒ₄₅，Ｒ₄₆の接続点Ｄとの間に抵抗Ｒ₅₀，Ｒ₅₁が直列に
接続されている。さらに、抵抗Ｒ₄₇，Ｒ₄₉の接続点Ｅと
抵抗Ｒ₅₀，Ｒ₅₁の接続点Ｆとの間に抵抗Ｒ₅₂，Ｒ₅₃が直
列に接続されており、これら抵抗Ｒ₅₂，Ｒ₅₃の接続点を
出力部としている。

【００５２】また、抵抗Ｒ₄₁〜Ｒ₅₃については、抵抗Ｒ
₄₁，Ｒ₄₃，Ｒ₄₄，Ｒ₄₆と、抵抗Ｒ₄₇，Ｒ₅₁と、抵抗
Ｒ₄₉，Ｒ₅₀と、抵抗Ｒ₅₂，Ｒ₅₃のそれぞれで抵抗値は同
じであるが、抵抗Ｒ₄₂，Ｒ₄₅は抵抗Ｒ₄₁，Ｒ₄₃，Ｒ₄₄，
Ｒ₄₆の抵抗値の３倍であり、また、抵抗Ｒ₄₈は抵抗
Ｒ₄₁，Ｒ₄₃，Ｒ₄₄，Ｒ₄₆の抵抗値の２倍の抵抗値になる
ようにに設定しなければならない。また、抵抗Ｒ₄₉，Ｒ
₅₀はＲ₄₇，Ｒ₅₁の抵抗値の２倍に設定しなければならな
い。なお、Ｒ₄₁，Ｒ₄₃，Ｒ₄₄，Ｒ₄₆，Ｒ₄₇，Ｒ₅₁，
Ｒ₅₂，Ｒ₅₃の抵抗値は同じでもよい。

【００５３】ここで、基準電源端子Ｖ₄₀〜Ｖ₅₂にはそれ
ぞれ、各基準電源ラインがそれぞれ接続され、各基準電
源端子Ｖ₄₀〜Ｖ₅₂にそれぞれ入力される基準電源電圧の
値の比率はそれぞれ、これらの各基準電源電圧の内、４
つの電源電圧の和が階調数の全ての値になるように、
０：１：２：３：４：８：１２：１６：３２：４８：６
４：１２８に設定する。

【００５４】ただし、Ａ_SW40〜Ａ_SW43とＡ_SW44〜Ａ_SW47
とＡ_SW48〜Ａ_SW51とＡ_SW52〜Ａ_SW55の内、それぞれの群
から一つづつアナログスイッチが基準電源端子Ｖ₄₀に接
続されていればよく、ここでは、基準電源端子Ｖ₄₀にア
ナログスイッチＡ_SW40，Ａ_SW ₄₄，Ａ_SW48，Ａ_SW52をそれ
ぞれ接続している。

【００５５】上記構成による動作タイミングは従来の液
晶駆動用集積回路と同じであるが、基準電源電圧の値に
比率を持たせて複数のスイッチ群それぞれの選択スイッ
チをそれぞれ選択し、これら選択された選択スイッチの
出力端に設けられた複数の抵抗の抵抗分割部より表示デ
ータとしての階調電圧を各基準電源電圧の組合せに応じ
て得る点が異なっている。即ち、デコーダ回路４１にお
いて、入力端子Ｄ₄₀，Ｄ₄₁，Ｄ₄₂，Ｄ₄₃，Ｄ₄₄，Ｄ₄₅，
Ｄ₄₆，Ｄ₄₇にそれぞれ入力される８ビットのディジタル
入力信号は、これらディジタル入力信号に対してアナロ
グスイッチ群１のＡ_SW40〜Ａ_SW43とアナログスイッチ群
２のＡ_SW44〜Ａ_SW47とアナログスイッチ群３のＡ_SW48〜
Ａ_SW51とアナログスイッチ群４のＡ_SW52〜Ａ_SW55のそれ
ぞれの内、どれか一つづつを選択するデコーダ回路４１
への入力を示し、デコーダ出力Ｓ₄₀〜Ｓ₅₅はアナログス
イッチ群１のＡ_SW40〜Ａ_SW43とアナログスイッチ群２の
Ａ_SW ₄₄〜Ａ_SW47とアナログスイッチ群３のＡ_SW48〜Ａ
_SW51とアナログスイッチ群４のＡ_SW52〜Ａ_SW55に対して
それぞれ出力される。これらアナログスイッチＡ_SW40〜
Ａ_SW55は、デコーダ回路４１より出力されるデコーダ出
力Ｓ₄₀〜Ｓ₅₅であるＳ_n信号がハイレベルの時に導通
（ＯＮ）し、ローレベルの時に非導通（ＯＦＦ）とな
る。

【００５６】ここで、Ｇ₀〜Ｇ₇の８ビットのディジタル
入力信号とデコーダ内のどれか４つのＳ_n出力を選択す
るかについての論理表を表７〜表１０に示す。

【００５７】

【表７】

【００５８】

【表８】

【００５９】

【表９】

【００６０】

【表１０】

【００６１】表７〜表１０に示すように、デコーダ回路
４１により選択されたＳｎ出力により、アナログスイッ
チ群１〜４に接続されているアナログスイッチのそれぞ
れ１つづつがオンし、これら導通したそれぞれのアナロ
グスイッチ間に接続されている抵抗の抵抗分割により、
電源電圧の和の１／４の出力電圧を表示データとして液
晶表示装置に供給する。

【００６２】例えば、基準電源電圧の最大値を２４Ｖと
した場合、上記電源電圧の比率により、各基準電源端子
Ｖ₄₀〜Ｖ₅₂にそれぞれ入力される電源電圧をそれぞれｖ
₄₀〜ｖ₅₂とすると、ｖ₅₂＝２４Ｖ，ｖ₅₁＝１６Ｖ，ｖ₅₀
＝８Ｖ，ｖ₄₉＝６Ｖ，ｖ₄₈＝４Ｖ，ｖ₄₇＝２Ｖ，ｖ₄₆＝
１．５Ｖ，ｖ₄₅＝１Ｖ，ｖ₄₄＝０．５Ｖ，ｖ₄₃＝０．３
７５Ｖ，ｖ₄₂＝０．２５，ｖ₄₁＝０．１２５，ｖ₄₀＝０
Ｖとなる。

【００６３】ここで、入力信号がＧ₀＝１，Ｇ₁＝１，Ｇ
₂＝１，Ｇ₃＝１，Ｇ₄＝１，Ｇ₅＝１，Ｇ₆＝１，Ｇ₇＝１
であれば、表１０に示すようにデコーダ出力はＳ₅₅，Ｓ
₅₁，Ｓ₄₇，Ｓ₄₃であるからアナログスイッチＡ_SW55，Ａ
_SW51，Ａ_SW47，Ａ_SW43が導通（ＯＮ）し、直列接続され
た抵抗Ｒ₄₁，Ｒ₄₂の両端にはそれぞれ０．３７５Ｖと
１．５Ｖがかかり、接続点Ａの電圧は（１．５Ｖ−０．３７５Ｖ）×１／４＋０．３７５＝
０．６５６２５Ｖとなる。

【００６４】また、直列接続された抵抗Ｒ₄₃，Ｒ₄₈，Ｒ
₄₄の直列回路の両端電圧はそれぞれ１．５Ｖと６Ｖとな
り、接続点Ｂの電圧は、（６Ｖ−１．５Ｖ）×１／４＋１．５Ｖ＝２．６２５Ｖとなり、接続点Ｃの電圧は、（６Ｖ−１．５Ｖ）×３／４＋１．５Ｖ＝４．８７５Ｖとなる。

【００６５】さらに、直列接続された抵抗Ｒ₄₅，Ｒ₄₆の
両端電圧はそれぞれ６Ｖと２４Ｖとなり、接続点Ｄの電
圧は、（２４Ｖ−６Ｖ）×３／４＋６Ｖ＝１９．５Ｖとなる。

【００６６】さらに、直列接続された抵抗Ｒ₄₇，Ｒ₄₉の
両端電圧はそれぞれ０．６５６２５Ｖと２．６２５Ｖと
なり、抵抗Ｒ₄₇，Ｒ₄₉の接続点Ｅの電圧は、（２．６２５Ｖ−０．６５６２５Ｖ）×１／３＋０．６
５６２５Ｖ＝１．３１２５Ｖさらに、直列接続された抵抗Ｒ₅₀，Ｒ₅₁の両端電圧はそ
れぞれ４．８７５Ｖと１９．５Ｖとなり、抵抗Ｒ₅₀，Ｒ
₅₁の接続点Ｆの電圧は、（１９．５Ｖ−４．８７５Ｖ）×２／３＋４．８７５Ｖ
＝１４．６２５Ｖとなる。

【００６７】したがって、表示データとなる出力電圧、
即ち、抵抗Ｒ₅₂，Ｒ₅₃の接続点の出力電圧は、その両端
に接続点Ｅ，Ｆが接続されるから、（１４．６２５Ｖ−１．３１２５Ｖ）×１／２＋１．３
１２５＝７．９６７７５Ｖとなる。

【００６８】また、別の例を示すと、例えば入力信号が
Ｇ₀＝０，Ｇ₁＝１，Ｇ₂＝０，Ｇ₃＝０，Ｇ₄＝０，Ｇ₅＝
０，Ｇ₆＝０，Ｇ₇＝０であれば、表７に示すようにデコ
ーダ出力はＳ₅₂，Ｓ₄₈，Ｓ₄₄，Ｓ₄₂であるからＡ_SW52と
Ａ_SW48とＡ_SW44とＡ_SW42がオンし、直列接続された抵抗
Ｒ₄₁，Ｒ₄₂の両端にはそれぞれ０．２５Ｖと１Ｖがかか
り、接続点Ａの電圧は（０．２５Ｖ−０Ｖ）×３／４＝０．１８７５Ｖとなる。

【００６９】また、直列接続された抵抗Ｒ₄₃，Ｒ₄₈，Ｒ
₄₄の直列回路の両端電圧はそれぞれ０Ｖと０Ｖとなり、
接続点Ｂの電圧は、（０Ｖ−０Ｖ）×１／４＝０Ｖとなり、接続点Ｃの電圧も、（０Ｖ−０Ｖ）×３／４＝０Ｖとなる。

【００７０】さらに、直列接続された抵抗Ｒ₄₅，Ｒ₄₆の
両端電圧はそれぞれ０Ｖと０Ｖとなり、接続点Ｄの電圧
は、（０Ｖ−０Ｖ）×３／４＝０Ｖとなる。

【００７１】さらに、直列接続された抵抗Ｒ₄₇，Ｒ₄₉の
両端電圧はそれぞれ０．１８７５Ｖと０Ｖとなり、接続
点Ｅの電圧は、（０．１８７５Ｖ−０Ｖ）×２／３＝０．１２５Ｖとなる。

【００７２】さらに、直列接続された抵抗Ｒ₅₀，Ｒ₅₁の
両端電圧はそれぞれ０Ｖと０Ｖとなり、接続点Ｆの電圧
は、（０Ｖ−０Ｖ）×２／３＝０Ｖとなる。

【００７３】したがって、表示データとなる出力電圧、
即ち、抵抗Ｒ₅₂，Ｒ₅₃の接続点の電圧は、その両端に接
続点Ｅ，Ｆが接続されるから、（０．１２５Ｖ−０Ｖ）×１／２＝０．０６２５Ｖとなる。

【００７４】さらに、２５６階調表示時の一出力分の第
８の実施例を図１２および図１３に示す。図１２および
図１３において、図１０および図１１の構成と同じであ
るが、抵抗Ｒ₅₂，Ｒ₅₃の接続点である出力部からバッフ
ァ４２を介して出力させる点が異なっている。これによ
り、出力自体の能力を上げることが可能となる。

【００７５】さらに、２５６階調表示時の一出力分の第
９の実施例を図１４および図１５に示す。図１４および
図１５において、図１０および図１１の構成と同じであ
るが、抵抗Ｒ₅₂，Ｒ₅₃の接続点である出力部からオペア
ンプ４３を介して出力させることにより、出力電圧の安
定化を図るとともに、インピーダンス変換が可能とな
る。

【００７６】

【発明の効果】以上にように本発明によれば、基準電源
電圧の値に比率を持たせ、複数の選択スイッチを同時に
オンさせることにより、各基準電源電圧の組合せに応じ
て、各選択スイッチ間に接続されている抵抗の抵抗分割
により階調電圧を液晶表示装置に供給することができる
ため、多階調表示にもかかわらず基準電源端子およびそ
れらにそれぞれ接続される基準電源ラインを減少させる
ことができ、液晶駆動用集積回路のチップサイズを小さ
くすることができてコストの低減を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例である１６階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。

【図２】本発明の第２の実施例である１６階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。

【図３】本発明の第３の実施例である１６階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の回路図で
ある。

【図４】本発明の第４の実施例である６４階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。

【図５】本発明の第４の実施例である６４階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。

【図６】本発明の第５の実施例である６４階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。

【図７】本発明の第５の実施例である６４階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。

【図８】本発明の第６の実施例である６４階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の入力部の
回路図である。

【図９】本発明の第６の実施例である６４階調表示時の
１出力分を示す液晶駆動用階調電圧発生装置の出力部の
回路図である。

【図１０】本発明の第７の実施例である２５６階調表示
時の１出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。

【図１１】本発明の第７の実施例である２５６階調表示
時の１出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。

【図１２】本発明の第８の実施例である２５６階調表示
時の１出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。

【図１３】本発明の第８の実施例である２５６階調表示
時の１出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。

【図１４】本発明の第９の実施例である２５６階調表示
時の１出力分を示す液晶駆動用階調電圧発生装置の入力
部の回路図である。

【図１５】本発明の第９の実施例である２５６階調表示
時の１出力分を示す液晶駆動用階調電圧発生装置の出力
部の回路図である。

【図１６】従来のカラー液晶表示装置における駆動用階
調電圧発生装置のブロック図である。

【図１７】図１６の駆動用階調電圧発生装置における各
要部の信号波形を示すタイミングチャートである。

【符号の説明】

１１、２１、４１デコーダ回路１２、２２、４２バッファ１３、２３、４３オペアンプＤＭ₁₀〜ＤＭ₁₃、ＤＭ₂₀〜ＤＭ₂₅、ＤＭ₄₀〜ＤＭ₄₇
データメモリ回路ＤＬ₁₀〜ＤＬ₁₃、ＤＬ₂₀〜ＤＬ₂₅、ＤＬ₄₀〜ＤＬ₄₇
ディスプレイラッチ回路Ａ_SW10〜Ａ_SW17、Ａ_SW20〜Ａ_SW31、Ａ_SW40〜Ａ_SW55、
アナログスイッチＲ₁、Ｒ₂、Ｒ₂₁〜Ｒ₂₆、Ｒ₄₁〜Ｒ₅₃ 抵抗

Claims

【特許請求の範囲】

【請求項１】複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを複数のスイッチ群に分け、これら各ス
イッチ群の出力端間に複数個の抵抗を設け、該複数個の
抵抗における抵抗分割部を出力部として、各スイッチ群
の選択スイッチがそれぞれスイッチングした基準電源電
圧の抵抗分割による階調電圧を出力する構成とした液晶
駆動用階調電圧発生装置。
【請求項２】複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを２つのスイッチ群に分け、これら各ス
イッチ群の間に複数個の抵抗を介装し、該複数個の抵抗
における抵抗値の中間点を出力部として、該第１のスイ
ッチ群の選択スイッチがスイッチングした基準電源電圧
と該第２のスイッチ群の選択スイッチがスイッチングし
た基準電源電圧との和の１／２の階調電圧を出力する構
成とした液晶駆動用階調電圧発生装置。
【請求項３】複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを３つのスイッチ群に分け、第１のスイ
ッチ群の出力端と第２のスイッチ群の出力端、および該
第２のスイッチ群の出力端と第３のスイッチ群の出力端
それぞれの間に複数個の抵抗をそれぞれ介装し、さら
に、第１のスイッチ群と第２ノスイッチ群の間の抵抗値
が１：２になる第１の点と、第２のスイッチ群と第３の
スイッチ群の間の抵抗値が２：１になる第２の点とを設
け、該第１の点および第２の点の間に複数個の抵抗を介
装し、第１の点および第２の点の間に介装された複数個
の抵抗における抵抗値の中間点を出力部として、該第１
のスイッチ群の選択スイッチがスイッチングした基準電
源電圧と該第２のスイッチ群の選択スイッチがスイッチ
ングした基準電源電圧と該第３のスイッチ群の選択スイ
ッチがスイッチングした基準電源電圧の和の１／３の階
調電圧を出力する構成とした液晶駆動用階調電圧発生装
置。
【請求項４】複数ビットのデータを入力してラッチす
る入力ラッチ部と、複数の基準電源電圧をそれぞれスイ
ッチングして出力する複数の選択スイッチと、該入力ラ
ッチ部からの複数ビットのデータに応じて該複数の選択
スイッチをスイッチング制御する選択制御部とを有する
液晶駆動用階調電圧発生装置において、該複数の基準電源電圧の値に所定の比率を持たせてお
き、該複数の基準電源電圧がそれぞれ入力される該複数
の選択スイッチを４つのスイッチ群に分け、第１のスイ
ッチ群の出力端と第２のスイッチ群の出力端、該第２の
スイッチ群の出力端と第３のスイッチ群の出力端、およ
び該第３のスイッチ群の出力端と第４のスイッチ群の出
力端それぞれの間に複数個の抵抗をそれぞれ介装し、さ
らに、該第１のスイッチ群と第２のスイッチ群の間の抵
抗値が１：３になる第１の点と、該第２のスイッッチ群
と第３のスイッチ群の間の抵抗値が１：３になる第２の
点と、該第２のスイッッチ群と第３のスイッチ群の間の
抵抗値が３：１になる第３の点と、該第３のスイッチ群
と第４のスイッチ群の間の抵抗値が３：１になる第４の
点を設け、さらに、該第１の点と第２の点の間に複数個
の抵抗を介装し、該第１の点と第２の点の間に介装され
た複数個の抵抗の抵抗値が１：２になる第５の点と、該
第３の点と第４の点の間に複数個の抵抗を介装し、該第
３の点と第４の点の間に介装された複数個の抵抗の抵抗
値が２：１になる第６の点を設け、さらに、該第５の点
と第６の点の間に複数個の抵抗を介装し、該第５の点お
よび第６の点の間に介装された複数個の抵抗における抵
抗値の中間点を出力部として、該第１のスイッチ群の選
択スイッチがスイッチングした基準電源電圧と該第２の
スイッチ群の選択スイッチがスイッチングした基準電源
電圧と該第３のスイッチ群の選択スイッチがスイッチン
グした基準電源電圧と該第４のスイッチ群の選択スイッ
チがスイッチングした基準電源電圧の和の１／４の階調
電圧を出力する構成とした液晶用階調電圧発生装置。
【請求項５】前記階調電圧が出力される出力部にバッ
ファ回路またはオペアンプを設けた請求項１、２、３ま
たは４記載の液晶駆動用階調電圧発生装置。