JPH07142566A - 絶縁物分離半導体装置 - Google Patents
絶縁物分離半導体装置Info
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Abstract
(57)【要約】
【目的】簡単な工程により結晶欠陥の低減が実現可能な
絶縁物分離半導体装置を提供する。 【構成】側面が絶縁物隔壁９ａにより隣接半導体領域２
００から絶縁分離された島状半導体領域１００の表面部
に能動領域としての高濃度領域５，６，７が形成され
る。第１発明では、隣接半導体領域２００の全面にわた
って高濃度にドープされかつ高濃度領域５，６，７より
も深く、Ｎ型結晶欠陥抑止領域１１が形成され、これに
より結晶欠陥が低減される。第２発明では、Ｐ型高濃度
領域の表面部に高濃度のＮ型結晶欠陥抑止領域を備える
本発明の半導体装置は、同一構造、同一製造プロセスで
形成され、これによるい結晶欠陥が低減される。
絶縁物分離半導体装置を提供する。 【構成】側面が絶縁物隔壁９ａにより隣接半導体領域２
００から絶縁分離された島状半導体領域１００の表面部
に能動領域としての高濃度領域５，６，７が形成され
る。第１発明では、隣接半導体領域２００の全面にわた
って高濃度にドープされかつ高濃度領域５，６，７より
も深く、Ｎ型結晶欠陥抑止領域１１が形成され、これに
より結晶欠陥が低減される。第２発明では、Ｐ型高濃度
領域の表面部に高濃度のＮ型結晶欠陥抑止領域を備える
本発明の半導体装置は、同一構造、同一製造プロセスで
形成され、これによるい結晶欠陥が低減される。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁物分離半導体装置
に関する。
に関する。
【０００２】
【従来の技術】従来より、底面が半導体基板から絶縁分
離され、側面が絶縁物隔壁により隣接半導体領域から絶
縁分離された島状半導体領域を有し、この島状半導体領
域にトランジスタやダイオードなどの能動素子を形成し
た絶縁物分離半導体装置が広く製造されている。
離され、側面が絶縁物隔壁により隣接半導体領域から絶
縁分離された島状半導体領域を有し、この島状半導体領
域にトランジスタやダイオードなどの能動素子を形成し
た絶縁物分離半導体装置が広く製造されている。
【０００３】
【発明が解決しようとする課題】このような絶縁物分離
半導体装置において、島状半導体領域に形成される能動
素子の特性改善のために結晶欠陥を低減することが重要
であるが、従来はそのために複雑な工程の追加を必要と
した。特に絶縁物分離半導体装置では、接合分離型の半
導体装置に比較して島状半導体領域の表面における圧縮
応力が大きいので、結晶欠陥が発生し易い。
半導体装置において、島状半導体領域に形成される能動
素子の特性改善のために結晶欠陥を低減することが重要
であるが、従来はそのために複雑な工程の追加を必要と
した。特に絶縁物分離半導体装置では、接合分離型の半
導体装置に比較して島状半導体領域の表面における圧縮
応力が大きいので、結晶欠陥が発生し易い。
【０００４】本発明は上記問題点に鑑みなされたもので
あり、簡単な工程により結晶欠陥の低減が実現可能な絶
縁物分離半導体装置を提供することを、その目的として
いる。
あり、簡単な工程により結晶欠陥の低減が実現可能な絶
縁物分離半導体装置を提供することを、その目的として
いる。
【０００５】
【課題を解決するための手段】第１発明の半導体装置
は、底面が半導体基板から絶縁分離され、側面が絶縁物
隔壁により隣接半導体領域から絶縁分離された島状半導
体領域と、前記島状半導体領域の表面部に形成される高
濃度領域とを備える絶縁物分離半導体装置において、前
記隣接半導体領域の全面にわたって高濃度にドープされ
て前記高濃度領域よりも深く形成されたＮ型結晶欠陥抑
止領域を備えることを特徴としている。
は、底面が半導体基板から絶縁分離され、側面が絶縁物
隔壁により隣接半導体領域から絶縁分離された島状半導
体領域と、前記島状半導体領域の表面部に形成される高
濃度領域とを備える絶縁物分離半導体装置において、前
記隣接半導体領域の全面にわたって高濃度にドープされ
て前記高濃度領域よりも深く形成されたＮ型結晶欠陥抑
止領域を備えることを特徴としている。
【０００６】第２発明の半導体装置は、底面が半導体基
板から絶縁分離され、側面が絶縁物隔壁により隣接半導
体領域から絶縁分離された島状半導体領域と、ダイオー
ドのアノード又はラテラルｐｎｐバイポーラトランジス
タのエミッタ又はコレクタとして前記島状半導体領域の
表面部に形成されるＰ型高濃度領域とを備える絶縁物分
離半導体装置において、前記Ｐ型高濃度領域の表面部に
形成された高濃度のＮ型結晶欠陥抑止領域を備えること
を特徴としている。
板から絶縁分離され、側面が絶縁物隔壁により隣接半導
体領域から絶縁分離された島状半導体領域と、ダイオー
ドのアノード又はラテラルｐｎｐバイポーラトランジス
タのエミッタ又はコレクタとして前記島状半導体領域の
表面部に形成されるＰ型高濃度領域とを備える絶縁物分
離半導体装置において、前記Ｐ型高濃度領域の表面部に
形成された高濃度のＮ型結晶欠陥抑止領域を備えること
を特徴としている。
【０００７】好適な態様において、前記Ｎ型結晶欠陥抑
止領域は、リンを１×１０17原子／ｃｍ3 以上ドープし
て形成される。
止領域は、リンを１×１０17原子／ｃｍ3 以上ドープし
て形成される。
【０００８】
【作用及び発明の効果】側面が絶縁物隔壁により隣接半
導体領域から絶縁分離された島状半導体領域の表面部に
能動領域としての高濃度領域が形成される。更に第１発
明では、隣接半導体領域の全面にわたって高濃度にドー
プされかつ前記高濃度領域よりも深く、Ｎ型結晶欠陥抑
止領域が形成されている。
導体領域から絶縁分離された島状半導体領域の表面部に
能動領域としての高濃度領域が形成される。更に第１発
明では、隣接半導体領域の全面にわたって高濃度にドー
プされかつ前記高濃度領域よりも深く、Ｎ型結晶欠陥抑
止領域が形成されている。
【０００９】実験によれば、上記Ｎ型結晶欠陥抑止領域
が形成された本発明の半導体装置は、同一構造、同一製
造プロセスで形成され、ただ上記Ｎ型結晶欠陥抑止領域
を形成しない半導体装置に比べて結晶欠陥を格段に低減
できることが判明した。更に第２発明では、Ｐ型高濃度
領域の表面部に高濃度のＮ型結晶欠陥抑止領域を備える
本発明の半導体装置は、同一構造、同一製造プロセスで
形成され、ただ上記Ｎ型結晶欠陥抑止領域を形成しない
半導体装置に比べて結晶欠陥を格段に低減できることが
判明した。
が形成された本発明の半導体装置は、同一構造、同一製
造プロセスで形成され、ただ上記Ｎ型結晶欠陥抑止領域
を形成しない半導体装置に比べて結晶欠陥を格段に低減
できることが判明した。更に第２発明では、Ｐ型高濃度
領域の表面部に高濃度のＮ型結晶欠陥抑止領域を備える
本発明の半導体装置は、同一構造、同一製造プロセスで
形成され、ただ上記Ｎ型結晶欠陥抑止領域を形成しない
半導体装置に比べて結晶欠陥を格段に低減できることが
判明した。
【００１０】
【実施例】（実施例１）以下、第１発明の絶縁物分離半
導体装置の一実施例として高耐圧ＮＰＮバイポーラトラ
ンジスタを図１に示す。１はＰ- シリコン基板（半導体
基板）、２は底部絶縁用のシリコン酸化膜、３はＮ+ 埋
め込みコレクタ領域、４はＮ- コレクタ耐圧領域、５は
Ｐ+ ベース領域、６はＮ+ エミッタ領域、７はＮ+ 表面
コレクタ領域、８はトレンチ充填用のポリシリコン溝埋
め領域、９ａは島状の埋め込みコレクタ領域３及びその
直上のコレクタ耐圧領域４の側面を囲むシリコン酸化膜
（絶縁物隔壁）である。領域５、６、７は本発明でいう
高濃度領域である。
導体装置の一実施例として高耐圧ＮＰＮバイポーラトラ
ンジスタを図１に示す。１はＰ- シリコン基板（半導体
基板）、２は底部絶縁用のシリコン酸化膜、３はＮ+ 埋
め込みコレクタ領域、４はＮ- コレクタ耐圧領域、５は
Ｐ+ ベース領域、６はＮ+ エミッタ領域、７はＮ+ 表面
コレクタ領域、８はトレンチ充填用のポリシリコン溝埋
め領域、９ａは島状の埋め込みコレクタ領域３及びその
直上のコレクタ耐圧領域４の側面を囲むシリコン酸化膜
（絶縁物隔壁）である。領域５、６、７は本発明でいう
高濃度領域である。
【００１１】また、１０は表面のシリコン酸化膜であ
り、Ｅ，Ｂ，Ｃはそれぞれアルミニウムからなるエミッ
タコンタクト電極、ベースコンタクト電極、コレクタコ
ンタクト電極、４０はシリコン酸化膜９ａを挟んでこの
バイポ−ラトランジスタの側面を囲むＮ- 領域、１１は
このＮ- 領域４０に深く形成されたＮ+ 領域（本発明で
いうＮ型結晶欠陥抑止領域）、１２はこのＮ+ 領域１１
の表面部に形成されたＮ + コンタクト領域、３０はＮ-
領域４０の直下の埋め込み領域である。
り、Ｅ，Ｂ，Ｃはそれぞれアルミニウムからなるエミッ
タコンタクト電極、ベースコンタクト電極、コレクタコ
ンタクト電極、４０はシリコン酸化膜９ａを挟んでこの
バイポ−ラトランジスタの側面を囲むＮ- 領域、１１は
このＮ- 領域４０に深く形成されたＮ+ 領域（本発明で
いうＮ型結晶欠陥抑止領域）、１２はこのＮ+ 領域１１
の表面部に形成されたＮ + コンタクト領域、３０はＮ-
領域４０の直下の埋め込み領域である。
【００１２】このトランジスタの製造工程を以下に説明
する。まず図２に示すように、鏡面研磨された比抵抗３
〜５Ω・ｃｍのＮ- 型（１００）単結晶シリコン基板４
０を用意し、その表面に気相拡散法を用いてアンチモン
を３μｍ拡散してＮ+ 拡散層３０を形成する。また別に
Ｐ- 基板１の片方の主面に鏡面研磨を施した後、熱酸化
を行い、厚さ約１．０μｍのシリコン酸化膜２をする。
これらシリコン基板１及びシリコン基板４０をＨ2 ０2
−Ｈ2 ＳＯ4 混合液中で加熱し、親水性処理を行い、室
温清浄雰囲気中で貼り合わせ、摂氏１１００度Ｎ2 雰囲
気で２時間熱処理し、接合させた。つづいて所定の厚さ
に基板４０を厚さ１５μｍまで鏡面研磨してＳＯＩ基板
を作製した。
する。まず図２に示すように、鏡面研磨された比抵抗３
〜５Ω・ｃｍのＮ- 型（１００）単結晶シリコン基板４
０を用意し、その表面に気相拡散法を用いてアンチモン
を３μｍ拡散してＮ+ 拡散層３０を形成する。また別に
Ｐ- 基板１の片方の主面に鏡面研磨を施した後、熱酸化
を行い、厚さ約１．０μｍのシリコン酸化膜２をする。
これらシリコン基板１及びシリコン基板４０をＨ2 ０2
−Ｈ2 ＳＯ4 混合液中で加熱し、親水性処理を行い、室
温清浄雰囲気中で貼り合わせ、摂氏１１００度Ｎ2 雰囲
気で２時間熱処理し、接合させた。つづいて所定の厚さ
に基板４０を厚さ１５μｍまで鏡面研磨してＳＯＩ基板
を作製した。
【００１３】次に図３に示すように、このＳＯＩ基板の
表面に熱酸化で約０．５μｍのフィールド酸化膜を形成
し、その上にＬＰＣＶＤ法で０．１μｍの窒化シリコン
膜を形成する。次に、窒化シリコン膜上にレジストマス
クを形成し、フッ素系エッチングガスによるプラズマエ
ッチング及び反応性イオンエッチングを行って、バイポ
−ラトランジスタ形成予定領域の周囲にシリコン酸化膜
２に達するトレンチＴ１を形成し、このトレンチＴ１の
表面を酸化してシリコン酸化膜９ａを形成する。つづい
て、ＬＰＣＶＤ法でポリシリコンのデポジションを実施
し、トレンチ領域Ｔ１を埋設する。次に、窒化シリコン
膜表面上のポリシリコンを除去し、トレンチＴ１から露
出するポリシリコンの表面を酸化し、その後、ドライエ
ッチングで窒化シリコン膜を除去する。これによりトレ
ンチＴ１の内部にシリコン酸化膜９ａで囲まれたポリシ
リコン溝埋め領域８が形成される。このシリコン酸化膜
９ａにより、Ｎ+ 拡散層３０及びＮ- 領域４０から、本
発明でいう島状半導体領域１００として島状のＮ+ 埋め
込みコレクタ領域３及びＮ- コレクタ耐圧領域４が分離
形成される。そして、シリコン酸化膜９ａを介してこの
島状半導体領域１００を囲む残りのＮ+ 領域３０及びＮ
- 領域４０が本発明でいう隣接半導体領域２００を構成
する。
表面に熱酸化で約０．５μｍのフィールド酸化膜を形成
し、その上にＬＰＣＶＤ法で０．１μｍの窒化シリコン
膜を形成する。次に、窒化シリコン膜上にレジストマス
クを形成し、フッ素系エッチングガスによるプラズマエ
ッチング及び反応性イオンエッチングを行って、バイポ
−ラトランジスタ形成予定領域の周囲にシリコン酸化膜
２に達するトレンチＴ１を形成し、このトレンチＴ１の
表面を酸化してシリコン酸化膜９ａを形成する。つづい
て、ＬＰＣＶＤ法でポリシリコンのデポジションを実施
し、トレンチ領域Ｔ１を埋設する。次に、窒化シリコン
膜表面上のポリシリコンを除去し、トレンチＴ１から露
出するポリシリコンの表面を酸化し、その後、ドライエ
ッチングで窒化シリコン膜を除去する。これによりトレ
ンチＴ１の内部にシリコン酸化膜９ａで囲まれたポリシ
リコン溝埋め領域８が形成される。このシリコン酸化膜
９ａにより、Ｎ+ 拡散層３０及びＮ- 領域４０から、本
発明でいう島状半導体領域１００として島状のＮ+ 埋め
込みコレクタ領域３及びＮ- コレクタ耐圧領域４が分離
形成される。そして、シリコン酸化膜９ａを介してこの
島状半導体領域１００を囲む残りのＮ+ 領域３０及びＮ
- 領域４０が本発明でいう隣接半導体領域２００を構成
する。
【００１４】次に、図４に示すように、隣接半導体領域
２００以外の領域すなわち島状半導体領域１００をマス
ク３００で覆って、リンイオンを約１０15ドーズ／ｃｍ
2 、１００ｋｅＶで注入し、１１７０℃で５時間ドライ
ブインし、これにより約１×１０18原子／ｃｍ3 以上の
不純物濃度のＮ型結晶欠陥抑止領域１１を隣接半導体領
域２００のＮ- 領域４０に形成した。
２００以外の領域すなわち島状半導体領域１００をマス
ク３００で覆って、リンイオンを約１０15ドーズ／ｃｍ
2 、１００ｋｅＶで注入し、１１７０℃で５時間ドライ
ブインし、これにより約１×１０18原子／ｃｍ3 以上の
不純物濃度のＮ型結晶欠陥抑止領域１１を隣接半導体領
域２００のＮ- 領域４０に形成した。
【００１５】次に図１に示すように、Ｐ+ ベ−ス領域
５、Ｎ+ エミッタ領域６、Ｎ+ 表面コレクタ領域７、Ｎ
+ コンタクト領域１２をホトリソ工程、イオン注入工
程、ドライブイン工程により形成し、その後、酸化膜１
０を開口して、各電極Ｅ、Ｂ、Ｃ、１３を形成する。各
部のパラメータの一例を記載する。
５、Ｎ+ エミッタ領域６、Ｎ+ 表面コレクタ領域７、Ｎ
+ コンタクト領域１２をホトリソ工程、イオン注入工
程、ドライブイン工程により形成し、その後、酸化膜１
０を開口して、各電極Ｅ、Ｂ、Ｃ、１３を形成する。各
部のパラメータの一例を記載する。
【００１６】Ｎ- コレクタ耐圧領域４の不純物濃度は１
×１０15原子／ｃｍ3 、Ｐ+ ベース領域の表面における
不純物濃度は３×１０18原子／ｃｍ3 、Ｎ+ エミッタ領
域６の表面における不純物濃度は１×１０20原子／ｃｍ
3 、ベ−ス領域５と埋め込みコレクタ領域３との間のコ
レクタ耐圧領域４の厚さは４μｍ、ポリシリコン溝埋め
領域８の不純物濃度は１×１０20原子／ｃｍ3 、その横
幅は１μｍ、シリコン酸化膜９ａの厚さは０．７μｍ、
ベ−ス領域５の厚さは３μｍとした。
×１０15原子／ｃｍ3 、Ｐ+ ベース領域の表面における
不純物濃度は３×１０18原子／ｃｍ3 、Ｎ+ エミッタ領
域６の表面における不純物濃度は１×１０20原子／ｃｍ
3 、ベ−ス領域５と埋め込みコレクタ領域３との間のコ
レクタ耐圧領域４の厚さは４μｍ、ポリシリコン溝埋め
領域８の不純物濃度は１×１０20原子／ｃｍ3 、その横
幅は１μｍ、シリコン酸化膜９ａの厚さは０．７μｍ、
ベ−ス領域５の厚さは３μｍとした。
【００１７】更に、隣接半導体領域２００の横幅は約１
０μｍ、Ｎ型結晶欠陥抑止領域１１の深さは約１０μ
ｍ、島状半導体領域１００の平面寸法Ｗ１×Ｗ２は５０
μｍ×１００μｍとした。図５に一部平面図を示す。次
に、Ｎ型結晶欠陥抑止領域１１をドープ有りの場合とな
しの場合における単位面積（ここでは９ｍｍ2 ）当たり
の結晶欠陥の発生個数を、図６、図７に示す。図６は島
状半導体領域１００内の結晶欠陥の平均個数であり、図
７は隣接半導体領域２００内の結晶欠陥の平均個数（サ
ンプル数２０）である。
０μｍ、Ｎ型結晶欠陥抑止領域１１の深さは約１０μ
ｍ、島状半導体領域１００の平面寸法Ｗ１×Ｗ２は５０
μｍ×１００μｍとした。図５に一部平面図を示す。次
に、Ｎ型結晶欠陥抑止領域１１をドープ有りの場合とな
しの場合における単位面積（ここでは９ｍｍ2 ）当たり
の結晶欠陥の発生個数を、図６、図７に示す。図６は島
状半導体領域１００内の結晶欠陥の平均個数であり、図
７は隣接半導体領域２００内の結晶欠陥の平均個数（サ
ンプル数２０）である。
【００１８】この実験により、Ｎ型結晶欠陥抑止領域２
００の形成により、結晶欠陥を格段に低減できることが
わかった。なお上記実施例では、トレンチＴ１形成後に
Ｎ型結晶欠陥抑止領域２００をドープした。これはその
ドライブインによりＮ型結晶欠陥抑止領域２００が横方
向に拡幅するのを防止するためである。しかし、トレン
チＴ１形成前にＮ型結晶欠陥抑止領域２００をドープす
ることも可能である。 （実施例２）以下、第２発明の絶縁物分離半導体装置の
一実施例として高耐圧接合ダイオードを図８に示す。
００の形成により、結晶欠陥を格段に低減できることが
わかった。なお上記実施例では、トレンチＴ１形成後に
Ｎ型結晶欠陥抑止領域２００をドープした。これはその
ドライブインによりＮ型結晶欠陥抑止領域２００が横方
向に拡幅するのを防止するためである。しかし、トレン
チＴ１形成前にＮ型結晶欠陥抑止領域２００をドープす
ることも可能である。 （実施例２）以下、第２発明の絶縁物分離半導体装置の
一実施例として高耐圧接合ダイオードを図８に示す。
【００１９】この実施例は、島状半導体領域１００に接
合ダイオードを形成した例であって、５０はそのアノー
ドをなすＰ+ 領域、６０はそのカソードをなすＮ+ 領域
であり、２８はアノード電極、２９はカソード電極であ
って、それぞれＮ+ ドープポリシリコン（又はアルミ）
からなる。特に本実施例では、Ｐ+ 領域５０の表面部に
不純物濃度が１０20〜１０21原子／ｃｍ3 のＮ型結晶欠
陥抑止領域１１０が形成されている。
合ダイオードを形成した例であって、５０はそのアノー
ドをなすＰ+ 領域、６０はそのカソードをなすＮ+ 領域
であり、２８はアノード電極、２９はカソード電極であ
って、それぞれＮ+ ドープポリシリコン（又はアルミ）
からなる。特に本実施例では、Ｐ+ 領域５０の表面部に
不純物濃度が１０20〜１０21原子／ｃｍ3 のＮ型結晶欠
陥抑止領域１１０が形成されている。
【００２０】その他、１はＰ- シリコン基板（半導体基
板）、２は底部絶縁用のシリコン酸化膜、３はＮ+ 埋め
込み領域、４はＮ- 耐圧領域、８はトレンチ充填用のポ
リシリコン溝埋め領域（隣接半導体領域）、９ａは島状
の埋め込みコレクタ領域３及びその直上のコレクタ耐圧
領域４の側面を囲むシリコン酸化膜（絶縁物隔壁）であ
る。
板）、２は底部絶縁用のシリコン酸化膜、３はＮ+ 埋め
込み領域、４はＮ- 耐圧領域、８はトレンチ充填用のポ
リシリコン溝埋め領域（隣接半導体領域）、９ａは島状
の埋め込みコレクタ領域３及びその直上のコレクタ耐圧
領域４の側面を囲むシリコン酸化膜（絶縁物隔壁）であ
る。
【００２１】また、１８はＬＯＣＯＳ酸化膜であり、１
９はその上に形成されたシリコン酸化膜である。このダ
イオードの製造工程は、基本的に図１のトランジスタと
同じであり、図１のエミッタ領域６、コレクタ領域７と
同プロセスでＮ型結晶欠陥抑止領域１１０及びＮ+ 領域
６０が形成され、図１のベ−ス領域５と同プロセスでＰ
+ 領域５０が形成されるが、ただ図２に示すように、Ｐ
+ 領域５０及びＮ+ 領域６０はＬＯＣＯＳ酸化膜１８の
開口を利用してパターニングされている。具体的に言え
ば、ＬＯＣＯＳ酸化膜１８にレジストマスクを被着して
Ｐ+ 領域５０を形成し、次に上記レジストマスクを除去
し、新しいレジストマスクを被着してＮ+ 領域６０及び
Ｎ型結晶欠陥抑止領域１１０を形成し、その後、上記レ
ジストマスクを除去し、シリコン酸化膜１９を堆積後パ
ターニングしてコンタクト開口を設け、次に電極２８、
２９を設ける。
９はその上に形成されたシリコン酸化膜である。このダ
イオードの製造工程は、基本的に図１のトランジスタと
同じであり、図１のエミッタ領域６、コレクタ領域７と
同プロセスでＮ型結晶欠陥抑止領域１１０及びＮ+ 領域
６０が形成され、図１のベ−ス領域５と同プロセスでＰ
+ 領域５０が形成されるが、ただ図２に示すように、Ｐ
+ 領域５０及びＮ+ 領域６０はＬＯＣＯＳ酸化膜１８の
開口を利用してパターニングされている。具体的に言え
ば、ＬＯＣＯＳ酸化膜１８にレジストマスクを被着して
Ｐ+ 領域５０を形成し、次に上記レジストマスクを除去
し、新しいレジストマスクを被着してＮ+ 領域６０及び
Ｎ型結晶欠陥抑止領域１１０を形成し、その後、上記レ
ジストマスクを除去し、シリコン酸化膜１９を堆積後パ
ターニングしてコンタクト開口を設け、次に電極２８、
２９を設ける。
【００２２】電極２８はＰ+ 領域５０とＮ型結晶欠陥抑
止領域１１０の両方に接続される。なお、Ｐ+ 領域５０
は１×１０18原子／ｃｍ3 以上でＮ型結晶欠陥抑止領域
１１０以下の不純物濃度を有している。なおこの実施例
では、実施例１のＮ型結晶欠陥抑止領域１１はドープさ
れていない。
止領域１１０の両方に接続される。なお、Ｐ+ 領域５０
は１×１０18原子／ｃｍ3 以上でＮ型結晶欠陥抑止領域
１１０以下の不純物濃度を有している。なおこの実施例
では、実施例１のＮ型結晶欠陥抑止領域１１はドープさ
れていない。
【００２３】各部のパラメータの一例を記載する。記載
のないパラメータは実施例１と同じである。Ｐ+ 領域５
０の平面寸法はＬ１×Ｌ４＝約５０×２０μｍ、その深
さは約３μｍ、Ｎ+ 領域６０の横幅Ｌ３は約１０μｍ、
間隙Ｌ２は約１０μｍ、ｄ１は約５μｍ、ｄ２は約５μ
ｍ、Ｎ型結晶欠陥抑止領域１１０の深さは約２μｍとし
た。
のないパラメータは実施例１と同じである。Ｐ+ 領域５
０の平面寸法はＬ１×Ｌ４＝約５０×２０μｍ、その深
さは約３μｍ、Ｎ+ 領域６０の横幅Ｌ３は約１０μｍ、
間隙Ｌ２は約１０μｍ、ｄ１は約５μｍ、ｄ２は約５μ
ｍ、Ｎ型結晶欠陥抑止領域１１０の深さは約２μｍとし
た。
【００２４】図１０に上記接合ダイオードの逆バイアス
特性を示し、図１１に上記接合ダイオードと同一製造工
程、同一マスクにてただＮ型結晶欠陥抑止領域１１０を
ドープしない場合の平均逆バイアス特性（サンプル数２
０）を示す。図１０及び図１１から本実施例の接合ダイ
オードが優れた特性をもつことがわかる。 （実施例３）以下、第２発明の絶縁物分離半導体装置の
一実施例として高耐圧接合ダイオードを図１２に示す。
特性を示し、図１１に上記接合ダイオードと同一製造工
程、同一マスクにてただＮ型結晶欠陥抑止領域１１０を
ドープしない場合の平均逆バイアス特性（サンプル数２
０）を示す。図１０及び図１１から本実施例の接合ダイ
オードが優れた特性をもつことがわかる。 （実施例３）以下、第２発明の絶縁物分離半導体装置の
一実施例として高耐圧接合ダイオードを図１２に示す。
【００２５】この実施例は、島状半導体領域１００にラ
テラルｐｎｐバイポーラトランジスタを形成した例であ
って、５０はそのエミッタ領域をなすＰ+ 領域、６０は
その表面ベース領域をなすＮ+ 領域、７０はそのコレク
タ領域をなすＰ+ 領域、７１はリーク電流遮断用のＰ+
領域、１１０はＮ型結晶欠陥抑止領域であり、２８はエ
ミッタ電極、２９はベース電極、３０はコレクタ電極で
あって、それぞれＮ+ドープポリシリコン（又はアル
ミ）からなる。
テラルｐｎｐバイポーラトランジスタを形成した例であ
って、５０はそのエミッタ領域をなすＰ+ 領域、６０は
その表面ベース領域をなすＮ+ 領域、７０はそのコレク
タ領域をなすＰ+ 領域、７１はリーク電流遮断用のＰ+
領域、１１０はＮ型結晶欠陥抑止領域であり、２８はエ
ミッタ電極、２９はベース電極、３０はコレクタ電極で
あって、それぞれＮ+ドープポリシリコン（又はアル
ミ）からなる。
【００２６】図１２と図８とを比較すればすぐにわかる
ように、図１２のラテラルｐｎｐバイポーラトランジス
タは図８の接合ダイオード製造プロセスと同一プロセス
にて形成される。すなわち、本実施例の特徴をなすＮ型
結晶欠陥抑止領域１１０はラテラルｐｎｐバイポーラト
ランジスタのＰ+ エミッタ又はＰ+ コレクタに内蔵する
こともできる。
ように、図１２のラテラルｐｎｐバイポーラトランジス
タは図８の接合ダイオード製造プロセスと同一プロセス
にて形成される。すなわち、本実施例の特徴をなすＮ型
結晶欠陥抑止領域１１０はラテラルｐｎｐバイポーラト
ランジスタのＰ+ エミッタ又はＰ+ コレクタに内蔵する
こともできる。
【図１】実施例１の半導体装置の断面図である。
【図２】実施例１の工程を示す断面図である。
【図３】実施例１の工程を示す断面図である。
【図４】実施例１の工程を示す断面図である。
【図５】実施例１の半導体装置の部分平面図である。
【図６】実施例１の半導体装置の効果を説明する図であ
る。
る。
【図７】実施例１の半導体装置の効果を説明する図であ
る。
る。
【図８】実施例２の半導体装置の断面図である。
【図９】実施例２の半導体装置の部分平面図である。
【図１０】実施例２の半導体装置の効果を説明する図で
ある。
ある。
【図１１】実施例２の半導体装置の効果を説明する図で
ある。
ある。
【図１２】実施例３の半導体装置の断面図である。
１はＮ+ シリコン基板（半導体基板）、２はシリコン酸
化膜、３はＮ+ 埋め込みコレクタ領域、４はＮ- コレク
タ耐圧領域、５はＰ+ ベ−ス領域（高濃度領域）、６は
Ｎ+ エミッタ領域（高濃度領域）、７はＮ+ 表面コレク
タ領域（高濃度領域）、８はポリシリコン領域、９ａは
シリコン酸化膜（絶縁物隔壁）、１１はＮ型結晶欠陥抑
止領域、１００は島状半導体領域、２００は隣接半導体
領域、５０はＰ型高濃度領域。
化膜、３はＮ+ 埋め込みコレクタ領域、４はＮ- コレク
タ耐圧領域、５はＰ+ ベ−ス領域（高濃度領域）、６は
Ｎ+ エミッタ領域（高濃度領域）、７はＮ+ 表面コレク
タ領域（高濃度領域）、８はポリシリコン領域、９ａは
シリコン酸化膜（絶縁物隔壁）、１１はＮ型結晶欠陥抑
止領域、１００は島状半導体領域、２００は隣接半導体
領域、５０はＰ型高濃度領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 29/866 Ｈ０１Ｌ 29/72 29/90 Ｄ (72)発明者 飯田 眞喜男 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内
Claims (3)
- 【請求項１】底面が半導体基板から絶縁分離され、側面
が絶縁物隔壁により隣接半導体領域から絶縁分離された
島状半導体領域と、前記島状半導体領域の表面部に形成
される高濃度領域とを備える絶縁物分離半導体装置にお
いて、 前記隣接半導体領域の全面にわたって高濃度にドープさ
れて前記高濃度領域よりも深く形成されたＮ型結晶欠陥
抑止領域を備えることを特徴とする絶縁物分離半導体装
置。 - 【請求項２】底面が半導体基板から絶縁分離され、側面
が絶縁物隔壁により隣接半導体領域から絶縁分離された
島状半導体領域と、ダイオードのアノード又はラテラル
ｐｎｐバイポーラトランジスタのエミッタ又はコレクタ
として前記島状半導体領域の表面部に形成されるＰ型高
濃度領域とを備える絶縁物分離半導体装置において、 前記Ｐ型高濃度領域の表面部に形成された高濃度のＮ型
結晶欠陥抑止領域を備えることを特徴とする絶縁物分離
半導体装置。 - 【請求項３】前記Ｎ型結晶欠陥抑止領域は、リンを１×
１０19原子／ｃｍ3 以上ドープして形成される請求項１
又は２記載の絶縁物分離半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288309A JP2773611B2 (ja) | 1993-11-17 | 1993-11-17 | 絶縁物分離半導体装置 |
| EP94118036A EP0653785B1 (en) | 1993-11-17 | 1994-11-15 | Di-electric isolated type semiconductor device |
| DE69430724T DE69430724T2 (de) | 1993-11-17 | 1994-11-15 | Dielektrisch isolierte Halbleiteranordnung |
| US08/341,977 US5557134A (en) | 1993-11-17 | 1994-11-16 | Dielectric isolated type semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5288309A JP2773611B2 (ja) | 1993-11-17 | 1993-11-17 | 絶縁物分離半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07142566A true JPH07142566A (ja) | 1995-06-02 |
| JP2773611B2 JP2773611B2 (ja) | 1998-07-09 |
Family
ID=17728512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5288309A Expired - Fee Related JP2773611B2 (ja) | 1993-11-17 | 1993-11-17 | 絶縁物分離半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5557134A (ja) |
| EP (1) | EP0653785B1 (ja) |
| JP (1) | JP2773611B2 (ja) |
| DE (1) | DE69430724T2 (ja) |
Cited By (4)
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| KR100854077B1 (ko) * | 2002-05-28 | 2008-08-25 | 페어차일드코리아반도체 주식회사 | 웨이퍼 본딩을 이용한 ｓｏｉ 기판 제조 방법과 이 ｓｏｉ기판을 사용한 상보형 고전압 바이폴라 트랜지스터 제조방법 |
| KR100886809B1 (ko) * | 2002-07-22 | 2009-03-04 | 페어차일드코리아반도체 주식회사 | 깊은 트랜치 터미네이션을 갖는 고전압 반도체 소자 및 그제조 방법 |
| JP2009200502A (ja) * | 2009-03-19 | 2009-09-03 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5753560A (en) * | 1996-10-31 | 1998-05-19 | Motorola, Inc. | Method for fabricating a semiconductor device using lateral gettering |
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| SE522812C2 (sv) * | 1997-03-27 | 2004-03-09 | Ericsson Telefon Ab L M | Anordning och förfarande för att reducera elektriska fältkoncentrationer i elektriska komponenter |
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