JPH0361337B2 - - Google Patents

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JPH0361337B2
JPH0361337B2 JP57136430A JP13643082A JPH0361337B2 JP H0361337 B2 JPH0361337 B2 JP H0361337B2 JP 57136430 A JP57136430 A JP 57136430A JP 13643082 A JP13643082 A JP 13643082A JP H0361337 B2 JPH0361337 B2 JP H0361337B2
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Burosufueruto Rotaa
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Deutsche ITT Industries GmbH
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Publication of JPH0361337B2 publication Critical patent/JPH0361337B2/ja
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/919—Compensation doping
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Description

【発明の詳細な説明】 この発明は、最小の寸法のプレーナトランジス
タを使用した高集積密度のモノリシツク半導体集
積回路の製造方法に関する。この発明は雑誌
Electronics1975年８月７日号第104頁乃至第106
頁および西ドイツ公開特許公報DE−OS3009434
号に記載されているような三重拡散法（3D技術）
に基づいている。この方法は３つのプロセス中に
イオン注入によるコレクタ領域、ベース領域およ
びエミツタ領域のドープ不純物が拡散され、それ
故３つの拡散プロセスが順次遂行される点に特徴
がある。
以下簡略化して3Dプロセスと呼ぶこの方法は
高集積密度のバイポーラ集積回路の製造を可能に
する点を別にしても、埋設層のためのドープ領域
を設ける場合も含めて基体上にエピタキシヤル層
を沈着させるために必要な高温処理を不必要に
し、また絶縁領域の拡散を省略できる利点があ
る。個々のトランジスタの電気的絶縁を行なうた
めに一般的に必要とされるこれ等の高温処理は
3Dプロセスでは１回の高温プロセス、すなわち
コレクタ拡散処理によつて置き換えられる。最終
的に互に拡散された領域を有するプレーナトラン
ジスタが得られる。
従来のプロセスは周知のように後で個々の集積
回路素子に分割される半導体ウエハ中で殆ど製作
されるトランジスタの電流利得の値はウエハが違
うと変化を受ける欠点がある。
この発明は、前述の電流利得値（β値）の変化
は、製造プロセスが次のように選択され遂行され
る時に数％にすることが可能であるという認識に
基づいている。すなわちイントリンシツクなベー
ス領域中すなわちエミツタ領域の下のベース領域
の区域中の電荷キヤリヤの全体の量はできるだけ
正確に制御され、また補償されないエミツタ領域
を使用することである。1979年IEEEの第514頁乃
至第516頁には「補償されないエミツタ領域」は
比較的高い電流利得値が得られカツトオフ周波数
の増加が可能であるという利点を有することが示
されている。
［発明の解決すべき課題］ それ故この発明の目的は、半導体ウエハ上で、
ならびに個々の集積回路にわたつてプレーナトラ
ンジスタの電流利得値が大きく、その分布範囲が
最小なものとするように、少ないマスク形成回数
で製造できるような製造方法を提供するものであ
る。
［課題解決のための手段］ この発明によれば、この目的は、マスクを利用
した第１のイオン注入によりコレクタ領域のドー
プ不純物が表面側から導入され、それに続いて拡
散工程が行われ、その後ベース区域を定めるフオ
トレジストマスクが生成され、その後第２のイオ
ン注入過程においてベース領域と同じ導電型のド
ープイオンを比較的低い加速エネルギおよび比較
的高い濃度でイオン注入し、また第３のイオン注
入過程においてベース領域と同じ導電型のドープ
イオンを比較的高い加速エネルギおよび比較的低
い濃度でイオン注入し、その後マスクを利用した
第４のイオン注入によりベース区域中にエミツタ
領域のドープ不純物が導入され、さらに別の過程
においてベース区域およびエミツタ領域に注入さ
れたドープ不純物が拡散され、ベース区域を定め
るフオトレジストマスクの形成後行われる第２お
よび第３のイオン注入工程はいずれが先に行われ
てもよく、低い加速エネルギを使用する第２のイ
オン注入過程においては後でエミツタが形成され
る区域の外側の露出された外側ベース区域をドー
プし、高い加速エネルギを使用する第３のイオン
注入過程においては後でエミツタが形成される区
域を含む全ベース区域をドープし、フオトレジス
トマスクを除去した後、外側ベース区域が酸化マ
スク層部分の材料のエツチングで浸蝕されないエ
ツチングマスク層で覆われ、その後酸化マスク層
部分がエツチング処理により除去され、エミツタ
領域の導電型のドープ不純物がイオン注入され、
最後にベース領域およびエミツタ領域がドープ不
純物を活性化して拡散させることによつて形成さ
れるバイポラプレーナトランジスタを具備するモ
ノリシツク集積回路の製造方法によつて達成され
る。
酸化マスク層（半導体表面の所望の部分だけを
酸化させるためのマスク層）の材料として窒化シ
リコン域または窒化シリコン層で覆われた２酸化
シリコン層を使用することが好ましい。その場合
には外側ベース領域を覆つているエツチングマス
ク層の材料として２酸化シリコンの層を使用する
ことが可能であり、それは例えば窒化シリコン用
エツチング剤として周知の熱リン酸に対して実質
上エツチングされない。
エツチングマスク層中にドープした多結晶シリ
コンの接触層を埋め込むことは特に効果がある。
それは表面でベース領域に接触し、それ故ベース
領域に対する導入線或は抵抗としても使用でき
る。
この発明の製造方法の別の特別な実施例は同一
半導体ウエハ上に集積されたSiゲート電界効果ト
ランジスタを製造するための周知のシリコンゲー
ト処理法と両立させる問題を処理し、結果的にバ
イポーラトランジスタ以外にSiゲート電界効果ト
ランジスタを含むモノリシツク集積回路を製造す
る方法を与える。
この発明による製造方法およびその効果を以下
添付図面に示された実施例によつて詳細に説明す
る。
この発明のプロセスの第１の実施例に対して第
１図に示すように１乃至100オームセンチの比抵
抗を有する低ドープのｐドープの板状シリコン基
体から出発することが可能であり、この基体は熱
生成された酸化物マスク１２で覆われ、1012〜
1014cm-2の範囲の小ドーズのイオン注入を受け
る。
この後、酸化雰囲気中で拡散プロセスが行なわ
れ、その過程においてコレクタ領域４が生成され
る。主面が露出され窒化シリコンの酸化マスク層
７が沈着される。窒化シリコン層７の代りに表面
に窒化シリコン層を有する多層構造を使用するこ
とも可能である。何れにせよ酸化マスク層７は後
で（第４図参照）付着されるべきエツチングマス
ク層６に関して選択的にエツチングされることの
できる材料が選択されるべきである。
この酸化マスク層７から酸化マスク層の部分７
１および７２がエツチングで残され、その酸化マ
スク層部分７１はエミツタ区域１１を覆い、部分
７２はコレクタ接触領域１３の区域（第８図参
照）を覆つている。なおここで区域とは領域の半
導体表面に露出した部分を云うものとする。
その後酸化プロセスの過程中に第４図に示すよ
うにSiO2のエツチングマスク層１６が付着され、
それは窒化シリコンから成る酸化マスク層部分７
１および７２を除去するための後のエツチングプ
ロセス中存在したまま残つている。
その後第５図に示すようにフオトレジストマス
ク５が付着され、ベース区域３２が開口のまま残
される。図示の実施例ではフオトレジストマスク
５はコレクタ領域４と基体２との間のpn接合の
反対側で終端している。それ故続いて行なわれる
ｐドープ不純物のイオン注入処理の過程において
コレクタ領域４の外側にチヤンネルストツパ領域
１４が第６図に示すように枠状にコレクタ領域を
囲んで形成される。
ベース領域３の導電型のドープイオンの注入
は、その結果として第６図に示すような構造を生
成し、次のような２つのイオン注入過程が任意の
順序で行なわれる。この過程において、チヤンネ
ルストツパ領域１４の区域におけるイオン注入は
別として、比較的小さい加速エネルギでドープイ
オンは一度エミツタ区域１１の外側の露出された
ベース区域３１中に注入され、次に窒化シリコン
の酸化マスク層部分７１を充分貫通するような比
較的高いエネルギで同じ導電型のドープイオンは
エミツタ区域１１を含む全ベース区域３２中に注
入される。高エネルギのイオン注入は約1012〜
1013cm-2の小ドーズで行なわれ、比較的小エネル
ギのイオン注入はそれに比較して著しく増加され
たドーズで行なわれて、それによつて低イントリ
ンシツクベース抵抗が得られる。
続いて外側ベース区域３１およびチヤンネルス
トツパ領域１４の表面にエツチング用マスク層６
および１５が設けられた後、半導体基体は窒化シ
リコンを浸蝕する選択エツチング剤、特に熱リン
酸にさらされ酸化マスク層部分７１および７２が
第７図に示すように除去される。
この後、エミツタ領域の導電型であるｎドープ
不純物が表面に注入され、それに際してエツチン
グマスク層６、同時に生成された酸化物層部分１
５およびフオトレジストマスク５で覆われた熱生
成酸化層１６の部分はイオン注入に対して有効な
マスクとして使用される。ｎドープイオンの注入
は1015〜1016の比較的高いドーズで行なわれ、か
くして高いエミツタ効率のエミツタ領域１および
低いオーム抵抗のコレクタ接触領域１３が得られ
る。
イオン注入に続いて全構造は別の酸化物層１７
で覆われ、同時にこの酸化物層１７の下でベース
区域の拡散およびエミツタ拡散がドープ不純物を
活性化することによつて行なわれる。
エミツタ接点Ｅ、ベース接点Ｂ、およびコレク
タ接点Ｃの取り付けによつて第８図に示すような
モノリシツク集積プレーナトランジスタが得られ
る。
この発明によるプロセスによつてpnpプレーナ
トランジスタを製造することももちろん可能であ
るが、高いカツトオフ周波数の観点からこの発明
のプロセスは主としてnpnプレーナトランジスタ
の製造に使用される。以下説明する第９図乃至第
１４図を参照にした第２の実施例もｐドープ基体
から出発するこのようなnpnプレーナトランジス
タの場合のものである。この第２の実施例ではコ
レクタ領域４はマスクされたイオン注入を使用し
て製造されるのではなく板状基体２の一方の主面
上におけるイオン注入に続くエツチング処理によ
つて行なわれる。この第２の実施例においてはコ
レクタ領域４の拡散の前にシリコンの基体２のコ
レクタ区域９は第１０図に示すように酸化マスク
層７で覆われる。
このために第９図に示すように比較的高オーム
抵抗のｐドープ板状基体２から出発し、第９図に
示すようにｎドープイオンが一方の主面の全面に
注入される。この主面は酸化マスク層７の材料の
層れ覆われ、この層から酸化マスク層７がエツチ
ングで残される。その後基体２のコレクタ区域９
の周囲が酸化マスク層７をエツチングマスクとし
て使用し基体２を選択的に侵蝕するエツチング材
料を使用することによつて第１０図に示すように
除去される。コレクタ領域４を囲んで不所望の導
電チヤンネルの形成を阻止しようとして領域１４
を形成するために露出された基体表面中に基体２
と同じ導電型のイオンを注入することが可能であ
り、これは第１０図に点線で示されている。
最後に第１１図に示すように厚い酸化物層８を
形成するための熱酸化が行なわれ、それにおいて
不所望な導電チヤンネルの形成を阻止する領域１
４はすでに部分的に形成されている。
この後、第１２図に示すようにエミツタ区域１
１を覆つている酸化マスク部分７１が形成される
ように酸化マスク層７がエツチングで除去され、
フオトレジストマスク５が付着されてベース区域
３２を厚い酸化物層８の縁部も制限するように画
定される。
今や任意の順序で異なる加速エネルギと異なる
イオンドーズ率でベース領域の導電型イオンの２
回のイオン注入プロセスが第１２図に点線で示す
ように行なわれる。
酸化マスク層部分７１，７２の選択的な除去に
続いて第１３図に示すようにエミツタ領域１のド
ープとコレクタ接触領域１３のドープのためのイ
オン注入が行なわれる。図は注入されたイオンが
活性化された後の装置を示す。最後にベース接点
Ｂ、エミツタ接点Ｅおよびコレクタ接点Ｃが第１
４図に示すように取り付けられる。
この発明のプロセスをシリコンゲート技術と両
立性を持たせて行なうことも可能である。これは
前述の第９図乃至第１４図の実施例において酸化
マスク層部分７１の縁部の一部（例えば第１２図
で７１の左側の縁部）が厚い酸化物層８の縁部に
接しているようにエツチングされる別の実施例に
よつて可能になる。この場合にエミツタ領域１の
周縁の一部分がエミツタ領域１よりも深く基体２
中に侵入している厚い酸化物層８に隣接している
という結果を生じる。その結果第１５図に示すよ
うな集積されたプレーナトランジスタが得られ、
そのベース電極Ｂはエミツタ電極Ｅとコレクタ電
極Ｃとの間に設けられている。
さらに第１５図に示された集積されたプレーナ
トランジスタはこの発明により提唱されるプロセ
スのさらに別の実施例を説明するのに適してい
る。それによればエツチングマスク層中にドープ
した多結晶シリコンの層６１が埋設され、この層
６１によつてベース領域３との表面接触が行なわ
れる。そのような接触構造を製造するために例え
ば第１０図によるプロセスの１段階においてコレ
クタ区域９を覆つて付着された酸化マスク層７中
に接触開口３３（第１５図）が設けられ、それに
続いて第１０図について前に説明したｐドープ不
純物のイオン注入プロセスが行なわれる。それに
続いて多結晶シリコンの蒸着により接触層６１が
設けられｎドープ不純物のイオン注入プロセスを
受けないコレクタ領域上にそれを限定する。接触
層６１のドープはイオン注入プロセスによつてそ
の熱酸化の前に行なわれてもよい。したがつてエ
ミツタ区域およびコレクタ接触区域の両方の上に
図示しない酸化マスク層の選択的除去を許容する
エツチングマスク層６を得ることができる。
第１５図に示すこの発明のプロセスを使用して
製造されたモノリシツク集積プレーナトランジス
タの断面図は一見ｎチヤンネルSiゲート電界効果
トランジスタに類似することが認められる。実際
にこの発明によるプロセスは少なくともバイポー
ラプレーナトランジスタのエミツタ領域の導電型
のSiゲート電界効果トランジスタの集積に関して
は完全に両立性である。何故ならば単に或る動作
プロセスがバイポーラプレーナトランジスタの観
点において制限されなければならないだけである
からである。実際に酸化マスク層或は酸化マスク
層の一部が基体２上にSiゲート電界効果トランジ
スタのSiゲート電極上に使用するために必要な厚
さおよび組成で付着され、電界効果トランジスタ
の区域内の接点開口３３（第１５図）のためのエ
ツチング処理が省略され、さらに電界効果トラン
ジスタの区域内に相当するベース領域のドープ不
純物のイオン注入がフオトレジストマスクにより
マスクされるとき、第１５図から容易に認識でき
るような前述のｎチヤンネルSi電界効果トランジ
スタが得られる。それにおいは領域１と１３との
間の接触層６１の部分がゲート電極を構成する。
エミツタ領域１およびコレクタ接触領域１３はそ
れぞれソース或はドレインとして使用される。領
域３および４のドープはその場合省略される。
明らかに第１５図を見たときｐチヤンネルSi電
界効果トランジスタの製造に伴う拡張された両立
性は接点開口３３およびベース領域のイオン注入
およびドープを省略し、領域１および１３が領域
１４のイオン注入中にｐ型にドープされることに
よつて生じる。
ドープした多結晶シリコンから成る接触層が埋
め込まれているエツチングマスク層を使用するこ
とによりSiゲートトランジスタを同時に集積する
ことを可能にしている両立性を有するこの発明に
よるプロセスは、多結晶シリコンからオーム抵抗
を形成するようにさらに変形することが可能であ
る。それはもし所望であればエツチングマスク層
６中に条帯状に埋め込まれる。その抵抗値は条帯
の寸法の選択とイオン注入過程において何れにせ
よ必要である選択的ドープによつて広い範囲内で
調節することができる。
【図面の簡単な説明】
第１図乃至第８図はこの発明の製造方法の第１
の実施例を説明するための各過程におけるモノリ
シツク集積回路の板状基体の主面に垂直な断面図
であり、第９図乃至第１４図は第２の実施例を説
明するための同様の断面図である。第１５図はこ
の発明の別の実施例により製造されたモノリシツ
ク集積プレーナトランジスタの断面図である。 １……エミツタ領域、２……基体、３……ベー
ス領域、４……コレクタ領域、５……フオトレジ
ストマスク、６……エツチングマスク層、７……
酸化マスク層、８……厚い酸化物層、１４……チ
ヤンネルストツパ領域。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体の表面においてコレクタ領域と、
    このコレクタ領域中に拡散されたベース領域と、
    ベース領域中に形成されたエミツタ領域とを有す
    る少なくとも１個のバイポーラプレーナトランジ
    スタを具備するモノリシツク集積回路の製造方法
    において、 マスクを利用した第１のイオン注入によりコレ
    クタ領域のドープ不純物が表面からコレクタ区域
    に導入され、 それに続いて拡散工程において注入されたドー
    プ不純物がコレクタ領域中に拡散され、 このコレクタ領域の拡散に続いてエミツタ区域
    が部分的な酸化マスク層によつて覆われ、 その後ベース区域を定めるフオトレジストマス
    クが生成され、 その後第２のイオン注入過程においてベース領
    域と同じ導電型のドープイオンを比較的低い加速
    エネルギおよび比較的高い濃度でイオン注入する
    ことにより後でエミツタが形成される区域の外側
    の露出されたベース区域をドープした後に、第３
    のイオン注入過程においてベース領域と同じ導電
    型のドープイオンを比較的高い加速エネルギおよ
    び比較的低い濃度でイオン注入することにより後
    でエミツタが形成される区域を含む全ベース区域
    をドープするか、 または、第３のイオン注入過程においてベース
    領域と同じ導電型のドープイオンを比較的高い加
    速エネルギおよび比較的低い濃度でイオン注入す
    ることにより後でエミツタが形成される区域を含
    む全ベース区域をドープした後に、第２のイオン
    注入過程においてベース領域と同じ導電型のドー
    プイオンを比較的低い加速エネルギおよび比較的
    高い濃度でイオン注入することにより後でエミツ
    タが形成される区域の外側の露出されたベース区
    域をドープし、 前記フオトレジストマスクを除去した後、前記
    外側ベース区域が部分的な酸化マスク層の材料を
    エツチングするエツチング剤で浸蝕されないエツ
    チングマスク層で覆われ、 その後部分的な酸化マスク層がエツチング処理
    により除去され、エミツタ領域の導電型のドープ
    不純物がイオン注入され、 最後にベース領域およびエミツタ領域がドープ
    不純物を活性化して拡散させることによつて形成
    されることを特徴とするモノリシツク集積回路の
    製造方法。 ２ 酸化マスク層として窒化シリコンが使用さ
    れ、前記エツチングマスク層は前記外側ベース区
    域の半導体基体表面の熱酸化によつて生成される
    ことを特徴とする特許請求の範囲第１項記載の製
    造方法。 ３ ベース領域の表面に接触するようにドープし
    た多結晶シリコン層が形成され、それを埋設する
    ように前記エツチングマスク層が形成されること
    を特徴とする特許請求の範囲第２項記載の製造方
    法。 ４ 前記コレクタ領域の拡散に先立つて半導体基
    体のコレクタ区域が酸化マスク層で覆われ、その
    後前記コレクタ区域の前記基体の表面部分が酸化
    マスク層をエツチングマスクとして前記基体を選
    択的に浸蝕するエツチング剤を使用してエツチン
    グして除去され、前記半導体基体の露出面を熱酸
    化して厚い酸化物層を形成し、その後前記コレク
    タ区域を覆つている前記酸化マスク層を前記部分
    的な酸化マスク層を残すようにエツチングするこ
    とを特徴とする特許請求の範囲第１項乃至第３項
    のいずれか１項記載の製造方法。 ５ 前記部分的な酸化マスク層は、その周縁部の
    一部が前記厚い酸化物層の周縁部に沿つて延在し
    ているようにエツチングによつて残されることを
    特徴とする特許請求の範囲第４項記載の製造方
    法。 ６ 前記酸化マスク層は絶縁ゲート電界効果トラ
    ンジスタのシリコンゲート電極上に使用されるた
    めに必要な厚さおよび組成で前記基体上に付着さ
    れることを特徴とする特許請求の範囲第４項また
    は第５項記載の製造方法。 ７ 前記酸化マスク層はさらにバイポーラプレー
    ナトランジスタのベース領域に接触する接触層が
    その下に位置する半導体基体表面と接触しない電
    極を具備し、それは絶縁ゲート電界効果トランジ
    スタのゲート電極として使用され、この電界効果
    トランジスタのソース領域およびドレイン領域の
    区域はバイポーラプレーナトランジスタのエミツ
    タ領域の区域のドープと同時にドープされること
    を特徴とする特許請求の範囲第６項記載の製造方
    法。 ８ 前記ベース領域とエミツタ領域の両者の拡散
    処理が別に設けられた酸化層の下で行われること
    を特徴とする特許請求の範囲第１項乃至第７項の
    いずれか１項記載の製造方法。
JP57136430A 1981-08-08 1982-08-06 少なくとも１個のバイポ−ラプレ−ナトランジスタを備えたモノリシツク集積回路の製造方法 Granted JPS5837961A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP81106214.0 1981-08-08
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