JP3237277B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3237277B2 JP3237277B2 JP04965593A JP4965593A JP3237277B2 JP 3237277 B2 JP3237277 B2 JP 3237277B2 JP 04965593 A JP04965593 A JP 04965593A JP 4965593 A JP4965593 A JP 4965593A JP 3237277 B2 JP3237277 B2 JP 3237277B2
- Authority
- JP
- Japan
- Prior art keywords
- island
- conductivity type
- layer
- region
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【0001】
【産業上の利用分野】この発明は、バイポーラトランジ
スタを集積した半導体装置に関するものである。
スタを集積した半導体装置に関するものである。
【0002】
【従来の技術】従来、バイポーラトランジスタを集積化
したバイポーラICにおいて、図10に示すようにPN
接合によりバイポーラトランジスタ(NPNトランジス
タ)を絶縁分離することが一般的に行われている。とこ
ろが、耐圧の低下を防止するために、バイポーラトラン
ジスタの素子寸法が大きい欠点があった。つまり、図1
1の平面図に示すように、素子寸法を小さくするために
は、分離部との距離Wを小さくする必要があるが、図1
2に示すように、分離部との距離Wが小さくなると耐圧
が低下してしまう欠点があった。
したバイポーラICにおいて、図10に示すようにPN
接合によりバイポーラトランジスタ(NPNトランジス
タ)を絶縁分離することが一般的に行われている。とこ
ろが、耐圧の低下を防止するために、バイポーラトラン
ジスタの素子寸法が大きい欠点があった。つまり、図1
1の平面図に示すように、素子寸法を小さくするために
は、分離部との距離Wを小さくする必要があるが、図1
2に示すように、分離部との距離Wが小さくなると耐圧
が低下してしまう欠点があった。
【0003】そこで、図13に示すように、絶縁膜31
上にシリコン基板32を配置して同シリコン基板32を
島状に形成するとともに島の周囲に絶縁膜33を形成
し、この島内にバイポーラトランジスタ(NPNトラン
ジスタ)を形成することが行われている。このようにす
ることにより、図14の平面図に示すように、耐圧を保
ちつつ素子寸法を小さくすることができる。
上にシリコン基板32を配置して同シリコン基板32を
島状に形成するとともに島の周囲に絶縁膜33を形成
し、この島内にバイポーラトランジスタ(NPNトラン
ジスタ)を形成することが行われている。このようにす
ることにより、図14の平面図に示すように、耐圧を保
ちつつ素子寸法を小さくすることができる。
【0004】
【発明が解決しようとする課題】ところが、図13のよ
うにバイポーラトランジスタを絶縁分離すると、同トラ
ンジスタのスイッチング時間の低下を招いてしまってい
た。
うにバイポーラトランジスタを絶縁分離すると、同トラ
ンジスタのスイッチング時間の低下を招いてしまってい
た。
【0005】そこで、この発明の目的は、高耐圧バイパ
ーラトランジスタを小型化しつつトランジスタのスイッ
チング速度を劣化させない半導体装置を提供するにあ
る。
ーラトランジスタを小型化しつつトランジスタのスイッ
チング速度を劣化させない半導体装置を提供するにあ
る。
【0006】
【課題を解決するための手段】この発明は、シリコン基
板と、前記シリコン基板上に絶縁膜を介して配置され、
第1導電型の高濃度シリコン層の上に第1導電型の低濃
度シリコン層が形成された島と、前記島の外周部に形成
された絶縁層と、前記島の第1導電型の低濃度シリコン
層に形成された第2導電型のベース領域と、前記島の第
1導電型の低濃度シリコン層に形成された第1導電型の
エミッタ領域と、前記島の第1導電型の低濃度シリコン
層に形成された第1導電型のコレクタ領域と、前記島内
において前記絶縁層と接するトレンチ素子分離部の側壁
に形成されたキャリア再結合のための第2導電型のキャ
リア再結合用拡散領域と、前記第2導電型のキャリア再
結合用拡散領域と前記絶縁層を挟んで対向するように形
成された電位可変部とを備えた半導体装置をその要旨と
するものである。
板と、前記シリコン基板上に絶縁膜を介して配置され、
第1導電型の高濃度シリコン層の上に第1導電型の低濃
度シリコン層が形成された島と、前記島の外周部に形成
された絶縁層と、前記島の第1導電型の低濃度シリコン
層に形成された第2導電型のベース領域と、前記島の第
1導電型の低濃度シリコン層に形成された第1導電型の
エミッタ領域と、前記島の第1導電型の低濃度シリコン
層に形成された第1導電型のコレクタ領域と、前記島内
において前記絶縁層と接するトレンチ素子分離部の側壁
に形成されたキャリア再結合のための第2導電型のキャ
リア再結合用拡散領域と、前記第2導電型のキャリア再
結合用拡散領域と前記絶縁層を挟んで対向するように形
成された電位可変部とを備えた半導体装置をその要旨と
するものである。
【0007】
【作用】トランジスタのスイッチングの際に、過剰キャ
リアが速やかにキャリア再結合用拡散領域のキャリアと
再結合を行う。
リアが速やかにキャリア再結合用拡散領域のキャリアと
再結合を行う。
【0008】
【実施例】(第1実施例) 以下、この発明の関連発明を具体化した一実施例を図面
に従って説明する。
に従って説明する。
【0009】図1は本実施例の半導体装置の断面図であ
る。又、図2〜図4にはその製造工程を示す。製造工程
を説明すると、図2に示すように、鏡面研磨されたN-
シリコン基板1を用意し、その表面に気相拡散法を用い
てアンチモンを3μm拡散してN+ 層2を形成する。さ
らに、N- シリコン基板1の表面に、気相拡散法を用い
てN+層2よりも浅いP+ キャリア再結合用拡散領域3
を形成する。又、別にP- シリコン基板4の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ1μmのシリ
コン酸化膜5を形成する。そして、この両基板1,4を
清浄雰囲気中で貼り合わせ、約1100℃に加熱して接
合させる。
る。又、図2〜図4にはその製造工程を示す。製造工程
を説明すると、図2に示すように、鏡面研磨されたN-
シリコン基板1を用意し、その表面に気相拡散法を用い
てアンチモンを3μm拡散してN+ 層2を形成する。さ
らに、N- シリコン基板1の表面に、気相拡散法を用い
てN+層2よりも浅いP+ キャリア再結合用拡散領域3
を形成する。又、別にP- シリコン基板4の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ1μmのシリ
コン酸化膜5を形成する。そして、この両基板1,4を
清浄雰囲気中で貼り合わせ、約1100℃に加熱して接
合させる。
【0010】さらに、研磨により、N- シリコン基板1
の側を研磨して同N- シリコン基板1を薄膜化する。そ
の結果、シリコン酸化膜5の上にP+ キャリア再結合用
拡散領域3があり、その上にN+ 層2があり、さらにそ
の上にN- 層6がある、いわゆるSOI基板が形成され
る。
の側を研磨して同N- シリコン基板1を薄膜化する。そ
の結果、シリコン酸化膜5の上にP+ キャリア再結合用
拡散領域3があり、その上にN+ 層2があり、さらにそ
の上にN- 層6がある、いわゆるSOI基板が形成され
る。
【0011】次に、図3に示すように、シリコン基板1
の主面にフィールド酸化膜8、シリコン窒化膜及びマス
クとしてのシリコン酸化膜を順に形成する。そして、該
フィールド酸化膜8の薄肉範囲において、該フィールド
酸化膜8、該シリコン窒化膜及び該シリコン酸化膜を選
択エッチングして開口を形成した後、該開口から上記シ
リコン基板1をエッチングして分離溝(トレンチ)を形
成する。そして、分離溝の内壁面に絶縁被膜(シリコン
酸化膜9)を形成した後、上記分離溝内に多結晶シリコ
ン10を充填する。さらに、多結晶シリコン10の充填
時に上記酸化膜上に堆積された多結晶シリコン10をエ
ッチングバックする。続いて、マスクとしてのシリコン
酸化膜をエッチング除去し、最後に、シリコン窒化膜を
エッチング除去した後、分離溝内の多結晶シリコン10
の上部に酸化膜を形成することにより、分離溝及び絶縁
被膜(シリコン酸化膜9)でシリコン基板1を電気的に
完全に分離する。
の主面にフィールド酸化膜8、シリコン窒化膜及びマス
クとしてのシリコン酸化膜を順に形成する。そして、該
フィールド酸化膜8の薄肉範囲において、該フィールド
酸化膜8、該シリコン窒化膜及び該シリコン酸化膜を選
択エッチングして開口を形成した後、該開口から上記シ
リコン基板1をエッチングして分離溝(トレンチ)を形
成する。そして、分離溝の内壁面に絶縁被膜(シリコン
酸化膜9)を形成した後、上記分離溝内に多結晶シリコ
ン10を充填する。さらに、多結晶シリコン10の充填
時に上記酸化膜上に堆積された多結晶シリコン10をエ
ッチングバックする。続いて、マスクとしてのシリコン
酸化膜をエッチング除去し、最後に、シリコン窒化膜を
エッチング除去した後、分離溝内の多結晶シリコン10
の上部に酸化膜を形成することにより、分離溝及び絶縁
被膜(シリコン酸化膜9)でシリコン基板1を電気的に
完全に分離する。
【0012】ここで、このようなトレンチによる島7の
外周部にはシリコン酸化膜9が形成されていることとな
る。次に、図4に示すように、島7内に各拡散領域を形
成する。つまり、従来よく利用されるホトリソグラフ工
程、イオン注入工程、拡散工程によりP+ベース領域1
1を形成するとともに、N+エミッタ領域12及び、N +
層2に至るN+コレクタ領域13を形成する。
外周部にはシリコン酸化膜9が形成されていることとな
る。次に、図4に示すように、島7内に各拡散領域を形
成する。つまり、従来よく利用されるホトリソグラフ工
程、イオン注入工程、拡散工程によりP+ベース領域1
1を形成するとともに、N+エミッタ領域12及び、N +
層2に至るN+コレクタ領域13を形成する。
【0013】最後に、酸化膜8にコンタクト孔を形成し
てアルミ等からなる電極配線を形成して図1のバイポー
ラ集積回路が製造される。ここで、シリコン基板4の上
にシリコン酸化膜5(埋込み絶縁膜)が形成されてお
り、基板表面からトレンチ状態にシリコン酸化膜9が素
子部を基板4から絶縁している。この例では、トレンチ
部に形成される空洞部には保護のための多結晶シリコン
10を充填している。
てアルミ等からなる電極配線を形成して図1のバイポー
ラ集積回路が製造される。ここで、シリコン基板4の上
にシリコン酸化膜5(埋込み絶縁膜)が形成されてお
り、基板表面からトレンチ状態にシリコン酸化膜9が素
子部を基板4から絶縁している。この例では、トレンチ
部に形成される空洞部には保護のための多結晶シリコン
10を充填している。
【0014】図中のE,B,Cは、ぞれぞれエミッタ,
ベース,コレクタの略記号である。最表面部はアルミ等
の金属電極が配置され、電極は基板表面の保護絶縁層で
ある酸化膜9の電極形成部に設けられたコンタクト孔の
上に形成されている。
ベース,コレクタの略記号である。最表面部はアルミ等
の金属電極が配置され、電極は基板表面の保護絶縁層で
ある酸化膜9の電極形成部に設けられたコンタクト孔の
上に形成されている。
【0015】次に、作用について説明する。トランジス
タがオン→オフに切り換わった際、コレクタ内にあった
過剰キャリアが速やかにキャリア再結合拡散領域3のキ
ャリアと再結合を行うためスイッチングスピードの大幅
な向上が図られる。
タがオン→オフに切り換わった際、コレクタ内にあった
過剰キャリアが速やかにキャリア再結合拡散領域3のキ
ャリアと再結合を行うためスイッチングスピードの大幅
な向上が図られる。
【0016】尚、本実施例ではNPNトランジスタにつ
いて説明したがPNPトランジスタについて具体化して
もよい。このように本実施例では、シリコン基板4と、
シリコン基板4上にシリコン酸化膜5(絶縁膜)を介し
て配置され、N+層2(第1導電型の高濃度シリコン
層)の上にN-層6(第1導電型の低濃度シリコン層)
が形成された島7と、島7の外周部に形成されたシリコ
ン酸化膜9(絶縁層)と、島7のN-層6に形成された
P+ベース領域11(第2導電型のベース領域)と、島
7のN-層6に形成されたN+エミッタ領域12(第1導
電型のエミッタ領域)と、島7のN-層6に形成された
N+コレクタ領域13(第1導電型のコレクタ領域)
と、島7内に形成されたキャリア再結合のためのP+キ
ャリア再結合用拡散領域3(第2導電型のキャリア再結
合用拡散領域)とを備えた。よって、トランジスタのス
イッチングの際に、過剰キャリアが速やかにP+キャリ
ア再結合用拡散領域3のキャリアと再結合を行う。その
結果、高耐圧バイパーラトランジスタを小型化しつつト
ランジスタのスイッチング速度を劣化させないこととな
る。 (第2実施例) 次に、この発明の一実施例を前記関連発明の実施例(第
1実施例)との相違点を中心に説明する。
いて説明したがPNPトランジスタについて具体化して
もよい。このように本実施例では、シリコン基板4と、
シリコン基板4上にシリコン酸化膜5(絶縁膜)を介し
て配置され、N+層2(第1導電型の高濃度シリコン
層)の上にN-層6(第1導電型の低濃度シリコン層)
が形成された島7と、島7の外周部に形成されたシリコ
ン酸化膜9(絶縁層)と、島7のN-層6に形成された
P+ベース領域11(第2導電型のベース領域)と、島
7のN-層6に形成されたN+エミッタ領域12(第1導
電型のエミッタ領域)と、島7のN-層6に形成された
N+コレクタ領域13(第1導電型のコレクタ領域)
と、島7内に形成されたキャリア再結合のためのP+キ
ャリア再結合用拡散領域3(第2導電型のキャリア再結
合用拡散領域)とを備えた。よって、トランジスタのス
イッチングの際に、過剰キャリアが速やかにP+キャリ
ア再結合用拡散領域3のキャリアと再結合を行う。その
結果、高耐圧バイパーラトランジスタを小型化しつつト
ランジスタのスイッチング速度を劣化させないこととな
る。 (第2実施例) 次に、この発明の一実施例を前記関連発明の実施例(第
1実施例)との相違点を中心に説明する。
【0017】図5には、本実施例の半導体素子の断面図
を示す。その製造工程を図6〜図9を用いて説明する。
製造工程を説明すると、図6に示すように、鏡面研磨さ
れたN-シリコン基板14を用意し、その表面に気相拡
散法を用いてアンチモンを3μm拡散してN+層15を
形成する。又、別にP-シリコン基板16の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ1μmのシリ
コン酸化膜17(絶縁膜)を形成する。そして、この両
基板14,16を清浄雰囲気中で貼り合わせ、約110
0℃に加熱して接合させる。
を示す。その製造工程を図6〜図9を用いて説明する。
製造工程を説明すると、図6に示すように、鏡面研磨さ
れたN-シリコン基板14を用意し、その表面に気相拡
散法を用いてアンチモンを3μm拡散してN+層15を
形成する。又、別にP-シリコン基板16の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ1μmのシリ
コン酸化膜17(絶縁膜)を形成する。そして、この両
基板14,16を清浄雰囲気中で貼り合わせ、約110
0℃に加熱して接合させる。
【0018】さらに、研磨により、N- シリコン基板1
4の側を研磨して同N- シリコン基板14を薄膜化す
る。その結果、シリコン酸化膜17の上にN+ 層15が
あり、さらにその上にN- 層18がある、いわゆるSO
I基板が形成される。
4の側を研磨して同N- シリコン基板14を薄膜化す
る。その結果、シリコン酸化膜17の上にN+ 層15が
あり、さらにその上にN- 層18がある、いわゆるSO
I基板が形成される。
【0019】次に、図7に示すように、シリコン基板1
6上にシリコン酸化膜17を介してトレンチによる島1
9を形成する。つまり、表面に熱酸化で約0.5μmの
フィールド酸化膜20を形成する。その上にLPCVD
法により窒化膜を0.1μmほど形成する。この窒化膜
にレジストを施す。さらに、フッ素系エッチングガスに
よるプラズマエッチング、フッ酸エッチング、およびフ
ッ素系エッチングガスによる反応性イオンエッチングを
用いて、素子(島19)の周囲の絶縁部となる場所にシ
リコン酸化膜17(埋め込み絶縁層)に達するトレンチ
21を形成する。
6上にシリコン酸化膜17を介してトレンチによる島1
9を形成する。つまり、表面に熱酸化で約0.5μmの
フィールド酸化膜20を形成する。その上にLPCVD
法により窒化膜を0.1μmほど形成する。この窒化膜
にレジストを施す。さらに、フッ素系エッチングガスに
よるプラズマエッチング、フッ酸エッチング、およびフ
ッ素系エッチングガスによる反応性イオンエッチングを
用いて、素子(島19)の周囲の絶縁部となる場所にシ
リコン酸化膜17(埋め込み絶縁層)に達するトレンチ
21を形成する。
【0020】このトレンチ21の側壁からP型不純物
(例えば、ボロン等)を拡散させ、P+キャリア再結合
用拡散領域22を形成する。そして、図8に示すよう
に、このトレンチ21の表面を酸化してシリコン酸化膜
23(絶縁層)を形成し、残った空洞部分をLPCVD
法で多結晶シリコン24(電位可変部)を充填する。多
結晶シリコン24上にも酸化膜を形成した後、ドライエ
ッチングで窒化膜を取り除く。
(例えば、ボロン等)を拡散させ、P+キャリア再結合
用拡散領域22を形成する。そして、図8に示すよう
に、このトレンチ21の表面を酸化してシリコン酸化膜
23(絶縁層)を形成し、残った空洞部分をLPCVD
法で多結晶シリコン24(電位可変部)を充填する。多
結晶シリコン24上にも酸化膜を形成した後、ドライエ
ッチングで窒化膜を取り除く。
【0021】ここで、島19の外周部にはシリコン酸化
膜23が形成されていることとなる。次に、図9に示す
ように、島19内に各拡散領域を形成する。つまり、従
来よく利用されるホトリソグラフ工程、イオン注入工
程、拡散工程によりP+ ベース領域25を形成するとと
もに、N+ エミッタ領域26及びN+ コネクタ領域27
を形成する。
膜23が形成されていることとなる。次に、図9に示す
ように、島19内に各拡散領域を形成する。つまり、従
来よく利用されるホトリソグラフ工程、イオン注入工
程、拡散工程によりP+ ベース領域25を形成するとと
もに、N+ エミッタ領域26及びN+ コネクタ領域27
を形成する。
【0022】最後に、酸化膜20にコンタクト孔を形成
して電極配線を形成して図5のバイパーラ集積回路が製
造される。次に、作用について説明する。
して電極配線を形成して図5のバイパーラ集積回路が製
造される。次に、作用について説明する。
【0023】P+ キャリア再結合用拡散領域22はP+
ベース領域25に過剰に注入された電子によるスイッチ
ング速度(特に、ターンオフ時間)の低下を防ぐため、
トレンチ素子分離部の側壁に形成されているものであ
る。このP+ キャリア再結合用拡散領域22の多数キャ
リアである正孔をP+ ベース領域25へ供給することに
より、P+ ベース領域25内の過剰電子を中和する。
ベース領域25に過剰に注入された電子によるスイッチ
ング速度(特に、ターンオフ時間)の低下を防ぐため、
トレンチ素子分離部の側壁に形成されているものであ
る。このP+ キャリア再結合用拡散領域22の多数キャ
リアである正孔をP+ ベース領域25へ供給することに
より、P+ ベース領域25内の過剰電子を中和する。
【0024】又、多結晶シリコン24の電位を変化させ
ることにより素子分離シリコン酸化膜23を介したコン
デンサの効果でP+キャリア再結合用拡散領域22の電
位を変化させることができる。多結晶シリコン24をプ
ラス電位にするとP+キャリア再結合用拡散領域22は
マイナス電位となり、グランド電位にしたのと同じ効果
が得られ、一時的にP+キャリア再結合用拡散領域22
に蓄積されたホールをより効果的に前記P + ベース領域
25内へ注入することもできる。
ることにより素子分離シリコン酸化膜23を介したコン
デンサの効果でP+キャリア再結合用拡散領域22の電
位を変化させることができる。多結晶シリコン24をプ
ラス電位にするとP+キャリア再結合用拡散領域22は
マイナス電位となり、グランド電位にしたのと同じ効果
が得られ、一時的にP+キャリア再結合用拡散領域22
に蓄積されたホールをより効果的に前記P + ベース領域
25内へ注入することもできる。
【0025】尚、P+ キャリア再結合用拡散領域22の
形成は、トレンチを形成した後にシリコン表面からイオ
ン注入,アニールにより形成するようにしてもよい。
形成は、トレンチを形成した後にシリコン表面からイオ
ン注入,アニールにより形成するようにしてもよい。
【0026】
【発明の効果】以上詳述したようにこの発明によれば、
高耐圧バイパーラトランジスタを小型化しつつトランジ
スタのスイッチング速度を劣化させない優れた効果を発
揮する。
高耐圧バイパーラトランジスタを小型化しつつトランジ
スタのスイッチング速度を劣化させない優れた効果を発
揮する。
【図1】第1実施例の半導体装置の断面図である。
【図2】半導体装置の製造工程を示す断面図である。
【図3】半導体装置の製造工程を示す断面図である。
【図4】半導体装置の製造工程を示す断面図である。
【図5】第2実施例の半導体装置の断面図である。
【図6】半導体装置の製造工程を示す断面図である。
【図7】半導体装置の製造工程を示す断面図である。
【図8】半導体装置の製造工程を示す断面図である。
【図9】半導体装置の製造工程を示す断面図である。
【図10】従来の半導体装置の断面図である。
【図11】従来の半導体装置の平面図である。
【図12】耐圧と分離部との距離を示す特性図である。
【図13】従来の半導体装置の断面図である。
【図14】従来の半導体装置の平面図である。
【符号の説明】15 N+層(第1導電型の高濃度シリコン層)22 P+キャリア再結合用拡散領域(第2導電型のキ
ャリア再結合用拡散領域)14 シリコン基板17 シリコン酸化膜(絶縁膜)18 N-層(第1導電型の低濃度シリコン層)19 島23 シリコン酸化膜(絶縁層)25 P+ベース領域(第2導電型のベース領域)26 N+エミッタ領域(第1導電型のエミッタ領域)27 N+コレクタ領域(第1導電型のコレクタ領域)24 多結晶シリコン(電位可変部)
ャリア再結合用拡散領域)14 シリコン基板17 シリコン酸化膜(絶縁膜)18 N-層(第1導電型の低濃度シリコン層)19 島23 シリコン酸化膜(絶縁層)25 P+ベース領域(第2導電型のベース領域)26 N+エミッタ領域(第1導電型のエミッタ領域)27 N+コレクタ領域(第1導電型のコレクタ領域)24 多結晶シリコン(電位可変部)
フロントページの続き (72)発明者 磯部 良彦 愛知県刈谷市昭和町1丁目1番地 日本 電装 株式会社 内 (56)参考文献 特開 平3−284872(JP,A) 特表 平4−506588(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/73 - 29/735 H01L 21/331
Claims (1)
- 【請求項1】 シリコン基板と、 前記シリコン基板上に絶縁膜を介して配置され、第1導
電型の高濃度シリコン層の上に第1導電型の低濃度シリ
コン層が形成された島と、 前記島の外周部に形成された絶縁層と、 前記島の第1導電型の低濃度シリコン層に形成された第
2導電型のベース領域と、 前記島の第1導電型の低濃度シリコン層に形成された第
1導電型のエミッタ領域と、 前記島の第1導電型の低濃度シリコン層に形成された第
1導電型のコレクタ領域と、 前記島内において前記絶縁層と接するトレンチ素子分離
部の側壁に形成されたキャリア再結合のための第2導電
型のキャリア再結合用拡散領域と、 前記第2導電型のキャリア再結合用拡散領域と前記絶縁
層を挟んで対向するように形成された電位可変部と を備
えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04965593A JP3237277B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04965593A JP3237277B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06267965A JPH06267965A (ja) | 1994-09-22 |
JP3237277B2 true JP3237277B2 (ja) | 2001-12-10 |
Family
ID=12837209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04965593A Expired - Fee Related JP3237277B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3237277B2 (ja) |
-
1993
- 1993-03-10 JP JP04965593A patent/JP3237277B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06267965A (ja) | 1994-09-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2773611B2 (ja) | 絶縁物分離半導体装置 | |
EP0615286B1 (en) | Semiconductor device provided with isolation region | |
JP3818673B2 (ja) | 半導体装置 | |
JP3014012B2 (ja) | 半導体装置の製造方法 | |
JPH11330084A (ja) | バイポ―ラトランジスタ―の製造方法及びその構造 | |
JPS6159852A (ja) | 半導体装置の製造方法 | |
EP1187194B1 (en) | Method for manufacturing semiconductor integrated circuit device | |
JP2979554B2 (ja) | 半導体装置の製造方法 | |
KR100582147B1 (ko) | 반도체 집적 회로 장치 및 그 제조 방법 | |
JP3237277B2 (ja) | 半導体装置 | |
JPH0897225A (ja) | 半導体装置及びその製造方法 | |
JPS61172346A (ja) | 半導体集積回路装置 | |
JP3474595B2 (ja) | 半導体装置 | |
JP2001267326A (ja) | 半導体装置及びその製造方法 | |
JP3264401B2 (ja) | 絶縁物分離ラテラルバイポーラトランジスタの製造方法及びラテラルpnpバイポーラトランジスタ | |
JPH05190778A (ja) | 半導体装置の製造方法 | |
JP3150420B2 (ja) | バイポーラ集積回路とその製造方法 | |
JP3252385B2 (ja) | バイポーラトランジスタの製造方法 | |
JP2826405B2 (ja) | 半導体装置 | |
JP2002083877A (ja) | 半導体集積回路装置およびその製造方法 | |
JP3194286B2 (ja) | バイポーラトランジスタの製造方法 | |
JP2625373B2 (ja) | 半導体装置の製造方法 | |
JPH05182979A (ja) | 半導体装置 | |
JPH05243502A (ja) | 集積回路 | |
JPH05206157A (ja) | バイポーラトランジスタとその製造方法およびバイポーラトランジスタとmosトランジスタとを搭載した半導体装置とその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101005 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |