JP3237277B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、バイポーラトランジ
スタを集積した半導体装置に関するものである。
スタを集積した半導体装置に関するものである。
【０００２】
【従来の技術】従来、バイポーラトランジスタを集積化
したバイポーラＩＣにおいて、図１０に示すようにＰＮ
接合によりバイポーラトランジスタ（ＮＰＮトランジス
タ）を絶縁分離することが一般的に行われている。とこ
ろが、耐圧の低下を防止するために、バイポーラトラン
ジスタの素子寸法が大きい欠点があった。つまり、図１
１の平面図に示すように、素子寸法を小さくするために
は、分離部との距離Ｗを小さくする必要があるが、図１
２に示すように、分離部との距離Ｗが小さくなると耐圧
が低下してしまう欠点があった。
したバイポーラＩＣにおいて、図１０に示すようにＰＮ
接合によりバイポーラトランジスタ（ＮＰＮトランジス
タ）を絶縁分離することが一般的に行われている。とこ
ろが、耐圧の低下を防止するために、バイポーラトラン
ジスタの素子寸法が大きい欠点があった。つまり、図１
１の平面図に示すように、素子寸法を小さくするために
は、分離部との距離Ｗを小さくする必要があるが、図１
２に示すように、分離部との距離Ｗが小さくなると耐圧
が低下してしまう欠点があった。
【０００３】そこで、図１３に示すように、絶縁膜３１
上にシリコン基板３２を配置して同シリコン基板３２を
島状に形成するとともに島の周囲に絶縁膜３３を形成
し、この島内にバイポーラトランジスタ（ＮＰＮトラン
ジスタ）を形成することが行われている。このようにす
ることにより、図１４の平面図に示すように、耐圧を保
ちつつ素子寸法を小さくすることができる。
上にシリコン基板３２を配置して同シリコン基板３２を
島状に形成するとともに島の周囲に絶縁膜３３を形成
し、この島内にバイポーラトランジスタ（ＮＰＮトラン
ジスタ）を形成することが行われている。このようにす
ることにより、図１４の平面図に示すように、耐圧を保
ちつつ素子寸法を小さくすることができる。
【０００４】
【発明が解決しようとする課題】ところが、図１３のよ
うにバイポーラトランジスタを絶縁分離すると、同トラ
ンジスタのスイッチング時間の低下を招いてしまってい
た。
うにバイポーラトランジスタを絶縁分離すると、同トラ
ンジスタのスイッチング時間の低下を招いてしまってい
た。
【０００５】そこで、この発明の目的は、高耐圧バイパ
ーラトランジスタを小型化しつつトランジスタのスイッ
チング速度を劣化させない半導体装置を提供するにあ
る。
ーラトランジスタを小型化しつつトランジスタのスイッ
チング速度を劣化させない半導体装置を提供するにあ
る。
【０００６】
【課題を解決するための手段】この発明は、シリコン基
板と、前記シリコン基板上に絶縁膜を介して配置され、
第１導電型の高濃度シリコン層の上に第１導電型の低濃
度シリコン層が形成された島と、前記島の外周部に形成
された絶縁層と、前記島の第１導電型の低濃度シリコン
層に形成された第２導電型のベース領域と、前記島の第
１導電型の低濃度シリコン層に形成された第１導電型の
エミッタ領域と、前記島の第１導電型の低濃度シリコン
層に形成された第１導電型のコレクタ領域と、前記島内
において前記絶縁層と接するトレンチ素子分離部の側壁
に形成されたキャリア再結合のための第２導電型のキャ
リア再結合用拡散領域と、前記第２導電型のキャリア再
結合用拡散領域と前記絶縁層を挟んで対向するように形
成された電位可変部とを備えた半導体装置をその要旨と
するものである。
板と、前記シリコン基板上に絶縁膜を介して配置され、
第１導電型の高濃度シリコン層の上に第１導電型の低濃
度シリコン層が形成された島と、前記島の外周部に形成
された絶縁層と、前記島の第１導電型の低濃度シリコン
層に形成された第２導電型のベース領域と、前記島の第
１導電型の低濃度シリコン層に形成された第１導電型の
エミッタ領域と、前記島の第１導電型の低濃度シリコン
層に形成された第１導電型のコレクタ領域と、前記島内
において前記絶縁層と接するトレンチ素子分離部の側壁
に形成されたキャリア再結合のための第２導電型のキャ
リア再結合用拡散領域と、前記第２導電型のキャリア再
結合用拡散領域と前記絶縁層を挟んで対向するように形
成された電位可変部とを備えた半導体装置をその要旨と
するものである。
【０００７】
【作用】トランジスタのスイッチングの際に、過剰キャ
リアが速やかにキャリア再結合用拡散領域のキャリアと
再結合を行う。
リアが速やかにキャリア再結合用拡散領域のキャリアと
再結合を行う。
【０００８】
【実施例】（第１実施例） 以下、この発明の関連発明を具体化した一実施例を図面
に従って説明する。
に従って説明する。
【０００９】図１は本実施例の半導体装置の断面図であ
る。又、図２〜図４にはその製造工程を示す。製造工程
を説明すると、図２に示すように、鏡面研磨されたＮ-
シリコン基板１を用意し、その表面に気相拡散法を用い
てアンチモンを３μｍ拡散してＮ+ 層２を形成する。さ
らに、Ｎ- シリコン基板１の表面に、気相拡散法を用い
てＮ+層２よりも浅いＰ+ キャリア再結合用拡散領域３
を形成する。又、別にＰ- シリコン基板４の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ１μｍのシリ
コン酸化膜５を形成する。そして、この両基板１，４を
清浄雰囲気中で貼り合わせ、約１１００℃に加熱して接
合させる。
る。又、図２〜図４にはその製造工程を示す。製造工程
を説明すると、図２に示すように、鏡面研磨されたＮ-
シリコン基板１を用意し、その表面に気相拡散法を用い
てアンチモンを３μｍ拡散してＮ+ 層２を形成する。さ
らに、Ｎ- シリコン基板１の表面に、気相拡散法を用い
てＮ+層２よりも浅いＰ+ キャリア再結合用拡散領域３
を形成する。又、別にＰ- シリコン基板４の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ１μｍのシリ
コン酸化膜５を形成する。そして、この両基板１，４を
清浄雰囲気中で貼り合わせ、約１１００℃に加熱して接
合させる。
【００１０】さらに、研磨により、Ｎ- シリコン基板１
の側を研磨して同Ｎ- シリコン基板１を薄膜化する。そ
の結果、シリコン酸化膜５の上にＰ+ キャリア再結合用
拡散領域３があり、その上にＮ+ 層２があり、さらにそ
の上にＮ- 層６がある、いわゆるＳＯＩ基板が形成され
る。
の側を研磨して同Ｎ- シリコン基板１を薄膜化する。そ
の結果、シリコン酸化膜５の上にＰ+ キャリア再結合用
拡散領域３があり、その上にＮ+ 層２があり、さらにそ
の上にＮ- 層６がある、いわゆるＳＯＩ基板が形成され
る。
【００１１】次に、図３に示すように、シリコン基板１
の主面にフィールド酸化膜８、シリコン窒化膜及びマス
クとしてのシリコン酸化膜を順に形成する。そして、該
フィールド酸化膜８の薄肉範囲において、該フィールド
酸化膜８、該シリコン窒化膜及び該シリコン酸化膜を選
択エッチングして開口を形成した後、該開口から上記シ
リコン基板１をエッチングして分離溝（トレンチ）を形
成する。そして、分離溝の内壁面に絶縁被膜（シリコン
酸化膜９）を形成した後、上記分離溝内に多結晶シリコ
ン１０を充填する。さらに、多結晶シリコン１０の充填
時に上記酸化膜上に堆積された多結晶シリコン１０をエ
ッチングバックする。続いて、マスクとしてのシリコン
酸化膜をエッチング除去し、最後に、シリコン窒化膜を
エッチング除去した後、分離溝内の多結晶シリコン１０
の上部に酸化膜を形成することにより、分離溝及び絶縁
被膜（シリコン酸化膜９）でシリコン基板１を電気的に
完全に分離する。
の主面にフィールド酸化膜８、シリコン窒化膜及びマス
クとしてのシリコン酸化膜を順に形成する。そして、該
フィールド酸化膜８の薄肉範囲において、該フィールド
酸化膜８、該シリコン窒化膜及び該シリコン酸化膜を選
択エッチングして開口を形成した後、該開口から上記シ
リコン基板１をエッチングして分離溝（トレンチ）を形
成する。そして、分離溝の内壁面に絶縁被膜（シリコン
酸化膜９）を形成した後、上記分離溝内に多結晶シリコ
ン１０を充填する。さらに、多結晶シリコン１０の充填
時に上記酸化膜上に堆積された多結晶シリコン１０をエ
ッチングバックする。続いて、マスクとしてのシリコン
酸化膜をエッチング除去し、最後に、シリコン窒化膜を
エッチング除去した後、分離溝内の多結晶シリコン１０
の上部に酸化膜を形成することにより、分離溝及び絶縁
被膜（シリコン酸化膜９）でシリコン基板１を電気的に
完全に分離する。
【００１２】ここで、このようなトレンチによる島７の
外周部にはシリコン酸化膜９が形成されていることとな
る。次に、図４に示すように、島７内に各拡散領域を形
成する。つまり、従来よく利用されるホトリソグラフ工
程、イオン注入工程、拡散工程によりＰ+ベース領域１
１を形成するとともに、Ｎ+エミッタ領域１２及び、Ｎ +
層２に至るＮ+コレクタ領域１３を形成する。
外周部にはシリコン酸化膜９が形成されていることとな
る。次に、図４に示すように、島７内に各拡散領域を形
成する。つまり、従来よく利用されるホトリソグラフ工
程、イオン注入工程、拡散工程によりＰ+ベース領域１
１を形成するとともに、Ｎ+エミッタ領域１２及び、Ｎ +
層２に至るＮ+コレクタ領域１３を形成する。
【００１３】最後に、酸化膜８にコンタクト孔を形成し
てアルミ等からなる電極配線を形成して図１のバイポー
ラ集積回路が製造される。ここで、シリコン基板４の上
にシリコン酸化膜５（埋込み絶縁膜）が形成されてお
り、基板表面からトレンチ状態にシリコン酸化膜９が素
子部を基板４から絶縁している。この例では、トレンチ
部に形成される空洞部には保護のための多結晶シリコン
１０を充填している。
てアルミ等からなる電極配線を形成して図１のバイポー
ラ集積回路が製造される。ここで、シリコン基板４の上
にシリコン酸化膜５（埋込み絶縁膜）が形成されてお
り、基板表面からトレンチ状態にシリコン酸化膜９が素
子部を基板４から絶縁している。この例では、トレンチ
部に形成される空洞部には保護のための多結晶シリコン
１０を充填している。
【００１４】図中のＥ，Ｂ，Ｃは、ぞれぞれエミッタ，
ベース，コレクタの略記号である。最表面部はアルミ等
の金属電極が配置され、電極は基板表面の保護絶縁層で
ある酸化膜９の電極形成部に設けられたコンタクト孔の
上に形成されている。
ベース，コレクタの略記号である。最表面部はアルミ等
の金属電極が配置され、電極は基板表面の保護絶縁層で
ある酸化膜９の電極形成部に設けられたコンタクト孔の
上に形成されている。
【００１５】次に、作用について説明する。トランジス
タがオン→オフに切り換わった際、コレクタ内にあった
過剰キャリアが速やかにキャリア再結合拡散領域３のキ
ャリアと再結合を行うためスイッチングスピードの大幅
な向上が図られる。
タがオン→オフに切り換わった際、コレクタ内にあった
過剰キャリアが速やかにキャリア再結合拡散領域３のキ
ャリアと再結合を行うためスイッチングスピードの大幅
な向上が図られる。
【００１６】尚、本実施例ではＮＰＮトランジスタにつ
いて説明したがＰＮＰトランジスタについて具体化して
もよい。このように本実施例では、シリコン基板４と、
シリコン基板４上にシリコン酸化膜５（絶縁膜）を介し
て配置され、Ｎ+層２（第１導電型の高濃度シリコン
層）の上にＮ-層６（第１導電型の低濃度シリコン層）
が形成された島７と、島７の外周部に形成されたシリコ
ン酸化膜９（絶縁層）と、島７のＮ-層６に形成された
Ｐ+ベース領域１１（第２導電型のベース領域）と、島
７のＮ-層６に形成されたＮ+エミッタ領域１２（第１導
電型のエミッタ領域）と、島７のＮ-層６に形成された
Ｎ+コレクタ領域１３（第１導電型のコレクタ領域）
と、島７内に形成されたキャリア再結合のためのＰ+キ
ャリア再結合用拡散領域３（第２導電型のキャリア再結
合用拡散領域）とを備えた。よって、トランジスタのス
イッチングの際に、過剰キャリアが速やかにＰ+キャリ
ア再結合用拡散領域３のキャリアと再結合を行う。その
結果、高耐圧バイパーラトランジスタを小型化しつつト
ランジスタのスイッチング速度を劣化させないこととな
る。 （第２実施例） 次に、この発明の一実施例を前記関連発明の実施例（第
１実施例）との相違点を中心に説明する。
いて説明したがＰＮＰトランジスタについて具体化して
もよい。このように本実施例では、シリコン基板４と、
シリコン基板４上にシリコン酸化膜５（絶縁膜）を介し
て配置され、Ｎ+層２（第１導電型の高濃度シリコン
層）の上にＮ-層６（第１導電型の低濃度シリコン層）
が形成された島７と、島７の外周部に形成されたシリコ
ン酸化膜９（絶縁層）と、島７のＮ-層６に形成された
Ｐ+ベース領域１１（第２導電型のベース領域）と、島
７のＮ-層６に形成されたＮ+エミッタ領域１２（第１導
電型のエミッタ領域）と、島７のＮ-層６に形成された
Ｎ+コレクタ領域１３（第１導電型のコレクタ領域）
と、島７内に形成されたキャリア再結合のためのＰ+キ
ャリア再結合用拡散領域３（第２導電型のキャリア再結
合用拡散領域）とを備えた。よって、トランジスタのス
イッチングの際に、過剰キャリアが速やかにＰ+キャリ
ア再結合用拡散領域３のキャリアと再結合を行う。その
結果、高耐圧バイパーラトランジスタを小型化しつつト
ランジスタのスイッチング速度を劣化させないこととな
る。 （第２実施例） 次に、この発明の一実施例を前記関連発明の実施例（第
１実施例）との相違点を中心に説明する。
【００１７】図５には、本実施例の半導体素子の断面図
を示す。その製造工程を図６〜図９を用いて説明する。
製造工程を説明すると、図６に示すように、鏡面研磨さ
れたＮ-シリコン基板１４を用意し、その表面に気相拡
散法を用いてアンチモンを３μｍ拡散してＮ+層１５を
形成する。又、別にＰ-シリコン基板１６の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ１μｍのシリ
コン酸化膜１７（絶縁膜）を形成する。そして、この両
基板１４，１６を清浄雰囲気中で貼り合わせ、約１１０
０℃に加熱して接合させる。
を示す。その製造工程を図６〜図９を用いて説明する。
製造工程を説明すると、図６に示すように、鏡面研磨さ
れたＮ-シリコン基板１４を用意し、その表面に気相拡
散法を用いてアンチモンを３μｍ拡散してＮ+層１５を
形成する。又、別にＰ-シリコン基板１６の片方の主面
に鏡面研磨を施した後、熱酸化を行い厚さ１μｍのシリ
コン酸化膜１７（絶縁膜）を形成する。そして、この両
基板１４，１６を清浄雰囲気中で貼り合わせ、約１１０
０℃に加熱して接合させる。
【００１８】さらに、研磨により、Ｎ- シリコン基板１
４の側を研磨して同Ｎ- シリコン基板１４を薄膜化す
る。その結果、シリコン酸化膜１７の上にＮ+ 層１５が
あり、さらにその上にＮ- 層１８がある、いわゆるＳＯ
Ｉ基板が形成される。
４の側を研磨して同Ｎ- シリコン基板１４を薄膜化す
る。その結果、シリコン酸化膜１７の上にＮ+ 層１５が
あり、さらにその上にＮ- 層１８がある、いわゆるＳＯ
Ｉ基板が形成される。
【００１９】次に、図７に示すように、シリコン基板１
６上にシリコン酸化膜１７を介してトレンチによる島１
９を形成する。つまり、表面に熱酸化で約０．５μｍの
フィールド酸化膜２０を形成する。その上にＬＰＣＶＤ
法により窒化膜を０．１μｍほど形成する。この窒化膜
にレジストを施す。さらに、フッ素系エッチングガスに
よるプラズマエッチング、フッ酸エッチング、およびフ
ッ素系エッチングガスによる反応性イオンエッチングを
用いて、素子（島１９）の周囲の絶縁部となる場所にシ
リコン酸化膜１７（埋め込み絶縁層）に達するトレンチ
２１を形成する。
６上にシリコン酸化膜１７を介してトレンチによる島１
９を形成する。つまり、表面に熱酸化で約０．５μｍの
フィールド酸化膜２０を形成する。その上にＬＰＣＶＤ
法により窒化膜を０．１μｍほど形成する。この窒化膜
にレジストを施す。さらに、フッ素系エッチングガスに
よるプラズマエッチング、フッ酸エッチング、およびフ
ッ素系エッチングガスによる反応性イオンエッチングを
用いて、素子（島１９）の周囲の絶縁部となる場所にシ
リコン酸化膜１７（埋め込み絶縁層）に達するトレンチ
２１を形成する。
【００２０】このトレンチ２１の側壁からＰ型不純物
（例えば、ボロン等）を拡散させ、Ｐ+キャリア再結合
用拡散領域２２を形成する。そして、図８に示すよう
に、このトレンチ２１の表面を酸化してシリコン酸化膜
２３（絶縁層）を形成し、残った空洞部分をＬＰＣＶＤ
法で多結晶シリコン２４（電位可変部）を充填する。多
結晶シリコン２４上にも酸化膜を形成した後、ドライエ
ッチングで窒化膜を取り除く。
（例えば、ボロン等）を拡散させ、Ｐ+キャリア再結合
用拡散領域２２を形成する。そして、図８に示すよう
に、このトレンチ２１の表面を酸化してシリコン酸化膜
２３（絶縁層）を形成し、残った空洞部分をＬＰＣＶＤ
法で多結晶シリコン２４（電位可変部）を充填する。多
結晶シリコン２４上にも酸化膜を形成した後、ドライエ
ッチングで窒化膜を取り除く。
【００２１】ここで、島１９の外周部にはシリコン酸化
膜２３が形成されていることとなる。次に、図９に示す
ように、島１９内に各拡散領域を形成する。つまり、従
来よく利用されるホトリソグラフ工程、イオン注入工
程、拡散工程によりＰ+ ベース領域２５を形成するとと
もに、Ｎ+ エミッタ領域２６及びＮ+ コネクタ領域２７
を形成する。
膜２３が形成されていることとなる。次に、図９に示す
ように、島１９内に各拡散領域を形成する。つまり、従
来よく利用されるホトリソグラフ工程、イオン注入工
程、拡散工程によりＰ+ ベース領域２５を形成するとと
もに、Ｎ+ エミッタ領域２６及びＮ+ コネクタ領域２７
を形成する。
【００２２】最後に、酸化膜２０にコンタクト孔を形成
して電極配線を形成して図５のバイパーラ集積回路が製
造される。次に、作用について説明する。
して電極配線を形成して図５のバイパーラ集積回路が製
造される。次に、作用について説明する。
【００２３】Ｐ+ キャリア再結合用拡散領域２２はＰ+
ベース領域２５に過剰に注入された電子によるスイッチ
ング速度（特に、ターンオフ時間）の低下を防ぐため、
トレンチ素子分離部の側壁に形成されているものであ
る。このＰ+ キャリア再結合用拡散領域２２の多数キャ
リアである正孔をＰ+ ベース領域２５へ供給することに
より、Ｐ+ ベース領域２５内の過剰電子を中和する。
ベース領域２５に過剰に注入された電子によるスイッチ
ング速度（特に、ターンオフ時間）の低下を防ぐため、
トレンチ素子分離部の側壁に形成されているものであ
る。このＰ+ キャリア再結合用拡散領域２２の多数キャ
リアである正孔をＰ+ ベース領域２５へ供給することに
より、Ｐ+ ベース領域２５内の過剰電子を中和する。
【００２４】又、多結晶シリコン２４の電位を変化させ
ることにより素子分離シリコン酸化膜２３を介したコン
デンサの効果でＰ+キャリア再結合用拡散領域２２の電
位を変化させることができる。多結晶シリコン２４をプ
ラス電位にするとＰ+キャリア再結合用拡散領域２２は
マイナス電位となり、グランド電位にしたのと同じ効果
が得られ、一時的にＰ+キャリア再結合用拡散領域２２
に蓄積されたホールをより効果的に前記Ｐ + ベース領域
２５内へ注入することもできる。
ることにより素子分離シリコン酸化膜２３を介したコン
デンサの効果でＰ+キャリア再結合用拡散領域２２の電
位を変化させることができる。多結晶シリコン２４をプ
ラス電位にするとＰ+キャリア再結合用拡散領域２２は
マイナス電位となり、グランド電位にしたのと同じ効果
が得られ、一時的にＰ+キャリア再結合用拡散領域２２
に蓄積されたホールをより効果的に前記Ｐ + ベース領域
２５内へ注入することもできる。
【００２５】尚、Ｐ+ キャリア再結合用拡散領域２２の
形成は、トレンチを形成した後にシリコン表面からイオ
ン注入，アニールにより形成するようにしてもよい。
形成は、トレンチを形成した後にシリコン表面からイオ
ン注入，アニールにより形成するようにしてもよい。
【００２６】
【発明の効果】以上詳述したようにこの発明によれば、
高耐圧バイパーラトランジスタを小型化しつつトランジ
スタのスイッチング速度を劣化させない優れた効果を発
揮する。
高耐圧バイパーラトランジスタを小型化しつつトランジ
スタのスイッチング速度を劣化させない優れた効果を発
揮する。
【図１】第１実施例の半導体装置の断面図である。
【図２】半導体装置の製造工程を示す断面図である。
【図３】半導体装置の製造工程を示す断面図である。
【図４】半導体装置の製造工程を示す断面図である。
【図５】第２実施例の半導体装置の断面図である。
【図６】半導体装置の製造工程を示す断面図である。
【図７】半導体装置の製造工程を示す断面図である。
【図８】半導体装置の製造工程を示す断面図である。
【図９】半導体装置の製造工程を示す断面図である。
【図１０】従来の半導体装置の断面図である。
【図１１】従来の半導体装置の平面図である。
【図１２】耐圧と分離部との距離を示す特性図である。
【図１３】従来の半導体装置の断面図である。
【図１４】従来の半導体装置の平面図である。
【符号の説明】１５ Ｎ+層（第１導電型の高濃度シリコン層）２２ Ｐ+キャリア再結合用拡散領域（第２導電型のキ
ャリア再結合用拡散領域）１４ シリコン基板１７ シリコン酸化膜（絶縁膜）１８ Ｎ-層（第１導電型の低濃度シリコン層）１９ 島２３ シリコン酸化膜（絶縁層）２５ Ｐ+ベース領域（第２導電型のベース領域）２６ Ｎ+エミッタ領域（第１導電型のエミッタ領域）２７ Ｎ+コレクタ領域（第１導電型のコレクタ領域）２４ 多結晶シリコン（電位可変部）
ャリア再結合用拡散領域）１４ シリコン基板１７ シリコン酸化膜（絶縁膜）１８ Ｎ-層（第１導電型の低濃度シリコン層）１９ 島２３ シリコン酸化膜（絶縁層）２５ Ｐ+ベース領域（第２導電型のベース領域）２６ Ｎ+エミッタ領域（第１導電型のエミッタ領域）２７ Ｎ+コレクタ領域（第１導電型のコレクタ領域）２４ 多結晶シリコン（電位可変部）
フロントページの続き (72)発明者 磯部 良彦 愛知県刈谷市昭和町１丁目１番地 日本 電装 株式会社 内 (56)参考文献 特開 平３−284872（ＪＰ，Ａ) 特表 平４−506588（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/73 - 29/735 H01L 21/331
Claims (1)
- 【請求項１】 シリコン基板と、 前記シリコン基板上に絶縁膜を介して配置され、第１導
電型の高濃度シリコン層の上に第１導電型の低濃度シリ
コン層が形成された島と、 前記島の外周部に形成された絶縁層と、 前記島の第１導電型の低濃度シリコン層に形成された第
２導電型のベース領域と、 前記島の第１導電型の低濃度シリコン層に形成された第
１導電型のエミッタ領域と、 前記島の第１導電型の低濃度シリコン層に形成された第
１導電型のコレクタ領域と、 前記島内において前記絶縁層と接するトレンチ素子分離
部の側壁に形成されたキャリア再結合のための第２導電
型のキャリア再結合用拡散領域と、 前記第２導電型のキャリア再結合用拡散領域と前記絶縁
層を挟んで対向するように形成された電位可変部と を備
えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04965593A JP3237277B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04965593A JP3237277B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06267965A JPH06267965A (ja) | 1994-09-22 |
| JP3237277B2 true JP3237277B2 (ja) | 2001-12-10 |
Family
ID=12837209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04965593A Expired - Fee Related JP3237277B2 (ja) | 1993-03-10 | 1993-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237277B2 (ja) |
-
1993
- 1993-03-10 JP JP04965593A patent/JP3237277B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06267965A (ja) | 1994-09-22 |
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