JP2790010B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に絶縁分離溝の形成を含む半導体装置の製造
方法に関する。
に関し、特に絶縁分離溝の形成を含む半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来、半導体基板上の素子分離方法の一
つとして絶縁分離溝を形成する方法が用いられている。
図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）は、従来の半
導体装置の製造方法の一例を説明するために製造工程順
に示した半導体チップの断面図である。図５（ａ）に示
すように、Ｐ型半導体基板１上にＮ型エピタキシャル層
２を形成し、シリコン酸化膜３とシリコン窒化膜４を形
成した上で、半導体素子の絶縁分離のための絶縁分離溝
５を形成する。次に図５（ｂ）に示すように、絶縁分離
溝５の底部にボロンをイオン注入して熱処理を行うこと
により、打ち込んだボロンをＰ型半導体基板１中に拡散
させ、ＰＮ接合による絶縁分離のためのＰ型拡散領域６
を形成する。その図５（ｃ）に示すように、シリコン窒
化膜４およびシリコン酸化膜３を除去し、絶縁分離溝５
の内壁および素子形成領域上にシリコン酸化膜７および
シリコン窒化膜８を形成する。
つとして絶縁分離溝を形成する方法が用いられている。
図５（ａ）〜（ｃ）、図６（ｄ）〜（ｆ）は、従来の半
導体装置の製造方法の一例を説明するために製造工程順
に示した半導体チップの断面図である。図５（ａ）に示
すように、Ｐ型半導体基板１上にＮ型エピタキシャル層
２を形成し、シリコン酸化膜３とシリコン窒化膜４を形
成した上で、半導体素子の絶縁分離のための絶縁分離溝
５を形成する。次に図５（ｂ）に示すように、絶縁分離
溝５の底部にボロンをイオン注入して熱処理を行うこと
により、打ち込んだボロンをＰ型半導体基板１中に拡散
させ、ＰＮ接合による絶縁分離のためのＰ型拡散領域６
を形成する。その図５（ｃ）に示すように、シリコン窒
化膜４およびシリコン酸化膜３を除去し、絶縁分離溝５
の内壁および素子形成領域上にシリコン酸化膜７および
シリコン窒化膜８を形成する。
【０００３】次に図６（ｄ）に示すように、絶縁分離溝
５を埋め込むためにボロンリンガラス膜（以下ＢＰＳＧ
膜９と称す）を成長させる。そしてエッチバック法を用
いて、図６（ｅ）に示すように素子形成領域上のシリコ
ン窒化膜８が露出するまで全面エッチングを行い平坦化
を図る。この時、素子形成領域上のＢＰＳＧ膜９が完全
に除去されるようエッチングを行うと、絶縁分離溝５の
内部のＢＰＳＧ膜の表面は、素子形成領域のシリコン窒
化膜８の表面より下がり、段差が生じる。この段差を埋
め込むためと、ＢＰＳＧ膜が露出したまま次工程に進ん
だ際のＢＰＳＧ膜からのボロンの飛び出しいわゆるアウ
トディフュージョン現象による熱処理装置の汚染を防止
するため、その上に液状のシリコン酸化膜（以下ＰＳＧ
膜１０と称す）を塗布し、図６（ｆ）に示すように、同
様のエッチバックを行い素子形成領域表面を露出させ
て、絶縁分離溝を形成していた。
５を埋め込むためにボロンリンガラス膜（以下ＢＰＳＧ
膜９と称す）を成長させる。そしてエッチバック法を用
いて、図６（ｅ）に示すように素子形成領域上のシリコ
ン窒化膜８が露出するまで全面エッチングを行い平坦化
を図る。この時、素子形成領域上のＢＰＳＧ膜９が完全
に除去されるようエッチングを行うと、絶縁分離溝５の
内部のＢＰＳＧ膜の表面は、素子形成領域のシリコン窒
化膜８の表面より下がり、段差が生じる。この段差を埋
め込むためと、ＢＰＳＧ膜が露出したまま次工程に進ん
だ際のＢＰＳＧ膜からのボロンの飛び出しいわゆるアウ
トディフュージョン現象による熱処理装置の汚染を防止
するため、その上に液状のシリコン酸化膜（以下ＰＳＧ
膜１０と称す）を塗布し、図６（ｆ）に示すように、同
様のエッチバックを行い素子形成領域表面を露出させ
て、絶縁分離溝を形成していた。
【０００４】
【発明が解決しようとする課題】上述した従来の半導体
装置の製造方法では、ＢＰＳＧ膜９のエッチバックとＰ
ＳＧ膜１０のエッチバックにより平坦化を図っているた
め、ＢＰＳＧ膜９の成長時およびＰＳＧ膜１０の塗布時
の気相条件および基板状態等によって膜質が変化してそ
れぞれの膜のエッチング速度がばらついた場合でも安定
して製造することのできる余裕のある製造条件を設定す
ることが困難であり、例えばＰＳＧ膜１０のエッチバッ
クの際にエッチング時間が長すぎて、絶縁分離溝５の内
部にＢＰＳＧ膜の段差を埋めるのに充分なだけのＰＳＧ
膜が残らず、絶縁分離溝部と素子形成領域の間で大きな
段差が生じ、後工程において段差被膜性の悪い電極配線
が形成されたり、逆にエッチング時間が短すぎてＰＳＧ
膜が素子形成領域上にも残ってしまい、後工程での素子
形成に悪影響を及ぼすといったような不具合が生じ、品
質または製造歩留まりが低下してしまうという欠点があ
った。
装置の製造方法では、ＢＰＳＧ膜９のエッチバックとＰ
ＳＧ膜１０のエッチバックにより平坦化を図っているた
め、ＢＰＳＧ膜９の成長時およびＰＳＧ膜１０の塗布時
の気相条件および基板状態等によって膜質が変化してそ
れぞれの膜のエッチング速度がばらついた場合でも安定
して製造することのできる余裕のある製造条件を設定す
ることが困難であり、例えばＰＳＧ膜１０のエッチバッ
クの際にエッチング時間が長すぎて、絶縁分離溝５の内
部にＢＰＳＧ膜の段差を埋めるのに充分なだけのＰＳＧ
膜が残らず、絶縁分離溝部と素子形成領域の間で大きな
段差が生じ、後工程において段差被膜性の悪い電極配線
が形成されたり、逆にエッチング時間が短すぎてＰＳＧ
膜が素子形成領域上にも残ってしまい、後工程での素子
形成に悪影響を及ぼすといったような不具合が生じ、品
質または製造歩留まりが低下してしまうという欠点があ
った。
【０００５】
【課題を解決するための手段】本発明は、半導体基板の
一主表面に絶縁分離溝を形成する工程と、前記絶縁分離
溝を埋め込むに充分な厚さの第一の絶縁膜を半導体基板
全面に成長させる工程と、前記第一の絶縁膜を前記絶縁
分離溝内だけに残して半導体素子形成領域上ではエッチ
ングする工程と、第二の絶縁膜を半導体基板全面に成長
させる工程と、前記第二の絶縁膜の、半導体素子形成領
域の部分に不純物を導入する工程と、前記第二の絶縁膜
を半導体素子形成領域が露出するまでエッチングする工
程とを含むことを特徴とする半導体装置の製造方法であ
る。また本発明は、半導体基板の一主表面に絶縁分離溝
を形成する工程と、前記絶縁分離溝を埋め込むに充分な
厚さの第一の絶縁膜を半導体基板全面に成長させる工程
と、前記第一の絶縁膜を前記絶縁分離溝内だけに残して
半導体素子形成領域上ではエッチングする工程と、第二
の絶縁膜を半導体基板全面に成長させる工程と、第二の
絶縁膜の上にフォトレジストを塗布し、前記フォトレジ
ストを前記絶縁分離溝の上だけに残し、このフォトレジ
ストと第二の絶縁膜を同時に異方性エッチングすること
により素子形成領域を露出させる工程とを含むことを特
徴とする半導体装置の製造方法である。
一主表面に絶縁分離溝を形成する工程と、前記絶縁分離
溝を埋め込むに充分な厚さの第一の絶縁膜を半導体基板
全面に成長させる工程と、前記第一の絶縁膜を前記絶縁
分離溝内だけに残して半導体素子形成領域上ではエッチ
ングする工程と、第二の絶縁膜を半導体基板全面に成長
させる工程と、前記第二の絶縁膜の、半導体素子形成領
域の部分に不純物を導入する工程と、前記第二の絶縁膜
を半導体素子形成領域が露出するまでエッチングする工
程とを含むことを特徴とする半導体装置の製造方法であ
る。また本発明は、半導体基板の一主表面に絶縁分離溝
を形成する工程と、前記絶縁分離溝を埋め込むに充分な
厚さの第一の絶縁膜を半導体基板全面に成長させる工程
と、前記第一の絶縁膜を前記絶縁分離溝内だけに残して
半導体素子形成領域上ではエッチングする工程と、第二
の絶縁膜を半導体基板全面に成長させる工程と、第二の
絶縁膜の上にフォトレジストを塗布し、前記フォトレジ
ストを前記絶縁分離溝の上だけに残し、このフォトレジ
ストと第二の絶縁膜を同時に異方性エッチングすること
により素子形成領域を露出させる工程とを含むことを特
徴とする半導体装置の製造方法である。
【０００６】
【作用】本発明の半導体装置およびその製造方法におい
ては、半導体基板の一主表面に絶縁分離溝を形成する工
程と、前記絶縁分離溝を埋め込むに充分な厚さの第一の
絶縁膜を半導体基板全面に成長させる工程と、前記第一
の絶縁膜を前記絶縁分離溝内だけに残して半導体素子形
成領域上ではエッチングする工程と、第二の絶縁膜を半
導体基板全面に成長させる工程と、前記前記第二の絶縁
膜の、半導体素子形成領域の部分に不純物を導入する工
程と、前記第二の絶縁膜を半導体素子形成領域が露出す
るまでエッチングする工程とを含んで構成されるもので
ある。詳しくは、半導体素子の絶縁分離溝内部に埋め込
まれたボロンリンガラス膜の表面と素子形成領域表面と
の段差を軽減しボロンリンガラス膜からのボロンのアウ
トディフュージョンを防止するためのシリコン酸化膜
を、選択的に絶縁分離溝上部にだけ形成するもので、絶
縁分離溝の上部のリンガラス膜をフォトレジストで保護
しておき、素子形成領域上のリンガラス膜のみに不純物
を導入して濃度を高め、エッチング速度を速くすること
ができるものである。
ては、半導体基板の一主表面に絶縁分離溝を形成する工
程と、前記絶縁分離溝を埋め込むに充分な厚さの第一の
絶縁膜を半導体基板全面に成長させる工程と、前記第一
の絶縁膜を前記絶縁分離溝内だけに残して半導体素子形
成領域上ではエッチングする工程と、第二の絶縁膜を半
導体基板全面に成長させる工程と、前記前記第二の絶縁
膜の、半導体素子形成領域の部分に不純物を導入する工
程と、前記第二の絶縁膜を半導体素子形成領域が露出す
るまでエッチングする工程とを含んで構成されるもので
ある。詳しくは、半導体素子の絶縁分離溝内部に埋め込
まれたボロンリンガラス膜の表面と素子形成領域表面と
の段差を軽減しボロンリンガラス膜からのボロンのアウ
トディフュージョンを防止するためのシリコン酸化膜
を、選択的に絶縁分離溝上部にだけ形成するもので、絶
縁分離溝の上部のリンガラス膜をフォトレジストで保護
しておき、素子形成領域上のリンガラス膜のみに不純物
を導入して濃度を高め、エッチング速度を速くすること
ができるものである。
【０００７】
【実施例】次に本発明の実施例について図面を参照して
説明する。 ［実施例１］図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）
および図３（ａ）〜（ｃ）は、本発明の第１の実施例を
説明するために製造工程順に示した半導体チップの断面
図である。図１（ａ）に示すように、Ｐ型半導体基板１
上にＮ型エピタキシャル層２を約２μｍの厚さで形成
し、９００℃程度の熱処理による厚さ３００〜４００オ
ングストロームのシリコン酸化膜３と化学的気相成長法
による厚さ１０００〜１５００オングストロームのシリ
コン窒化膜４を形成した上で、半導体素子の絶縁分離の
ための絶縁分離溝５を、Ｐ型半導体基板１に達する様、
深さ約４μｍ、幅約１μｍで形成する。次に図１（ｂ）
に示すように、絶縁分離溝５の底部にボロンをイオン注
入し、窒素雰囲気中で９００℃程度の熱処理を行うこと
により打ち込んだボロンをＰ型半導体基板１中に拡散さ
せ、ＰＮ接合による絶縁分離のためのＰ型拡散領域６を
形成する。
説明する。 ［実施例１］図１（ａ）〜（ｃ）、図２（ｄ）〜（ｆ）
および図３（ａ）〜（ｃ）は、本発明の第１の実施例を
説明するために製造工程順に示した半導体チップの断面
図である。図１（ａ）に示すように、Ｐ型半導体基板１
上にＮ型エピタキシャル層２を約２μｍの厚さで形成
し、９００℃程度の熱処理による厚さ３００〜４００オ
ングストロームのシリコン酸化膜３と化学的気相成長法
による厚さ１０００〜１５００オングストロームのシリ
コン窒化膜４を形成した上で、半導体素子の絶縁分離の
ための絶縁分離溝５を、Ｐ型半導体基板１に達する様、
深さ約４μｍ、幅約１μｍで形成する。次に図１（ｂ）
に示すように、絶縁分離溝５の底部にボロンをイオン注
入し、窒素雰囲気中で９００℃程度の熱処理を行うこと
により打ち込んだボロンをＰ型半導体基板１中に拡散さ
せ、ＰＮ接合による絶縁分離のためのＰ型拡散領域６を
形成する。
【０００８】その後図１（ｃ）に示すように、シリコン
窒化膜４およびシリコン酸化膜３を除去し、絶縁分離溝
５の内壁および素子形成領域に１０００℃程度の熱処理
による厚さ約２０００オングストロームのシリコン酸化
膜７を形成し、図２（ｄ）に示す様に化学的気相成長法
による厚さ約１０００オングストロームのシリコン窒化
膜８を形成する。次に図２（ｅ）に示すように、絶縁分
離溝５を埋め込むためのボロンリンガラス膜（以下ＢＰ
ＳＧ膜９と称す）を半導体装置全面に約１．２μｍの厚
さで成長させる。その後、図２（ｆ）に示すように、バ
ッファードフッ酸を用いたエッチバック法を用いて、素
子形成領域上のシリコン窒化膜８が露出するまで全面エ
ッチングして平坦化を行う。この時、素子形成領域上の
ＢＰＳＧ膜９が完全に除去されるようエッチングを行う
と、絶縁分離溝５の内部のＢＰＳＧ膜９の表面は、素子
形成領域のシリコン窒化膜８の表面より３０００から５
０００オングストローム程度下がったところになり段差
が生じる。この段差を埋め込むためと、ＢＰＳＧ膜が露
出したまま次工程に進んだ際のＢＰＳＧ膜からのボロン
の飛び出しいわゆるアウトディフュージョン現象による
熱処理装置の汚染を防止するため、図３（ａ）に示すよ
うに液状のシリコン酸化膜（以下ＰＳＧ膜１０と称す）
を素子形成領域上で厚さ２０００オングストローム程度
になるよう全面に塗布した後、フォトレジスト１１を全
面に塗布し、絶縁分離溝５の上部のみフォトレジスト１
１を残すよう、パターニングを行い、リン等のイオンビ
ーム１２をＰＳＧ膜１０中に打ち込む。その後熱処理に
より打ち込んだ不純物イオンをＰＳＧ膜１０内に拡散さ
せる。
窒化膜４およびシリコン酸化膜３を除去し、絶縁分離溝
５の内壁および素子形成領域に１０００℃程度の熱処理
による厚さ約２０００オングストロームのシリコン酸化
膜７を形成し、図２（ｄ）に示す様に化学的気相成長法
による厚さ約１０００オングストロームのシリコン窒化
膜８を形成する。次に図２（ｅ）に示すように、絶縁分
離溝５を埋め込むためのボロンリンガラス膜（以下ＢＰ
ＳＧ膜９と称す）を半導体装置全面に約１．２μｍの厚
さで成長させる。その後、図２（ｆ）に示すように、バ
ッファードフッ酸を用いたエッチバック法を用いて、素
子形成領域上のシリコン窒化膜８が露出するまで全面エ
ッチングして平坦化を行う。この時、素子形成領域上の
ＢＰＳＧ膜９が完全に除去されるようエッチングを行う
と、絶縁分離溝５の内部のＢＰＳＧ膜９の表面は、素子
形成領域のシリコン窒化膜８の表面より３０００から５
０００オングストローム程度下がったところになり段差
が生じる。この段差を埋め込むためと、ＢＰＳＧ膜が露
出したまま次工程に進んだ際のＢＰＳＧ膜からのボロン
の飛び出しいわゆるアウトディフュージョン現象による
熱処理装置の汚染を防止するため、図３（ａ）に示すよ
うに液状のシリコン酸化膜（以下ＰＳＧ膜１０と称す）
を素子形成領域上で厚さ２０００オングストローム程度
になるよう全面に塗布した後、フォトレジスト１１を全
面に塗布し、絶縁分離溝５の上部のみフォトレジスト１
１を残すよう、パターニングを行い、リン等のイオンビ
ーム１２をＰＳＧ膜１０中に打ち込む。その後熱処理に
より打ち込んだ不純物イオンをＰＳＧ膜１０内に拡散さ
せる。
【０００９】この結果、図３（ｂ）に示すように素子形
成領域上に高濃度のＰＳＧ膜１３が形成され、フォトレ
ジスト１２を除去した後、バッファードフッ酸を用いた
エッチバック法により、素子形成領域上のシリコン窒化
膜９が露出するまで全面エッチングにより平坦化を行
う。この時、素子形成領域上のＰＳＧ膜が完全に除去さ
れるようエッチングを行うが、本発明の特徴である選択
的なイオン注入により素子形成領域上ではＰＳＧ膜の濃
度が濃くなっているために絶縁分離溝５上のＰＳＧ膜よ
りエッチング速度が早くなり、例えばリン濃度４ｍｏｌ
％のＰＳＧ膜の１３０バッファードフッ酸に対するエッ
チング速度は２４０オングストローム／分だがリン濃度
を５ｍｏｌ％にするとエッチング速度は３００オングス
トローム／分、６ｍｏｌ％では３６０オングストローム
／分と濃度に比例してエッチング速度は速くなるので、
図３（ｃ）に示すようにＢＰＳＧ膜１０上のＰＳＧ膜だ
けを残して素子形成領域上のＰＳＧ膜を完全に除去する
ことが容易になる。従って、絶縁分離溝５と素子形成領
域との段差を小さくすることが可能になり、電極配線の
段差被膜性が向上し、また、素子形成領域にＰＳＧ膜が
残らないので製品の品質や製造歩留まりを高くできる。
成領域上に高濃度のＰＳＧ膜１３が形成され、フォトレ
ジスト１２を除去した後、バッファードフッ酸を用いた
エッチバック法により、素子形成領域上のシリコン窒化
膜９が露出するまで全面エッチングにより平坦化を行
う。この時、素子形成領域上のＰＳＧ膜が完全に除去さ
れるようエッチングを行うが、本発明の特徴である選択
的なイオン注入により素子形成領域上ではＰＳＧ膜の濃
度が濃くなっているために絶縁分離溝５上のＰＳＧ膜よ
りエッチング速度が早くなり、例えばリン濃度４ｍｏｌ
％のＰＳＧ膜の１３０バッファードフッ酸に対するエッ
チング速度は２４０オングストローム／分だがリン濃度
を５ｍｏｌ％にするとエッチング速度は３００オングス
トローム／分、６ｍｏｌ％では３６０オングストローム
／分と濃度に比例してエッチング速度は速くなるので、
図３（ｃ）に示すようにＢＰＳＧ膜１０上のＰＳＧ膜だ
けを残して素子形成領域上のＰＳＧ膜を完全に除去する
ことが容易になる。従って、絶縁分離溝５と素子形成領
域との段差を小さくすることが可能になり、電極配線の
段差被膜性が向上し、また、素子形成領域にＰＳＧ膜が
残らないので製品の品質や製造歩留まりを高くできる。
【００１０】［実施例２］図４（ａ）〜（ｂ）は本発明
の第２の実施例を説明するために製造工程の途中を示し
た半導体チップの断面図である。第１の実施例がフォト
レジストをマスク材にＰＳＧ膜に不純物のイオン注入を
行い、フォトレジストを除去した後、ウェットエッチに
よるエッチバックを行うのに対し、本例ではフォトレジ
ストをマスクに、ドライエッチによるＰＳＧ膜１０のエ
ッチバックを行う。ＰＳＧ膜１０の塗布およびフォトレ
ジストのパターニングまでは第１の実施例と同様である
ため省略するが、図４（ａ）に示すようにフォトレジス
トのパターニングの後、エッチングガス１４により異方
性のドライエッチングを行い、素子形成領域のＰＳＧ膜
１０を完全に除去する。この時、エッチングガス１４の
成分によって、フォトレジストのエッチング速度をＰＳ
Ｇ膜のエッチング速度より速くして、図４（ｂ）に示す
様に素子形成領域のＰＳＧ膜１０が完全に除去される前
に絶縁分離溝上のフォトレジストを除去し、絶縁分離溝
上のＰＳＧ膜のエッチングが始まるようにする。
の第２の実施例を説明するために製造工程の途中を示し
た半導体チップの断面図である。第１の実施例がフォト
レジストをマスク材にＰＳＧ膜に不純物のイオン注入を
行い、フォトレジストを除去した後、ウェットエッチに
よるエッチバックを行うのに対し、本例ではフォトレジ
ストをマスクに、ドライエッチによるＰＳＧ膜１０のエ
ッチバックを行う。ＰＳＧ膜１０の塗布およびフォトレ
ジストのパターニングまでは第１の実施例と同様である
ため省略するが、図４（ａ）に示すようにフォトレジス
トのパターニングの後、エッチングガス１４により異方
性のドライエッチングを行い、素子形成領域のＰＳＧ膜
１０を完全に除去する。この時、エッチングガス１４の
成分によって、フォトレジストのエッチング速度をＰＳ
Ｇ膜のエッチング速度より速くして、図４（ｂ）に示す
様に素子形成領域のＰＳＧ膜１０が完全に除去される前
に絶縁分離溝上のフォトレジストを除去し、絶縁分離溝
上のＰＳＧ膜のエッチングが始まるようにする。
【００１１】その結果、本例でも第１の実施例と同様
に、ＢＰＳＧ膜９上のＰＳＧ膜１０だけを残して、素子
形成領域上のＰＳＧ膜を完全に除去することが容易にな
り、絶縁分離溝５と素子形成領域との段差を小さくする
ことができる。また、フォトレジスト１１をあらかじめ
薄く塗布しておけば、エッチングガスの成分のコントロ
ールによりフォトレジストのエッチング速度を速めなく
ても、絶縁分離溝上のＰＳＧ膜のエッチングが、素子形
成領域上のＰＳＧ膜のエッチングより少し遅れて始ま
り、その時間差の分だけ絶縁分離溝上のＰＳＧ膜を残す
ことができるので、同様の結果が得られる。
に、ＢＰＳＧ膜９上のＰＳＧ膜１０だけを残して、素子
形成領域上のＰＳＧ膜を完全に除去することが容易にな
り、絶縁分離溝５と素子形成領域との段差を小さくする
ことができる。また、フォトレジスト１１をあらかじめ
薄く塗布しておけば、エッチングガスの成分のコントロ
ールによりフォトレジストのエッチング速度を速めなく
ても、絶縁分離溝上のＰＳＧ膜のエッチングが、素子形
成領域上のＰＳＧ膜のエッチングより少し遅れて始ま
り、その時間差の分だけ絶縁分離溝上のＰＳＧ膜を残す
ことができるので、同様の結果が得られる。
【００１２】
【発明の効果】以上説明したように本発明の半導体装置
およびその製造方法によれば、絶縁分離溝内部に埋め込
んだボロンリンガラス膜の表面を覆い素子形成領域との
段差を緩和するために塗布された液状のシリコン酸化膜
を、容易に絶縁分離溝の内部にだけ残して素子形成領域
上では除去することができるため、半導体装置の平坦性
が向上して電極配線の段差被膜性がよくなり、また半導
体素子も安定して製造することができるため製品の品質
が向上し、製造歩留まりも高くなるものであり、また、
半導体素子の絶縁分離溝内部に埋め込まれたボロンリン
ガラス膜の表面と素子形成領域表面との段差を軽減しボ
ロンリンガラス膜からのボロンのアウトディフュージョ
ンを防止するためのシリコン酸化膜を、選択的に絶縁分
離溝上部にだけ形成することができるという効果を有す
る。
およびその製造方法によれば、絶縁分離溝内部に埋め込
んだボロンリンガラス膜の表面を覆い素子形成領域との
段差を緩和するために塗布された液状のシリコン酸化膜
を、容易に絶縁分離溝の内部にだけ残して素子形成領域
上では除去することができるため、半導体装置の平坦性
が向上して電極配線の段差被膜性がよくなり、また半導
体素子も安定して製造することができるため製品の品質
が向上し、製造歩留まりも高くなるものであり、また、
半導体素子の絶縁分離溝内部に埋め込まれたボロンリン
ガラス膜の表面と素子形成領域表面との段差を軽減しボ
ロンリンガラス膜からのボロンのアウトディフュージョ
ンを防止するためのシリコン酸化膜を、選択的に絶縁分
離溝上部にだけ形成することができるという効果を有す
る。
【図１】本発明の第１の実施例を製造工程順に示すもの
で（ａ）〜（ｃ）の半導体チップの断面図。
で（ａ）〜（ｃ）の半導体チップの断面図。
【図２】本発明の第１の実施例を製造工程順に示すもの
でに続く（ｄ）〜（ｆ）の半導体チップの断面図。
でに続く（ｄ）〜（ｆ）の半導体チップの断面図。
【図３】本発明の第１の実施例を製造工程順に示す半導
体チップの断面図。
体チップの断面図。
【図４】本発明の第２の実施例を示す半導体チップの断
面図。
面図。
【図５】従来の半導体装置の製造工程（ａ）〜（ｃ）を
示す断面図。
示す断面図。
【図６】従来の半導体装置の製造工程（ｄ）〜（ｆ）を
示す断面図。
示す断面図。
１ Ｐ型半導体基板 ２ Ｎ型エピタキシャル層 ３ シリコン酸化膜 ４ シリコン窒化膜 ５ 絶縁分離溝 ６ Ｐ型拡散領域 ７ シリコン酸化膜 ８ シリコン窒化膜 ９ ＢＰＳＧ膜 １０ ＰＳＧ膜 １１ フォトレジスト １２ イオンビーム １３ 高濃度のＰＳＧ膜 １４ エッチングガス
Claims (2)
- 【請求項１】 半導体基板の一主表面に絶縁分離溝を形
成する工程と、前記絶縁分離溝を埋め込むに充分な厚さ
の第一の絶縁膜を半導体基板全面に成長させる工程と、
前記第一の絶縁膜を前記絶縁分離溝内だけに残して半導
体素子形成領域上ではエッチングする工程と、第二の絶
縁膜を半導体基板全面に成長させる工程と、前記第二の
絶縁膜の、半導体素子形成領域の部分に不純物を導入す
る工程と、前記第二の絶縁膜を半導体素子形成領域が露
出するまでエッチングする工程とを含むことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 半導体基板の一主表面に絶縁分離溝を形
成する工程と、前記絶縁分離溝を埋め込むに充分な厚さ
の第一の絶縁膜を半導体基板全面に成長させる工程と、
前記第一の絶縁膜を前記絶縁分離溝内だけに残して半導
体素子形成領域上ではエッチングする工程と、第二の絶
縁膜を半導体基板全面に成長させる工程と、第二の絶縁
膜の上にフォトレジストを塗布し、前記フォトレジスト
を前記絶縁分離溝の上だけに残し、このフォトレジスト
と第二の絶縁膜を同時に異方性エッチングすることによ
り素子形成領域を露出させる工程とを含むことを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203654A JP2790010B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5203654A JP2790010B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745694A JPH0745694A (ja) | 1995-02-14 |
| JP2790010B2 true JP2790010B2 (ja) | 1998-08-27 |
Family
ID=16477639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5203654A Expired - Fee Related JP2790010B2 (ja) | 1993-07-26 | 1993-07-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790010B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0179807B1 (ko) * | 1995-12-30 | 1999-03-20 | 문정환 | 반도체 기억소자 제조방법 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182537A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS59182538A (ja) * | 1983-04-01 | 1984-10-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPS6240741A (ja) * | 1985-08-16 | 1987-02-21 | Nec Corp | 半導体装置 |
| JPS63228732A (ja) * | 1987-03-18 | 1988-09-22 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS63258039A (ja) * | 1987-04-15 | 1988-10-25 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPH0574927A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | 半導体装置の製造方法 |
-
1993
- 1993-07-26 JP JP5203654A patent/JP2790010B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0745694A (ja) | 1995-02-14 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |