JPS6116545A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS6116545A JPS6116545A JP13760284A JP13760284A JPS6116545A JP S6116545 A JPS6116545 A JP S6116545A JP 13760284 A JP13760284 A JP 13760284A JP 13760284 A JP13760284 A JP 13760284A JP S6116545 A JPS6116545 A JP S6116545A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、半導体集積回路装置の製造方法に関し、詳し
くは、溝を用−た素子間分離構造を有する半導体集積回
路装置の改良した製造方法に関するものでおる。
くは、溝を用−た素子間分離構造を有する半導体集積回
路装置の改良した製造方法に関するものでおる。
（従来技術）
半導体集積回路装置の高集積化においては、素子間分離
領域の幅を狭く形成することが必要であシ、また素子の
微細化において問題となる狭チャネル効果を抑制するこ
とが重要である。上記の問題を解決し得る方法として、
半導体基板表面上に凹所を形成し、該凹所内を非結晶シ
リコン膜或いは絶縁膜等で埋込んで素子間分離を行う、
いわゆる溝分離構造が提唱されている。
領域の幅を狭く形成することが必要であシ、また素子の
微細化において問題となる狭チャネル効果を抑制するこ
とが重要である。上記の問題を解決し得る方法として、
半導体基板表面上に凹所を形成し、該凹所内を非結晶シ
リコン膜或いは絶縁膜等で埋込んで素子間分離を行う、
いわゆる溝分離構造が提唱されている。
従来、上記溝分離構造を形成する方法として、例えば、
第１図（ａ）に示すように、半導体基板ｌの表面に溝５
を形成した後、溝を含む半導体基板表面に酸化膜２及び
窒化シリコン膜３を形成し、該窒化シリコン膜３が形成
された溝部５を含む半導体基板上に非結晶シリコン層４
を堆積する。次に第１図（ｂ）のように、前記溝部５の
非結晶シリコン層４上を選択的に覆う樹脂層６を形成す
る。そして、第１図（Ｃ）のように該樹脂層６をマスク
として溝部を除く基板上の非結晶シリコン層を選択的に
エツチング除去し、溝部内に残存する前記非結晶シリコ
ン４を酸化して第１図（ｄ）のように溝分離構造を完成
する。しかし、上記の方法では、分離溝内の絶縁膜を、
非結晶シリコンの酸化によって形成するため、熱酸化時
の膜厚増大によるストレスが分離溝近傍の基板結晶に加
わるため、転位等の結晶欠陥を誘起し、素子特性に悪影
響を与える。
第１図（ａ）に示すように、半導体基板ｌの表面に溝５
を形成した後、溝を含む半導体基板表面に酸化膜２及び
窒化シリコン膜３を形成し、該窒化シリコン膜３が形成
された溝部５を含む半導体基板上に非結晶シリコン層４
を堆積する。次に第１図（ｂ）のように、前記溝部５の
非結晶シリコン層４上を選択的に覆う樹脂層６を形成す
る。そして、第１図（Ｃ）のように該樹脂層６をマスク
として溝部を除く基板上の非結晶シリコン層を選択的に
エツチング除去し、溝部内に残存する前記非結晶シリコ
ン４を酸化して第１図（ｄ）のように溝分離構造を完成
する。しかし、上記の方法では、分離溝内の絶縁膜を、
非結晶シリコンの酸化によって形成するため、熱酸化時
の膜厚増大によるストレスが分離溝近傍の基板結晶に加
わるため、転位等の結晶欠陥を誘起し、素子特性に悪影
響を与える。
一方、別の従来技術としては、前記の例とは異なシ、溝
部内を絶縁膜で埋め込む方法も考某されているが、この
場合には、基板表面を平担化する。
部内を絶縁膜で埋め込む方法も考某されているが、この
場合には、基板表面を平担化する。
ために、非常に厚い絶縁膜、例えば、溝の深さよシも厚
い絶縁膜を堆積し、その後、素子形成領域となる半導体
基板表面が現われるまで、前記の厚い絶縁膜を均一にエ
ツチング除去することが必要となるため、このエツチン
グに要する時間及びプロセスの複雑さが問題となる。
い絶縁膜を堆積し、その後、素子形成領域となる半導体
基板表面が現われるまで、前記の厚い絶縁膜を均一にエ
ツチング除去することが必要となるため、このエツチン
グに要する時間及びプロセスの複雑さが問題となる。
（発明の目的）
本発明の目的は前記従来技術の問題点を解決するもので
ろ力、特に凹所内に絶縁膜を埋め込んだ後のエッチバッ
ク工程を再現性よく実現することが可能な半導体集積回
路装置の製造方法を提供するものでめる〇 （発明の構成） 本発明による半導体集積回路装置の製造方法は、以下の
工程から構成される。すなわち、半導体基板表面に酸化
膜を形成した後、該酸化膜上に非結晶シリコン層を形成
する工程、該構造を有する半導体基板表面上の素子形成
領域予定部を覆うマスクパターンを形成する工程、該マ
スクパターンを用いて、前記非結晶シリコン層及び酸化
膜をエツチング除去し、該半導体基板表面上に素子分離
のための凹所を形成する工程、前記マスクパターンを除
去した後、該基板表面を熱酸化し、該凹所内及び前記基
板上の非結晶シリコン層表面に酸化膜を形成する工程、
前記基板上及び凹所、内に絶縁膜を堆積する工程、該絶
縁膜を前記非結晶シリコン層が表出するようにエツチン
グ除去する工程、該非結晶シリコン層を除去する工程を
有して構成される。
ろ力、特に凹所内に絶縁膜を埋め込んだ後のエッチバッ
ク工程を再現性よく実現することが可能な半導体集積回
路装置の製造方法を提供するものでめる〇 （発明の構成） 本発明による半導体集積回路装置の製造方法は、以下の
工程から構成される。すなわち、半導体基板表面に酸化
膜を形成した後、該酸化膜上に非結晶シリコン層を形成
する工程、該構造を有する半導体基板表面上の素子形成
領域予定部を覆うマスクパターンを形成する工程、該マ
スクパターンを用いて、前記非結晶シリコン層及び酸化
膜をエツチング除去し、該半導体基板表面上に素子分離
のための凹所を形成する工程、前記マスクパターンを除
去した後、該基板表面を熱酸化し、該凹所内及び前記基
板上の非結晶シリコン層表面に酸化膜を形成する工程、
前記基板上及び凹所、内に絶縁膜を堆積する工程、該絶
縁膜を前記非結晶シリコン層が表出するようにエツチン
グ除去する工程、該非結晶シリコン層を除去する工程を
有して構成される。
また、本発明において凹所内を満たすために用いられる
絶縁膜は、ボロン、リン珪酸ガラス（ＢＰ８Ｇ）或いは
リン珪酸ガラス（Ｐ２Ｏ）等のように熱処理によシ、９
７０−可能な絶縁膜を用いることが有効である。
絶縁膜は、ボロン、リン珪酸ガラス（ＢＰ８Ｇ）或いは
リン珪酸ガラス（Ｐ２Ｏ）等のように熱処理によシ、９
７０−可能な絶縁膜を用いることが有効である。
（発明の作用）
本発明の前記構成において示したように、半導体基板上
に形成した凹所内及び該半導体基板上に堆積する絶縁膜
として、ＢＰ８ＧあるいはＰ２Ｏを用いると、該絶縁膜
堆積後、リフローを行なうことにより、表面の平担化が
比較的薄い膜厚で達成することが可能となる。特にＢＰ
８Ｇ膜は、低温で良好なりフロー性を示すとともに、フ
ッ酸に対するエッチレートを熱酸化８ｉ０２膜よシも遅
くすることができるため、分離構造形成後の素子形成工
程で受ける酸化膜エッチ工程に対する耐性を確保する上
で有効である。
に形成した凹所内及び該半導体基板上に堆積する絶縁膜
として、ＢＰ８ＧあるいはＰ２Ｏを用いると、該絶縁膜
堆積後、リフローを行なうことにより、表面の平担化が
比較的薄い膜厚で達成することが可能となる。特にＢＰ
８Ｇ膜は、低温で良好なりフロー性を示すとともに、フ
ッ酸に対するエッチレートを熱酸化８ｉ０２膜よシも遅
くすることができるため、分離構造形成後の素子形成工
程で受ける酸化膜エッチ工程に対する耐性を確保する上
で有効である。
次に、前記のリフローされた絶縁膜を該半導体基板の素
子形成領域が表出するまで、エツチングする際、通常反
応性イオンエツチング（ＲＩＥ）等のプラズマエッチが
用いられるが、これらのエツチング法は基板シリコンに
ダメージを与える。
子形成領域が表出するまで、エツチングする際、通常反
応性イオンエツチング（ＲＩＥ）等のプラズマエッチが
用いられるが、これらのエツチング法は基板シリコンに
ダメージを与える。
これを避けるため、基板シリコン上に若干前記絶縁膜が
残った状態でエツチングを停止し、残シの薄い該絶縁膜
をフッ酸系のウェットエッチにより除去することが考え
られるが、上記の方法は、堆積した絶縁膜及びエツチン
グのバラツキが大きいため、再現性に問題が必る。この
ため本発明の構成における非結晶シリコン層を用いて、
上記エッチバック時の問題点が解決される。
残った状態でエツチングを停止し、残シの薄い該絶縁膜
をフッ酸系のウェットエッチにより除去することが考え
られるが、上記の方法は、堆積した絶縁膜及びエツチン
グのバラツキが大きいため、再現性に問題が必る。この
ため本発明の構成における非結晶シリコン層を用いて、
上記エッチバック時の問題点が解決される。
一方、本発明における前記非結晶シリコン層は、下記の
作用を確保する上で重要である。一般に、半導体基板表
面に、多数の素子分離のための凹所を近接して形成、あ
るいは、幅の広い凹所を形成し、前記のりフロー可能な
絶縁膜で埋めた場合、第２図（ａ）に示すように、凹所
及び該凹所に接した周辺部８２では、凹所が存在しなめ
素子形成領域の平面部８１に比べて膜厚が薄くなシやす
い。このため、半導体基板１に被着している酸化膜２上
の該絶縁膜８を素子形成領域上の平面部が表出するまで
エツチングすると、第２図（ｂ）に示すように、凹所及
び凹所に接した周辺部ではオーバーエッチされ、凹所内
に残存する絶縁膜自体がエツチングされ、表面に凹凸が
残存するようになる。本発明においては、前記非結晶シ
リコン層の膜厚を最適化することによシ、上記の問題を
解決することができる。
作用を確保する上で重要である。一般に、半導体基板表
面に、多数の素子分離のための凹所を近接して形成、あ
るいは、幅の広い凹所を形成し、前記のりフロー可能な
絶縁膜で埋めた場合、第２図（ａ）に示すように、凹所
及び該凹所に接した周辺部８２では、凹所が存在しなめ
素子形成領域の平面部８１に比べて膜厚が薄くなシやす
い。このため、半導体基板１に被着している酸化膜２上
の該絶縁膜８を素子形成領域上の平面部が表出するまで
エツチングすると、第２図（ｂ）に示すように、凹所及
び凹所に接した周辺部ではオーバーエッチされ、凹所内
に残存する絶縁膜自体がエツチングされ、表面に凹凸が
残存するようになる。本発明においては、前記非結晶シ
リコン層の膜厚を最適化することによシ、上記の問題を
解決することができる。
（発明の効果）
以上に述べた本発明によシ、溝分離構造を従来方法に比
べて、より再現性よく簡便に形成でき、したがって分離
構造形成後の素子及び配線作成工程において、よシ信頼
度の高い高密度の半導体集積回路装置を製造可能となる
。
べて、より再現性よく簡便に形成でき、したがって分離
構造形成後の素子及び配線作成工程において、よシ信頼
度の高い高密度の半導体集積回路装置を製造可能となる
。
（実施例）
本発明の実施例をＭＯ８型半導体集積回路装置に適用し
た場合について、第３図（ａ）〜（ｆ）を用いて以下に
詳述する。
た場合について、第３図（ａ）〜（ｆ）を用いて以下に
詳述する。
まず、第３図（ａ）に示すように、Ｐ型シリコン基板ｌ
の表面上に、５００＾程度の熱酸化膜２及び１．５μｍ
程度の多結晶シリコン膜４を順次形成する。次に第３図
（ｂ）に示すように、通常のフォトリングラフイ一工程
によル、素子形成領域上を７オトレジスト６でおおう。
の表面上に、５００＾程度の熱酸化膜２及び１．５μｍ
程度の多結晶シリコン膜４を順次形成する。次に第３図
（ｂ）に示すように、通常のフォトリングラフイ一工程
によル、素子形成領域上を７オトレジスト６でおおう。
そして、該フォトレジスト膜６をマスクとして、前記多
結晶シリコン層４及び酸化膜２をエツチングし、半導体
基板表面に素子分離用の凹所５を形成する。続いて、前
記フォトレジスト６を除去した後、該凹所５及び前記多
結晶シリコン層４０表面を熱酸化し、第３図（Ｃ）に示
す構造を得る。なお、この時、該凹所に、反転防止用の
不純物としてボロンのイオン注入９を行なってもよい。
結晶シリコン層４及び酸化膜２をエツチングし、半導体
基板表面に素子分離用の凹所５を形成する。続いて、前
記フォトレジスト６を除去した後、該凹所５及び前記多
結晶シリコン層４０表面を熱酸化し、第３図（Ｃ）に示
す構造を得る。なお、この時、該凹所に、反転防止用の
不純物としてボロンのイオン注入９を行なってもよい。
次に第３図（ｄ）に示すように、該凹所内及び基板表面
上にＢＰ８Ｇ膜８を２μｍ程度堆積し、該ＢＰＳＧ膜８
をリフローする。そして、第３図（ｅ）のように、前記
リフローされたＢＰ８Ｇ膜８を前記多結晶シリコン層４
が表出するまで、反応性イオンエツチングによシエッチ
バックする。
上にＢＰ８Ｇ膜８を２μｍ程度堆積し、該ＢＰＳＧ膜８
をリフローする。そして、第３図（ｅ）のように、前記
リフローされたＢＰ８Ｇ膜８を前記多結晶シリコン層４
が表出するまで、反応性イオンエツチングによシエッチ
バックする。
その後、基板表面に残存する多結晶シリコン層４を除去
し、該凹所内に埋込まれた前記ＢＰＳＧ膜の表面をリフ
ローすると第３図（ｆ）に示すような溝分離構造ができ
る。以下、通常の素子形成工程を経て、ＭＯ８型半導体
集積回路装置が完成する。
し、該凹所内に埋込まれた前記ＢＰＳＧ膜の表面をリフ
ローすると第３図（ｆ）に示すような溝分離構造ができ
る。以下、通常の素子形成工程を経て、ＭＯ８型半導体
集積回路装置が完成する。
なお、上記の実施例では、すべての素子分離を溝分離で
構成するかの如く記述したが、第４図に示すように、特
に微細化が要求されない領域の素子分離は、従来の選択
酸化法を用い、微細化の必要な領域のみ溝分離構造を適
用してもよい。
構成するかの如く記述したが、第４図に示すように、特
に微細化が要求されない領域の素子分離は、従来の選択
酸化法を用い、微細化の必要な領域のみ溝分離構造を適
用してもよい。
（発明のまとめ）
以上に詳述した本発明は、溝分離構造の形成において、
溝内に埋込んだ絶縁膜のエッチバックに際し、非結晶シ
リコン膜をエツチングのストッパー及びスペーサーとし
て導入することにより、製造バラツキを抑制し、再現性
のよい製造方法を提供する。
溝内に埋込んだ絶縁膜のエッチバックに際し、非結晶シ
リコン膜をエツチングのストッパー及びスペーサーとし
て導入することにより、製造バラツキを抑制し、再現性
のよい製造方法を提供する。
第１図（ａ）〜（ｄ）は、従来技術を用いた溝分離構造
の形成法の実施例を示すものである。第２図（ａ）及び
（ｂ）は、溝分離構造の形成工程における溝部近傍の断
面図である。第３図（ａ）〜（ｆ）は、本発明を用いた
溝分離構造の形成の実施例を示す。第４図は、本発明を
用いたその他の実施例を示す。 １−・・・・・半導体基板、２・・・・・・酸化膜、３
・・団・窒化シリコン膜、４・・・・・−多結晶シリコ
ン膜、５・−・・・・素子分離用の溝部、６・・・・・
・フォトレジスト、７・−・・・・素子分離用酸化膜、
８，８１．８２・・・・・・ボロンリン珪酸ガラス膜、
９・・・・・・反転防止用拡散層、１０・・・・・・フ
ィールド酸化膜。 隼 ｌ 図（＋２−） 隼 ／ ｌンＪ（’＝ター） 茅／餌（０） 享 ／ 図（ｉ） 茅２ 閏ζａ−） 峯 ２ 図（ムン 華３１１！！］（’！−） 芽 ３ 図（ｂ） 斗３図（Ｃ） 一梁 ３ 前（ｄ） 茅 ３菌（ｅ） ＄ ３ 閏Ｃｆ） 茅４ 圓
の形成法の実施例を示すものである。第２図（ａ）及び
（ｂ）は、溝分離構造の形成工程における溝部近傍の断
面図である。第３図（ａ）〜（ｆ）は、本発明を用いた
溝分離構造の形成の実施例を示す。第４図は、本発明を
用いたその他の実施例を示す。 １−・・・・・半導体基板、２・・・・・・酸化膜、３
・・団・窒化シリコン膜、４・・・・・−多結晶シリコ
ン膜、５・−・・・・素子分離用の溝部、６・・・・・
・フォトレジスト、７・−・・・・素子分離用酸化膜、
８，８１．８２・・・・・・ボロンリン珪酸ガラス膜、
９・・・・・・反転防止用拡散層、１０・・・・・・フ
ィールド酸化膜。 隼 ｌ 図（＋２−） 隼 ／ ｌンＪ（’＝ター） 茅／餌（０） 享 ／ 図（ｉ） 茅２ 閏ζａ−） 峯 ２ 図（ムン 華３１１！！］（’！−） 芽 ３ 図（ｂ） 斗３図（Ｃ） 一梁 ３ 前（ｄ） 茅 ３菌（ｅ） ＄ ３ 閏Ｃｆ） 茅４ 圓
Claims (1)
- 半導体基板表面に絶縁膜及びシリコン膜を形成する工程
と、該基板上の素子形成領域予定部を覆うマスクパター
ンを形成する工程と、該マスクパターンを遮蔽材として
該基板上に形成した前記シリコン膜及び絶縁膜をエッチ
ング除去し、該半導体基板表面に凹部を形成する工程と
、前記マスクパターンを除去し、該凹部内及び基板表面
を酸化する工程と、前記凹部内及び基板表面上に絶縁膜
を堆積する工程と、該基板上に堆積した前記絶縁膜を、
素子形成領域上の前記シリコン膜表面部が露出するまで
エッチング除去する工程と、半導体基板上に残存する前
記シリコン膜を除去する工程とを含むことを特徴とする
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13760284A JPS6116545A (ja) | 1984-07-03 | 1984-07-03 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13760284A JPS6116545A (ja) | 1984-07-03 | 1984-07-03 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6116545A true JPS6116545A (ja) | 1986-01-24 |
Family
ID=15202531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13760284A Pending JPS6116545A (ja) | 1984-07-03 | 1984-07-03 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6116545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389534A (ja) * | 1989-08-31 | 1991-04-15 | Nec Corp | 半導体装置およびその製造方法 |
| US6225230B1 (en) | 1996-05-28 | 2001-05-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
-
1984
- 1984-07-03 JP JP13760284A patent/JPS6116545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0389534A (ja) * | 1989-08-31 | 1991-04-15 | Nec Corp | 半導体装置およびその製造方法 |
| US6225230B1 (en) | 1996-05-28 | 2001-05-01 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
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