JP3410117B2 - 信号処理アダプタ - Google Patents
信号処理アダプタInfo
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- JP3410117B2 JP3410117B2 JP11403092A JP11403092A JP3410117B2 JP 3410117 B2 JP3410117 B2 JP 3410117B2 JP 11403092 A JP11403092 A JP 11403092A JP 11403092 A JP11403092 A JP 11403092A JP 3410117 B2 JP3410117 B2 JP 3410117B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えばＮＴＳＣ方式な
ど、インターレース方式のビデオ信号を、パーソナルコ
ンピュータが出力するビデオ信号と同様のノンインター
レース方式のビデオ信号に変換したり、あるいはその逆
に変換したりする場合に用いて好適な信号処理アダプタ
に関する。
ど、インターレース方式のビデオ信号を、パーソナルコ
ンピュータが出力するビデオ信号と同様のノンインター
レース方式のビデオ信号に変換したり、あるいはその逆
に変換したりする場合に用いて好適な信号処理アダプタ
に関する。
【０００２】
【従来の技術】テレビジョン受像機におけるＮＴＳＣ方
式のビデオ信号は、インターレース方式とされている。
これに対して、パーソナルコンピュータが出力するビデ
オ信号は、ノンインターレース方式とされている。従っ
て、例えばテレビジョンカメラで撮影した画像をパーソ
ナルコンピュータで作成した画像に重畳して表示した
り、あるいはその逆に、パーソナルコンピュータで作成
した画像をテレビジョン受像機で受信した画像に重畳し
て表示するような場合、インターレース方式のビデオ信
号をノンインターレース方式のビデオ信号に変換した
り、あるいはその逆に、ノンインターレース方式のビデ
オ信号をインターレース方式のビデオ信号に変換する必
要がある。
式のビデオ信号は、インターレース方式とされている。
これに対して、パーソナルコンピュータが出力するビデ
オ信号は、ノンインターレース方式とされている。従っ
て、例えばテレビジョンカメラで撮影した画像をパーソ
ナルコンピュータで作成した画像に重畳して表示した
り、あるいはその逆に、パーソナルコンピュータで作成
した画像をテレビジョン受像機で受信した画像に重畳し
て表示するような場合、インターレース方式のビデオ信
号をノンインターレース方式のビデオ信号に変換した
り、あるいはその逆に、ノンインターレース方式のビデ
オ信号をインターレース方式のビデオ信号に変換する必
要がある。
【０００３】従来、このような変換のために、フレーム
グラバー、デジタイザー、あるいはビデオキャプチャー
ボードなどと称される機能を有するパーソナルコンピュ
ータが知られている。
グラバー、デジタイザー、あるいはビデオキャプチャー
ボードなどと称される機能を有するパーソナルコンピュ
ータが知られている。
【０００４】
【発明が解決しようとする課題】しかしながら従来のパ
ーソナルコンピュータは、インターレース方式のビデオ
信号をノンインターレース方式のビデオ信号に変換する
ことができるが、その逆には変換することができない課
題があった。また、この変換機能を有する装置がパーソ
ナルコンピュータに内蔵されており、任意のコンピュー
タや任意のビデオ機器に対して使用することができない
課題があった。
ーソナルコンピュータは、インターレース方式のビデオ
信号をノンインターレース方式のビデオ信号に変換する
ことができるが、その逆には変換することができない課
題があった。また、この変換機能を有する装置がパーソ
ナルコンピュータに内蔵されており、任意のコンピュー
タや任意のビデオ機器に対して使用することができない
課題があった。
【０００５】本発明はこのような状況に鑑みてなされた
ものであり、いずれの方向の変換も可能とし、かつ、任
意の機種に対して使用可能とするものである。
ものであり、いずれの方向の変換も可能とし、かつ、任
意の機種に対して使用可能とするものである。
【０００６】
【課題を解決するための手段】本発明の信号アダプタ
は、ノンインターレース方式のビデオ信号を出力する第
１の電子機器が接続される第１の接続端子と、インター
レース方式のビデオ信号を出力する第２の電子機器が接
続される第２の接続端子と、ノンインターレース方式の
ビデオ信号を表示する第３の電子機器が接続される第３
の接続端子と、インターレース方式のビデオ信号を表示
する第４の電子機器が接続される第４の接続端子と、ノ
ンインターレース方式のビデオ信号をインターレース方
式のビデオ信号に変換するとともに、インターレース方
式のビデオ信号をノンインターレース方式のビデオ信号
に変換する処理装置とを備え、処理装置は、第２の接続
端子から入力されるビデオ信号を所定レベルのＲＧＢ信
号に変換するＲＧＢ変換部と、第１の接続端子及びＲＧ
Ｂ変換部から入力されるビデオ信号のいずれか一方の信
号の内の奇数フィールド信号を記憶する第１のメモリ
と、該一方の信号の内の偶数フィールドの信号を記憶す
る第２のメモリと、該一方の信号を第１のメモリまたは
第２のメモリに供給するように切り換えるメモリコント
ロール部と、該一方の信号を第１のメモリ及び第２のメ
モリに対し書き込み動作を制御する第１のタイミング回
路と、第１のメモリ及び第２のメモリに対し読み出し動
作を制御する第２のタイミング回路と、第１のメモリま
たは第２のメモリから読み出された信号を切り換えるセ
レクタと、セレクタの出力信号の階調を第３の電子機器
または第４の電子機器の信号階調に変換させる階調変換
部とを有する方式変換部と、階調変換部の出力信号と第
１の接続端子及び第２の接続端子から入力されるビデオ
信号の内の方式変換部に入力されない他方のビデオ信号
とを合成する合成部とを有することを特徴とする。合成
部は、第１の電子機器からのコマンドに基づいて合成す
るようにすることができる。ＲＧＢ変換部を複数有し、
第２の接続端子から入力されるビデオ信号は複数のＲＧ
Ｂ変換部のいずれかに入力されるようにすることができ
る。
は、ノンインターレース方式のビデオ信号を出力する第
１の電子機器が接続される第１の接続端子と、インター
レース方式のビデオ信号を出力する第２の電子機器が接
続される第２の接続端子と、ノンインターレース方式の
ビデオ信号を表示する第３の電子機器が接続される第３
の接続端子と、インターレース方式のビデオ信号を表示
する第４の電子機器が接続される第４の接続端子と、ノ
ンインターレース方式のビデオ信号をインターレース方
式のビデオ信号に変換するとともに、インターレース方
式のビデオ信号をノンインターレース方式のビデオ信号
に変換する処理装置とを備え、処理装置は、第２の接続
端子から入力されるビデオ信号を所定レベルのＲＧＢ信
号に変換するＲＧＢ変換部と、第１の接続端子及びＲＧ
Ｂ変換部から入力されるビデオ信号のいずれか一方の信
号の内の奇数フィールド信号を記憶する第１のメモリ
と、該一方の信号の内の偶数フィールドの信号を記憶す
る第２のメモリと、該一方の信号を第１のメモリまたは
第２のメモリに供給するように切り換えるメモリコント
ロール部と、該一方の信号を第１のメモリ及び第２のメ
モリに対し書き込み動作を制御する第１のタイミング回
路と、第１のメモリ及び第２のメモリに対し読み出し動
作を制御する第２のタイミング回路と、第１のメモリま
たは第２のメモリから読み出された信号を切り換えるセ
レクタと、セレクタの出力信号の階調を第３の電子機器
または第４の電子機器の信号階調に変換させる階調変換
部とを有する方式変換部と、階調変換部の出力信号と第
１の接続端子及び第２の接続端子から入力されるビデオ
信号の内の方式変換部に入力されない他方のビデオ信号
とを合成する合成部とを有することを特徴とする。合成
部は、第１の電子機器からのコマンドに基づいて合成す
るようにすることができる。ＲＧＢ変換部を複数有し、
第２の接続端子から入力されるビデオ信号は複数のＲＧ
Ｂ変換部のいずれかに入力されるようにすることができ
る。
【０００７】
【作用】上記構成の信号処理アダプタにおいては、ノン
インターレース方式のビデオ信号が、処理装置において
インターレース方式のビデオ信号に変換される。あるい
はまた、インターレース方式のビデオ信号が、処理装置
においてノンインターレース方式のビデオ信号に変換さ
れる。 即ち、処理装置のＲＧＢ変換部において、インタ
ーレース方式のビデオ信号を出力する第２の電子機器が
接続される第２の接続端子から入力されるビデオ信号が
所定レベルのＲＧＢ信号に変換される。また、処理装置
の方式変換部において、メモリコントロール部により、
第１の接続端子及びＲＧＢ変換部から入力されるビデオ
信号のいずれか一方の信号が、第１のメモリまたは第２
のメモリに供給されるように切り替えられ、第１のタイ
ミング回路により、該一方の信号の内の奇数フィールド
信号が第１のメモリに記憶され、該一方の信号の内の偶
数フィールドの信号が第２のメモリに記憶される。さら
に、セレクタにより、第２のタイミング回路により読み
出された第１のメモリまたは第２のメモリに記憶されて
いた信号が切り換えられ、階調変換部により、セレクタ
の出力信号の階調が、ノンインターレース方式のビデオ
信号を表示する第３の電子機器、または、インターレー
ス方式のビデオ信号を表示する第４の電子機器の信号階
調に変換される。そして、処理装置の合成部において、
階調変換部の出力信号、並びに、ノンインターレース方
式のビデオ信号を出力する第１の電子機器が接続される
第１の接続端子、および第２の電子機器が接続される第
２の接続端子から入力されるビデオ信号の内の方式変換
部に入力されない他方のビデオ信号とが合成される。従
って、任意の電子機器より出力されるビデオ信号をノン
インターレース方式またはインターレース方式に変換し
て出力することができる。また、構成が簡単であり、低
コスト化が可能である。
インターレース方式のビデオ信号が、処理装置において
インターレース方式のビデオ信号に変換される。あるい
はまた、インターレース方式のビデオ信号が、処理装置
においてノンインターレース方式のビデオ信号に変換さ
れる。 即ち、処理装置のＲＧＢ変換部において、インタ
ーレース方式のビデオ信号を出力する第２の電子機器が
接続される第２の接続端子から入力されるビデオ信号が
所定レベルのＲＧＢ信号に変換される。また、処理装置
の方式変換部において、メモリコントロール部により、
第１の接続端子及びＲＧＢ変換部から入力されるビデオ
信号のいずれか一方の信号が、第１のメモリまたは第２
のメモリに供給されるように切り替えられ、第１のタイ
ミング回路により、該一方の信号の内の奇数フィールド
信号が第１のメモリに記憶され、該一方の信号の内の偶
数フィールドの信号が第２のメモリに記憶される。さら
に、セレクタにより、第２のタイミング回路により読み
出された第１のメモリまたは第２のメモリに記憶されて
いた信号が切り換えられ、階調変換部により、セレクタ
の出力信号の階調が、ノンインターレース方式のビデオ
信号を表示する第３の電子機器、または、インターレー
ス方式のビデオ信号を表示する第４の電子機器の信号階
調に変換される。そして、処理装置の合成部において、
階調変換部の出力信号、並びに、ノンインターレース方
式のビデオ信号を出力する第１の電子機器が接続される
第１の接続端子、および第２の電子機器が接続される第
２の接続端子から入力されるビデオ信号の内の方式変換
部に入力されない他方のビデオ信号とが合成される。従
って、任意の電子機器より出力されるビデオ信号をノン
インターレース方式またはインターレース方式に変換し
て出力することができる。また、構成が簡単であり、低
コスト化が可能である。
【０００８】
【実施例】図１は、本発明の信号処理アダプタの一実施
例の構成を示すブロック図である。信号処理アダプタ７
は、接続端子２１乃至２４を有している。この実施例に
おいては、接続端子２１にテレビカメラ１、ビデオテー
プレコーダ２、スキャナ３が接続されている。即ち、接
続端子２１からＮＴＳＣ方式のインターレース方式のビ
デオ信号が入力されるようになされている。また、接続
端子２２には、ノンインターレース方式のビデオ信号を
出力するパーソナルコンピュータ５が接続されるように
なされている。また、接続端子２３には、接続端子２１
より入力したインターレース方式のビデオ信号を表示す
るテレビモニタ４が接続されている。接続端子２４に
は、例えばパーソナルコンピュータ５より出力したノン
インターレース方式のビデオ信号を表示するノンインタ
ーレースモニタ６が接続されている。これらの各接続端
子２１乃至２４に接続される電子機器は、任意の機種を
選択することができる。
例の構成を示すブロック図である。信号処理アダプタ７
は、接続端子２１乃至２４を有している。この実施例に
おいては、接続端子２１にテレビカメラ１、ビデオテー
プレコーダ２、スキャナ３が接続されている。即ち、接
続端子２１からＮＴＳＣ方式のインターレース方式のビ
デオ信号が入力されるようになされている。また、接続
端子２２には、ノンインターレース方式のビデオ信号を
出力するパーソナルコンピュータ５が接続されるように
なされている。また、接続端子２３には、接続端子２１
より入力したインターレース方式のビデオ信号を表示す
るテレビモニタ４が接続されている。接続端子２４に
は、例えばパーソナルコンピュータ５より出力したノン
インターレース方式のビデオ信号を表示するノンインタ
ーレースモニタ６が接続されている。これらの各接続端
子２１乃至２４に接続される電子機器は、任意の機種を
選択することができる。
【０００９】信号処理アダプタ７は、セレクタ１１を有
し、接続端子２１より入力されたビデオ信号のいずれか
１つを選択するようになされている。セレクタ１１によ
り選択されたビデオ信号は、ＲＧＢ回路１２、ＮＴＳＣ
回路１３、Ｓ−Ｖｉｄｅｏ回路１４のいずれかに供給さ
れるようになされている。即ち、接続端子２１より入力
された信号が、Ｒ，Ｇ，Ｂ信号である場合においてはＲ
ＧＢ回路１２に供給される。Ｓビデオ信号の場合は、Ｓ
−Ｖｉｄｅｏ回路１４に供給される。また、通常のＮＴ
ＳＣ方式のビデオ信号である場合においては、ＮＴＳＣ
回路１３に供給される。
し、接続端子２１より入力されたビデオ信号のいずれか
１つを選択するようになされている。セレクタ１１によ
り選択されたビデオ信号は、ＲＧＢ回路１２、ＮＴＳＣ
回路１３、Ｓ−Ｖｉｄｅｏ回路１４のいずれかに供給さ
れるようになされている。即ち、接続端子２１より入力
された信号が、Ｒ，Ｇ，Ｂ信号である場合においてはＲ
ＧＢ回路１２に供給される。Ｓビデオ信号の場合は、Ｓ
−Ｖｉｄｅｏ回路１４に供給される。また、通常のＮＴ
ＳＣ方式のビデオ信号である場合においては、ＮＴＳＣ
回路１３に供給される。
【００１０】ＲＧＢ回路１２は、入力されたＲ，Ｇ，Ｂ
信号のゲイン、クランプレベル、周波数特性などを調整
した後、デコーダ１５に出力する。ＮＴＳＣ回路１３
は、入力されたビデオ信号を輝度（Ｙ）信号とクロマ信
号に分離し、Ｒ−Ｙ，Ｂ−Ｙ（Ｙ，Ｕ，Ｖ，Ｉ，Ｑ）の
色差信号を生成し、さらにマトリックスにより次の演算
を実行し、Ｒ，Ｇ，Ｂ信号を生成する。 Ｒ＝Ｙ＋（Ｒ−Ｙ） Ｂ＝Ｙ＋（Ｂ−Ｙ）
信号のゲイン、クランプレベル、周波数特性などを調整
した後、デコーダ１５に出力する。ＮＴＳＣ回路１３
は、入力されたビデオ信号を輝度（Ｙ）信号とクロマ信
号に分離し、Ｒ−Ｙ，Ｂ−Ｙ（Ｙ，Ｕ，Ｖ，Ｉ，Ｑ）の
色差信号を生成し、さらにマトリックスにより次の演算
を実行し、Ｒ，Ｇ，Ｂ信号を生成する。 Ｒ＝Ｙ＋（Ｒ−Ｙ） Ｂ＝Ｙ＋（Ｂ−Ｙ）
【００１１】また、このようにして得られたＲ，Ｂ信号
を次式に代入し、次式からＧ信号を生成する。 Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂ
を次式に代入し、次式からＧ信号を生成する。 Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂ
【００１２】Ｓ−Ｖｉｄｅｏ回路１４においては、Ｙ信
号とクロマ信号が独立に入力されるが、クロマ信号はＮ
ＴＳＣ回路１３における場合と同様に、Ｒ−Ｙ，Ｂ−Ｙ
の色差信号に変換され、さらに次式によりＲ，Ｂ信号が
演算される。 Ｒ＝Ｙ＋（Ｒ−Ｙ） Ｂ＝Ｙ＋（Ｂ−Ｙ）
号とクロマ信号が独立に入力されるが、クロマ信号はＮ
ＴＳＣ回路１３における場合と同様に、Ｒ−Ｙ，Ｂ−Ｙ
の色差信号に変換され、さらに次式によりＲ，Ｂ信号が
演算される。 Ｒ＝Ｙ＋（Ｒ−Ｙ） Ｂ＝Ｙ＋（Ｂ−Ｙ）
【００１３】また同様にして、これらのＲ，Ｂ信号を次
式に代入してＧ信号が生成される。 Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂ
式に代入してＧ信号が生成される。 Ｙ＝０．３Ｒ＋０．５９Ｇ＋０．１１Ｂ
【００１４】以上のようにして、デコーダ１５にはＮＴ
ＳＣ方式のＲ，Ｇ，Ｂ信号が、ＲＧＢ回路１２、ＮＴＳ
Ｃ回路１３またはＳ−Ｖｉｄｅｏ回路１４より供給され
る。
ＳＣ方式のＲ，Ｇ，Ｂ信号が、ＲＧＢ回路１２、ＮＴＳ
Ｃ回路１３またはＳ−Ｖｉｄｅｏ回路１４より供給され
る。
【００１５】デコーダ１５は、入力されたＲ，Ｇ，Ｂ信
号をそれぞれ８ビットのデジタルデータに変換し、処理
装置１６に供給する。このとき、デコーダ１５はアナロ
グ信号もそのまま処理装置１６に供給するようになされ
ている。また、この処理装置１６には、接続端子２２に
接続されたパーソナルコンピュータ５が出力するＲ，
Ｇ，Ｂ信号が供給されるようになされている。
号をそれぞれ８ビットのデジタルデータに変換し、処理
装置１６に供給する。このとき、デコーダ１５はアナロ
グ信号もそのまま処理装置１６に供給するようになされ
ている。また、この処理装置１６には、接続端子２２に
接続されたパーソナルコンピュータ５が出力するＲ，
Ｇ，Ｂ信号が供給されるようになされている。
【００１６】この処理装置１６は変換部１７と合成部１
８とを有し、変換部１７は、デコーダ１５より供給され
るインターレース方式のビデオ信号をノンインターレー
ス方式のビデオ信号に変換して合成部１８に出力する。
あるいはまた、接続端子２２より入力されたパーソナル
コンピュータ５のノンインターレース方式のビデオ信号
をインターレース方式のビデオ信号に変換して合成部１
８に出力する。
８とを有し、変換部１７は、デコーダ１５より供給され
るインターレース方式のビデオ信号をノンインターレー
ス方式のビデオ信号に変換して合成部１８に出力する。
あるいはまた、接続端子２２より入力されたパーソナル
コンピュータ５のノンインターレース方式のビデオ信号
をインターレース方式のビデオ信号に変換して合成部１
８に出力する。
【００１７】合成部１８は、変換部１７により変換され
たノンインターレース方式のビデオ信号を、接続端子２
２より供給されたノンインターレース方式のビデオ信号
と合成して接続端子２４に出力するか、あるいは接続端
子２２より供給され、変換部１７によりインターレース
方式のビデオ信号に変換されたビデオ信号を、デコーダ
１５より供給されるインターレース方式のビデオ信号に
合成して、接続端子２３を介してテレビモニタ４に出
力、表示させる。
たノンインターレース方式のビデオ信号を、接続端子２
２より供給されたノンインターレース方式のビデオ信号
と合成して接続端子２４に出力するか、あるいは接続端
子２２より供給され、変換部１７によりインターレース
方式のビデオ信号に変換されたビデオ信号を、デコーダ
１５より供給されるインターレース方式のビデオ信号に
合成して、接続端子２３を介してテレビモニタ４に出
力、表示させる。
【００１８】次に、その動作について説明する。セレク
タ１１は、接続端子２１に接続されているテレビカメラ
１、ビデオテープレコーダ２またはスキャナ３が出力す
るＮＴＳＣ方式のビデオ信号のうち、いずれか１つを選
択する。接続端子２１より供給される信号が、Ｒ，Ｇ，
Ｂ信号である場合においてはＲＧＢ回路１２に、Ｓビデ
オ信号である場合においてはＳ−Ｖｉｄｅｏ回路１４
に、また通常のビデオ信号である場合においてはＮＴＳ
Ｃ回路１３に、それぞれ供給される。ＲＧＢ回路１２、
ＮＴＳＣ回路１３、Ｓ−Ｖｉｄｅｏ回路１４のいずれか
１つが出力するＲ，Ｇ，Ｂ信号は、デコーダ１５に供給
され、デジタルＲ，Ｇ，Ｂ信号に変換され、処理装置１
６に供給される。デコーダ１５はまた、アナログＲ，
Ｇ，Ｂ信号をそのまま処理装置１６に出力する。このア
ナログ信号は、タイミング信号を生成するのに用いられ
る。
タ１１は、接続端子２１に接続されているテレビカメラ
１、ビデオテープレコーダ２またはスキャナ３が出力す
るＮＴＳＣ方式のビデオ信号のうち、いずれか１つを選
択する。接続端子２１より供給される信号が、Ｒ，Ｇ，
Ｂ信号である場合においてはＲＧＢ回路１２に、Ｓビデ
オ信号である場合においてはＳ−Ｖｉｄｅｏ回路１４
に、また通常のビデオ信号である場合においてはＮＴＳ
Ｃ回路１３に、それぞれ供給される。ＲＧＢ回路１２、
ＮＴＳＣ回路１３、Ｓ−Ｖｉｄｅｏ回路１４のいずれか
１つが出力するＲ，Ｇ，Ｂ信号は、デコーダ１５に供給
され、デジタルＲ，Ｇ，Ｂ信号に変換され、処理装置１
６に供給される。デコーダ１５はまた、アナログＲ，
Ｇ，Ｂ信号をそのまま処理装置１６に出力する。このア
ナログ信号は、タイミング信号を生成するのに用いられ
る。
【００１９】一方、パーソナルコンピュータ５が出力す
るアナログＲ，Ｇ，Ｂ信号が、接続端子２２を介して処
理装置１６に供給されている。変換部１７は、インター
レース方式からノンインターレース方式への変換が指令
されている場合、デコーダ１５より供給されるデジタル
Ｒ，Ｇ，Ｂ信号をインターレース方式からノンインター
レース方式に変換して、合成部１８に出力する。合成部
１８は、変換部１７より供給されたノンインターレース
方式のビデオ信号を、接続端子２２より供給されたパー
ソナルコンピュータ５が出力するノンインターレース方
式のビデオ信号と合成し、接続端子２４を介してノンイ
ンターレースモニタ６に出力し、表示させる。
るアナログＲ，Ｇ，Ｂ信号が、接続端子２２を介して処
理装置１６に供給されている。変換部１７は、インター
レース方式からノンインターレース方式への変換が指令
されている場合、デコーダ１５より供給されるデジタル
Ｒ，Ｇ，Ｂ信号をインターレース方式からノンインター
レース方式に変換して、合成部１８に出力する。合成部
１８は、変換部１７より供給されたノンインターレース
方式のビデオ信号を、接続端子２２より供給されたパー
ソナルコンピュータ５が出力するノンインターレース方
式のビデオ信号と合成し、接続端子２４を介してノンイ
ンターレースモニタ６に出力し、表示させる。
【００２０】これにより、例えば図２に示すように、パ
ーソナルコンピュータ５により生成された画像Ｐと、セ
レクタ１１により選択されたＮＴＳＣ方式の画像Ｎと
が、同一画面上に重畳して表示される。
ーソナルコンピュータ５により生成された画像Ｐと、セ
レクタ１１により選択されたＮＴＳＣ方式の画像Ｎと
が、同一画面上に重畳して表示される。
【００２１】一方、ノンインターレース方式からインタ
ーレース方式への変換が指定されている場合において
は、変換部１７は、接続端子２２を介して入力されるパ
ーソナルコンピュータ５が出力するノンインターレース
方式のビデオ信号をインターレース方式のビデオ信号に
変換して合成部１８に出力する。合成部１８は、変換部
１７より供給されたインターレース方式のビデオ信号
を、デコーダ１５より供給されるインターレース方式の
ビデオ信号と合成し、接続端子２３を介してテレビモニ
タ４に出力し、表示させる。
ーレース方式への変換が指定されている場合において
は、変換部１７は、接続端子２２を介して入力されるパ
ーソナルコンピュータ５が出力するノンインターレース
方式のビデオ信号をインターレース方式のビデオ信号に
変換して合成部１８に出力する。合成部１８は、変換部
１７より供給されたインターレース方式のビデオ信号
を、デコーダ１５より供給されるインターレース方式の
ビデオ信号と合成し、接続端子２３を介してテレビモニ
タ４に出力し、表示させる。
【００２２】信号処理アダプタ７は、パーソナルコンピ
ュータ５やテレビカメラ１、ビデオテープレコーダ２、
あるいはスキャナ３とは別体の独立した装置として形成
されているため、接続端子２１あるいは２２に接続され
る電子機器は任意となる。
ュータ５やテレビカメラ１、ビデオテープレコーダ２、
あるいはスキャナ３とは別体の独立した装置として形成
されているため、接続端子２１あるいは２２に接続され
る電子機器は任意となる。
【００２３】図３は、変換部１７においてインターレー
ス方式のビデオ信号をノンインターレース方式のビデオ
信号に変換するブロックの構成例を示している。尚、こ
の図３は、１チャンネル分（Ｒ信号の処理チャンネル
分）のみを示しているが、同様の構成がＧ信号およびＢ
信号についても設けられている。
ス方式のビデオ信号をノンインターレース方式のビデオ
信号に変換するブロックの構成例を示している。尚、こ
の図３は、１チャンネル分（Ｒ信号の処理チャンネル
分）のみを示しているが、同様の構成がＧ信号およびＢ
信号についても設けられている。
【００２４】また、この実施例においては、デコーダ１
５がクランブ回路２１とＡ／Ｄ変換器２２により構成さ
れている。ＲＧＢ回路１２、ＮＴＳＣ回路１３またはＳ
−Ｖｉｄｅｏ回路１４より供給されたアナログＲ信号
は、クランプ回路２１によりクランプされ、そのレベル
のばらつきが抑制された後、Ａ／Ｄ変換器２２によりＡ
／Ｄ変換され、例えば８ビットのデジタルデータに変換
される。Ａ／Ｄ変換器２２において行なわれるＡ／Ｄ変
換に際しては、周波数が４ｆSC（ｆSCはカラーサブキャ
リアの周波数）のクロック１（タイミング回路３９によ
り生成される）が用いられる。
５がクランブ回路２１とＡ／Ｄ変換器２２により構成さ
れている。ＲＧＢ回路１２、ＮＴＳＣ回路１３またはＳ
−Ｖｉｄｅｏ回路１４より供給されたアナログＲ信号
は、クランプ回路２１によりクランプされ、そのレベル
のばらつきが抑制された後、Ａ／Ｄ変換器２２によりＡ
／Ｄ変換され、例えば８ビットのデジタルデータに変換
される。Ａ／Ｄ変換器２２において行なわれるＡ／Ｄ変
換に際しては、周波数が４ｆSC（ｆSCはカラーサブキャ
リアの周波数）のクロック１（タイミング回路３９によ
り生成される）が用いられる。
【００２５】Ａ／Ｄ変換器２２が出力する８ビットのデ
ータは、セレクタ３１によりＦＩＦＯ３２またはＦＩＦ
Ｏ３３に供給される。セレクタ３１の動作は、メモリコ
ントローラ３７により制御されるようになされている。
メモリコントローラ３７は、入力部３８よりインターレ
ース方式からノンインターレース方式への変換が指令さ
れている場合、セレクタ３１を１フィールド毎にＦＩＦ
Ｏ３２または３３側に切り換える。即ち、奇数フィール
ドのデータはＦＩＦＯ３２に、また偶数フィールドのデ
ータはＦＩＦＯ３３にそれぞれ出力するようになされて
いる。
ータは、セレクタ３１によりＦＩＦＯ３２またはＦＩＦ
Ｏ３３に供給される。セレクタ３１の動作は、メモリコ
ントローラ３７により制御されるようになされている。
メモリコントローラ３７は、入力部３８よりインターレ
ース方式からノンインターレース方式への変換が指令さ
れている場合、セレクタ３１を１フィールド毎にＦＩＦ
Ｏ３２または３３側に切り換える。即ち、奇数フィール
ドのデータはＦＩＦＯ３２に、また偶数フィールドのデ
ータはＦＩＦＯ３３にそれぞれ出力するようになされて
いる。
【００２６】タイミング回路３９は、デコーダ１５より
供給されるアナログビデオ信号から、クロック１、ライ
トイネーブル信号、リセットライト信号を生成し、それ
ぞれＦＩＦＯ３２と３３に出力している。これによりＦ
ＩＦＯ３２，３３への書き込み動作が制御される。
供給されるアナログビデオ信号から、クロック１、ライ
トイネーブル信号、リセットライト信号を生成し、それ
ぞれＦＩＦＯ３２と３３に出力している。これによりＦ
ＩＦＯ３２，３３への書き込み動作が制御される。
【００２７】一方、タイミング回路４０は、パーソナル
コンピュータ５が出力するアナログビデオ信号から、ク
ロック２、リードイネーブル信号、リセットリード信号
を生成し、ＦＩＦＯ３２，３３に出力している。これに
よりＦＩＦＯ３２，３３の読み出し動作が制御されるよ
うになされている。
コンピュータ５が出力するアナログビデオ信号から、ク
ロック２、リードイネーブル信号、リセットリード信号
を生成し、ＦＩＦＯ３２，３３に出力している。これに
よりＦＩＦＯ３２，３３の読み出し動作が制御されるよ
うになされている。
【００２８】セレクタ３４は、メモリコントローラ３７
により制御され、１Ｈ毎にＦＩＦＯ３２または３３側に
切り換えられるようになされている。セレクタ３４より
出力されたデジタルデータは、圧縮回路３５において所
定のビット数に丸め処理される。例えばＡ／Ｄ変換器２
２が出力するデータが２４ビットであるのに対し、パー
ソナルコンピュータ５より出力されるビデオ信号の階調
が２５６（＝２8）通りである場合、２４ビットのデー
タは８ビットのデータに圧縮される。即ち、圧縮回路３
５はセレクタ３４より出力されるデジタルデータのビッ
ト数を、パーソナルコンピュータ５の採用している階調
に対応させるものである。実施例の場合、セレクタ３４
が出力するデータも、パーソナルコンピュータ５の出力
するデータも８ビットであるので、圧縮処理は行われな
い。圧縮回路３５の出力は、タイミング回路４０が生成
するクロック２に同期してＤ／Ａ変換器３６でＤ／Ａ変
換され、後述するゲート８１（図７）に供給される。
により制御され、１Ｈ毎にＦＩＦＯ３２または３３側に
切り換えられるようになされている。セレクタ３４より
出力されたデジタルデータは、圧縮回路３５において所
定のビット数に丸め処理される。例えばＡ／Ｄ変換器２
２が出力するデータが２４ビットであるのに対し、パー
ソナルコンピュータ５より出力されるビデオ信号の階調
が２５６（＝２8）通りである場合、２４ビットのデー
タは８ビットのデータに圧縮される。即ち、圧縮回路３
５はセレクタ３４より出力されるデジタルデータのビッ
ト数を、パーソナルコンピュータ５の採用している階調
に対応させるものである。実施例の場合、セレクタ３４
が出力するデータも、パーソナルコンピュータ５の出力
するデータも８ビットであるので、圧縮処理は行われな
い。圧縮回路３５の出力は、タイミング回路４０が生成
するクロック２に同期してＤ／Ａ変換器３６でＤ／Ａ変
換され、後述するゲート８１（図７）に供給される。
【００２９】次に、その動作について説明する。クラン
プ回路２１により所定のレベルにクランプされたアナロ
グＲ信号は、Ａ／Ｄ変換器２２によりクロック１に同期
して８ビットのデジタルデータに変換され、セレクタ３
１に供給される。セレクタ３１は、ＮＴＳＣ方式のビデ
オ信号の１フレーム分のビデオデータのうち、奇数フィ
ールドのデータをＦＩＦＯ３２に、また偶数フィールド
のデータをＦＩＦＯ３３にそれぞ供給するように１フィ
ールド毎に切り換えられる。タイミング回路３９は、デ
コーダ１５より供給されるビデオ信号から、クロック
１、ライトイネーブル信号およびリセットライト信号を
生成し、ＦＩＦＯ３２と３３に出力している。ＦＩＦＯ
３２または３３には、これらの信号に同期してセレクタ
３１より供給されるデータが書き込まれる。ライトイネ
ーブル信号が例えば論理Ｈのとき、ＦＩＦＯ３２または
３３への書き込みが許容され、その書き込み位置はクロ
ック１に同期して順次歩進される。またリセットライト
信号が供給されると、その書き込み位置は初期アドレス
位置にリセットされる。
プ回路２１により所定のレベルにクランプされたアナロ
グＲ信号は、Ａ／Ｄ変換器２２によりクロック１に同期
して８ビットのデジタルデータに変換され、セレクタ３
１に供給される。セレクタ３１は、ＮＴＳＣ方式のビデ
オ信号の１フレーム分のビデオデータのうち、奇数フィ
ールドのデータをＦＩＦＯ３２に、また偶数フィールド
のデータをＦＩＦＯ３３にそれぞ供給するように１フィ
ールド毎に切り換えられる。タイミング回路３９は、デ
コーダ１５より供給されるビデオ信号から、クロック
１、ライトイネーブル信号およびリセットライト信号を
生成し、ＦＩＦＯ３２と３３に出力している。ＦＩＦＯ
３２または３３には、これらの信号に同期してセレクタ
３１より供給されるデータが書き込まれる。ライトイネ
ーブル信号が例えば論理Ｈのとき、ＦＩＦＯ３２または
３３への書き込みが許容され、その書き込み位置はクロ
ック１に同期して順次歩進される。またリセットライト
信号が供給されると、その書き込み位置は初期アドレス
位置にリセットされる。
【００３０】タイミング回路４０は、パーソナルコンピ
ュータ５より供給されるビデオ信号に同期して、クロッ
ク２、リードイネーブル信号およびリセットリード信号
を生成する。ＦＩＦＯ３２または３３の読み出し動作
は、これらの信号に同期して制御される。即ち、リード
イネーブル信号が例えば論理Ｈのとき、ＦＩＦＯ３２ま
たは３３からの読み出しが許容される。そして、その読
み出し位置はクロック２に同期して歩進され、リセット
リード信号が入力されたタイミングにおいて初期位置に
リセットされる。
ュータ５より供給されるビデオ信号に同期して、クロッ
ク２、リードイネーブル信号およびリセットリード信号
を生成する。ＦＩＦＯ３２または３３の読み出し動作
は、これらの信号に同期して制御される。即ち、リード
イネーブル信号が例えば論理Ｈのとき、ＦＩＦＯ３２ま
たは３３からの読み出しが許容される。そして、その読
み出し位置はクロック２に同期して歩進され、リセット
リード信号が入力されたタイミングにおいて初期位置に
リセットされる。
【００３１】セレクタ３４は、メモリコントローラ３７
に制御され、ＦＩＦＯ３２または３３より読み出される
ビデオ信号の１Ｈ毎にＦＩＦＯ３２または３３側に交互
に切り換えられる。これにより、図４に示すように、Ｆ
ＩＦＯ３２に記憶されている奇数フィールドのビデオデ
ータと、ＦＩＦＯ３３に記憶されている偶数フィールド
のビデオデータとが１Ｈ毎に交互に読み出され、インタ
ーレース方式のビデオ信号からノンインターレース方式
のビデオ信号に変換される。
に制御され、ＦＩＦＯ３２または３３より読み出される
ビデオ信号の１Ｈ毎にＦＩＦＯ３２または３３側に交互
に切り換えられる。これにより、図４に示すように、Ｆ
ＩＦＯ３２に記憶されている奇数フィールドのビデオデ
ータと、ＦＩＦＯ３３に記憶されている偶数フィールド
のビデオデータとが１Ｈ毎に交互に読み出され、インタ
ーレース方式のビデオ信号からノンインターレース方式
のビデオ信号に変換される。
【００３２】このようにして、セレクタ３４より出力さ
れたビデオ信号が圧縮回路３５に供給され、接続端子２
２に接続されているパーソナルコンピュータ５の有する
階調に対応するビット数に変換される。この実施例の場
合においては、パーソナルコンピュータ５の作成したビ
デオ信号の階調が２５６（＝２8）通りであり、デコー
ダ１５より出力されるビデオデータのビット数も８であ
るから、圧縮処理は行なわれず、８ビットのデータのま
まＤ／Ａ変換器３６に出力される。Ｄ／Ａ変換器３６
は、タイミング回路４０が生成するクロック２に対応し
てＤ／Ａ変換動作を行ない、アナログビデオ信号をゲー
ト８１（図７）に出力する。
れたビデオ信号が圧縮回路３５に供給され、接続端子２
２に接続されているパーソナルコンピュータ５の有する
階調に対応するビット数に変換される。この実施例の場
合においては、パーソナルコンピュータ５の作成したビ
デオ信号の階調が２５６（＝２8）通りであり、デコー
ダ１５より出力されるビデオデータのビット数も８であ
るから、圧縮処理は行なわれず、８ビットのデータのま
まＤ／Ａ変換器３６に出力される。Ｄ／Ａ変換器３６
は、タイミング回路４０が生成するクロック２に対応し
てＤ／Ａ変換動作を行ない、アナログビデオ信号をゲー
ト８１（図７）に出力する。
【００３３】図５は、図３におけるタイミング回路３９
の構成例を示している。この実施例においては、デコー
ダ１５が出力するアナログビデオ信号がバッファ５１を
介してクランプ回路５２に供給されている。クランプ回
路５２の出力は、同期分離回路５３とバンドパスフィル
タ（ＢＰＦ）６０に供給されている。同期分離回路５３
は、クランプ回路５２より供給されるビデオ信号から同
期信号を分離し、奇数偶数判別回路５４、垂直（Ｖ）同
期分離回路５５、水平（Ｈ）同期分離回路５６およびバ
ースト検出回路５７に供給される。
の構成例を示している。この実施例においては、デコー
ダ１５が出力するアナログビデオ信号がバッファ５１を
介してクランプ回路５２に供給されている。クランプ回
路５２の出力は、同期分離回路５３とバンドパスフィル
タ（ＢＰＦ）６０に供給されている。同期分離回路５３
は、クランプ回路５２より供給されるビデオ信号から同
期信号を分離し、奇数偶数判別回路５４、垂直（Ｖ）同
期分離回路５５、水平（Ｈ）同期分離回路５６およびバ
ースト検出回路５７に供給される。
【００３４】判別回路５４は、同期分離回路５３が出力
する同期信号から、現在入力されているビデオ信号が奇
数フィールドのビデオ信号であるのか、あるいは偶数フ
ィールドのビデオ信号であるのかを判別し、その判別パ
ルスをライトイネーブル信号としてＦＩＦＯ３２，３３
に出力するようになされている。また、垂直同期分離回
路５５は、同期分離回路５３が出力する同期信号から、
垂直同期信号を分離し、これをリセットライト信号とし
てＦＩＦＯ３２，３３に出力する。さらに垂直同期分離
回路５５が分離した垂直同期信号は、カウンタ５８に供
給され、そのカウント値をリセットするようになされて
いる。
する同期信号から、現在入力されているビデオ信号が奇
数フィールドのビデオ信号であるのか、あるいは偶数フ
ィールドのビデオ信号であるのかを判別し、その判別パ
ルスをライトイネーブル信号としてＦＩＦＯ３２，３３
に出力するようになされている。また、垂直同期分離回
路５５は、同期分離回路５３が出力する同期信号から、
垂直同期信号を分離し、これをリセットライト信号とし
てＦＩＦＯ３２，３３に出力する。さらに垂直同期分離
回路５５が分離した垂直同期信号は、カウンタ５８に供
給され、そのカウント値をリセットするようになされて
いる。
【００３５】水平同期分離回路５６が出力する水平同期
信号は、所定の回路に出力されるとともに、カウンタ５
９に供給され、そのカウント値をリセットするようにな
されている。カウンタ５８と５９は、ＶＸＯ６４が出力
する周波数４ｆSCのクロック１をカウントし、そのカウ
ント値がパーソナルコンピュータ５より供給されるエリ
アコントロールコマンドにより指定された値に対応する
値になったとき、データ位置信号を発生し、ゲート８１
乃至８３（図７）に出力するようになされている。
信号は、所定の回路に出力されるとともに、カウンタ５
９に供給され、そのカウント値をリセットするようにな
されている。カウンタ５８と５９は、ＶＸＯ６４が出力
する周波数４ｆSCのクロック１をカウントし、そのカウ
ント値がパーソナルコンピュータ５より供給されるエリ
アコントロールコマンドにより指定された値に対応する
値になったとき、データ位置信号を発生し、ゲート８１
乃至８３（図７）に出力するようになされている。
【００３６】バースト検出回路５７は、同期分離回路５
３が出力する同期信号から、バースト信号に対応する期
間を検出し、バースト期間に対応する信号をバーストゲ
ート６１に出力する。ＢＰＦ６０は、クランプ回路５２
が出力する信号からバースト信号成分を分離し、バース
トゲート６１に出力している。バーストゲート６１は、
バースト検出回路５７が所定のタイミング信号を入力し
たとき、ＢＰＦ６０より入力された信号を通過させ、そ
の他の期間の信号を阻止する。これにより、バースト信
号成分のみがバーストゲート６１から出力される。
３が出力する同期信号から、バースト信号に対応する期
間を検出し、バースト期間に対応する信号をバーストゲ
ート６１に出力する。ＢＰＦ６０は、クランプ回路５２
が出力する信号からバースト信号成分を分離し、バース
トゲート６１に出力している。バーストゲート６１は、
バースト検出回路５７が所定のタイミング信号を入力し
たとき、ＢＰＦ６０より入力された信号を通過させ、そ
の他の期間の信号を阻止する。これにより、バースト信
号成分のみがバーストゲート６１から出力される。
【００３７】位相比較回路（ＰＣ）６２は、バーストゲ
ート６１より供給される信号と、分周器６５が出力する
信号の位相を比較し、その位相誤差をローパスフィルタ
（ＬＰＦ）６３を介して発振器（ＶＸＯ）６４に出力し
ている。ＶＸＯ６４は、ＬＰＦ６３が出力する信号に対
応してクロック１を生成している。このクロック１は、
分周器６５により１／ｎに分周されるようになされてい
る。
ート６１より供給される信号と、分周器６５が出力する
信号の位相を比較し、その位相誤差をローパスフィルタ
（ＬＰＦ）６３を介して発振器（ＶＸＯ）６４に出力し
ている。ＶＸＯ６４は、ＬＰＦ６３が出力する信号に対
応してクロック１を生成している。このクロック１は、
分周器６５により１／ｎに分周されるようになされてい
る。
【００３８】次に、この図５に示す実施例の動作につい
て説明する。デコーダ１５より出力されたビデオ信号
は、バッファ５１を介してクランプ回路５２に供給さ
れ、所定のレベルにクランプされる。同期分離回路５３
は、クランプ回路５２の出力から同期信号を分離する。
バースト検出回路５７は、同期分離回路５３の出力から
バースト信号が到来するタイミングを検出し、そのタイ
ミングに対応する信号をバーストゲート６１に出力す
る。ＢＰＦ６０は、クランプ回路５２より出力される信
号からバースト信号成分のみを通過させる。
て説明する。デコーダ１５より出力されたビデオ信号
は、バッファ５１を介してクランプ回路５２に供給さ
れ、所定のレベルにクランプされる。同期分離回路５３
は、クランプ回路５２の出力から同期信号を分離する。
バースト検出回路５７は、同期分離回路５３の出力から
バースト信号が到来するタイミングを検出し、そのタイ
ミングに対応する信号をバーストゲート６１に出力す
る。ＢＰＦ６０は、クランプ回路５２より出力される信
号からバースト信号成分のみを通過させる。
【００３９】ＢＰＦ６０が出力する信号のうち、バース
ト信号発生区間に対応するタイミングの信号のみがバー
ストゲート６１を通過し、ＬＰＦ６３、ＶＸＯ６４、分
周器６５とともにＰＬＬを構成する位相比較器６２に供
給される。これにより、ＰＬＬを構成するＶＸＯ６４か
ら、デコーダ１５より供給されるビデオ信号のカラーバ
ースト信号に同期したクロック１が生成される。このク
ロック１は、カウンタ５８と５９に供給され、カウント
される（カウンタ５８と５９は、図７におけるウインド
ウジェネレータ９２に対応しているため、図７を参照し
て後に説明する）。また、このクロック１はＦＩＦＯ３
２，３３に書き込みを制御する信号として供給される。
ト信号発生区間に対応するタイミングの信号のみがバー
ストゲート６１を通過し、ＬＰＦ６３、ＶＸＯ６４、分
周器６５とともにＰＬＬを構成する位相比較器６２に供
給される。これにより、ＰＬＬを構成するＶＸＯ６４か
ら、デコーダ１５より供給されるビデオ信号のカラーバ
ースト信号に同期したクロック１が生成される。このク
ロック１は、カウンタ５８と５９に供給され、カウント
される（カウンタ５８と５９は、図７におけるウインド
ウジェネレータ９２に対応しているため、図７を参照し
て後に説明する）。また、このクロック１はＦＩＦＯ３
２，３３に書き込みを制御する信号として供給される。
【００４０】判別回路５４は、同期分離回路５３が出力
する同期信号から、入力されているビデオ信号が奇数フ
ィールドであるのか、偶数フィールドであるのかを判定
する。また、垂直同期分離回路５５は、同期分離回路５
３が出力する同期信号のうち、垂直同期信号を分離す
る。判別回路５４が出力する判別パルスは、ライトイネ
ーブルパルスとしてＦＩＦＯ３２または３３に出力され
る。即ち、判別回路５４が奇数フィールドを検出してい
るとき、ＦＩＦＯ３２がライトイネーブル状態とされ、
偶数フィールドを検出しているとき、ＦＩＦＯ３３がラ
イトイネーブル状態とされる。
する同期信号から、入力されているビデオ信号が奇数フ
ィールドであるのか、偶数フィールドであるのかを判定
する。また、垂直同期分離回路５５は、同期分離回路５
３が出力する同期信号のうち、垂直同期信号を分離す
る。判別回路５４が出力する判別パルスは、ライトイネ
ーブルパルスとしてＦＩＦＯ３２または３３に出力され
る。即ち、判別回路５４が奇数フィールドを検出してい
るとき、ＦＩＦＯ３２がライトイネーブル状態とされ、
偶数フィールドを検出しているとき、ＦＩＦＯ３３がラ
イトイネーブル状態とされる。
【００４１】図６は、図３におけるタイミング回路４０
の構成例を示している。この実施例においては、パーソ
ナルコンピュータ５より出力されるアナログＲ，Ｇ，Ｂ
信号のうち、例えばＧ信号から同期分離回路７１が同期
信号を分離するようになされている。Ｇ信号に同期信号
が含まれていない場合においては、パーソナルコンピュ
ータ５が出力する水平同期信号から同期信号が分離され
る。同期分離回路７１が分離した水平同期信号は、位相
比較器（ＰＣ）７２に供給され、分周器７５が出力する
信号と位相比較される。ＰＣ７２が出力する位相誤差信
号は、ローパスフィルタ（ＬＰＦ）７３を介して発振器
（ＶＸＯ）７４に供給され、その発振位相を制御する。
の構成例を示している。この実施例においては、パーソ
ナルコンピュータ５より出力されるアナログＲ，Ｇ，Ｂ
信号のうち、例えばＧ信号から同期分離回路７１が同期
信号を分離するようになされている。Ｇ信号に同期信号
が含まれていない場合においては、パーソナルコンピュ
ータ５が出力する水平同期信号から同期信号が分離され
る。同期分離回路７１が分離した水平同期信号は、位相
比較器（ＰＣ）７２に供給され、分周器７５が出力する
信号と位相比較される。ＰＣ７２が出力する位相誤差信
号は、ローパスフィルタ（ＬＰＦ）７３を介して発振器
（ＶＸＯ）７４に供給され、その発振位相を制御する。
【００４２】ＶＸＯ７４が出力するクロックは、クロッ
ク２としてＦＩＦＯ３２，３３に供給されるとともに、
Ｄ／Ａ変換器３６に供給される。また、ＶＸＯ７４が出
力するクロックは、分周器７５により１／ｍに分周さ
れ、ＰＣ７２に供給されている。即ち、ＰＣ７２、ＬＰ
Ｆ７３、ＶＸＯ７４および分周器７５によりＰＬＬが構
成され、同期分離回路７１により分離された水平同期信
号に同期した周波数のクロック２が生成される。
ク２としてＦＩＦＯ３２，３３に供給されるとともに、
Ｄ／Ａ変換器３６に供給される。また、ＶＸＯ７４が出
力するクロックは、分周器７５により１／ｍに分周さ
れ、ＰＣ７２に供給されている。即ち、ＰＣ７２、ＬＰ
Ｆ７３、ＶＸＯ７４および分周器７５によりＰＬＬが構
成され、同期分離回路７１により分離された水平同期信
号に同期した周波数のクロック２が生成される。
【００４３】また、フリップフロップ（ＦＦ）７６は、
同期分離回路７１が出力する同期信号により、１Ｈ毎に
反転するパルス（リードイネーブルパルス）を生成し、
これをＦＩＦＯ３２および３３に出力している。ＦＩＦ
Ｏ３２と３３は、１Ｈ毎に交互にリードイネーブル状態
とされる。
同期分離回路７１が出力する同期信号により、１Ｈ毎に
反転するパルス（リードイネーブルパルス）を生成し、
これをＦＩＦＯ３２および３３に出力している。ＦＩＦ
Ｏ３２と３３は、１Ｈ毎に交互にリードイネーブル状態
とされる。
【００４４】またリセットリード信号としては、パーソ
ナルコンピュータ５が出力する垂直同期信号がそのまま
用いられる。即ち、ＦＩＦＯ３２と３３は、１フレーム
毎に（パーソナルコンピュータ５が出力するビデオ信号
はノンインターレース方式であるため、１フレームがビ
デオ信号の１単位である）リセットされる。
ナルコンピュータ５が出力する垂直同期信号がそのまま
用いられる。即ち、ＦＩＦＯ３２と３３は、１フレーム
毎に（パーソナルコンピュータ５が出力するビデオ信号
はノンインターレース方式であるため、１フレームがビ
デオ信号の１単位である）リセットされる。
【００４５】図７は、図１の処理装置１６における合成
部１８の構成例を示している。この実施例においては、
パーソナルコンピュータ５より出力されたアナログＲ，
Ｇ，Ｂ信号が、それぞれゲート８１乃至８３に入力され
ている。また変換部１７における圧縮回路３５の出力
が、Ｄ／Ａ変換器３６を介してゲート８１に供給されて
いる。変換部１７は、Ｒ信号を処理するための圧縮回路
３５、Ｄ／Ａ変換器３６と同様に、Ｇ信号およびＢ信号
を処理するための圧縮回路８７、Ｄ／Ａ変換器８８、並
びに圧縮回路８９、Ｄ／Ａ変換器９０をそれぞれ備えて
いる。そしてＤ／Ａ変換器８８の出力（Ｇ信号）がゲー
ト８２に、またＤ／Ａ変換器９０の出力（Ｂ信号）がゲ
ート８３に、それぞれ供給されている。ゲート８１乃至
８３は、パーソナルコンピュータ５より供給されるＲ，
Ｇ，Ｂ信号、またはＤ／Ａ変換器３６，８８または９０
より供給されるＲ，Ｇ，Ｂ信号のいずれか一方を選択
し、バッファ８４乃至８６を介してノンインターレース
モニタ６に供給するようになされている。
部１８の構成例を示している。この実施例においては、
パーソナルコンピュータ５より出力されたアナログＲ，
Ｇ，Ｂ信号が、それぞれゲート８１乃至８３に入力され
ている。また変換部１７における圧縮回路３５の出力
が、Ｄ／Ａ変換器３６を介してゲート８１に供給されて
いる。変換部１７は、Ｒ信号を処理するための圧縮回路
３５、Ｄ／Ａ変換器３６と同様に、Ｇ信号およびＢ信号
を処理するための圧縮回路８７、Ｄ／Ａ変換器８８、並
びに圧縮回路８９、Ｄ／Ａ変換器９０をそれぞれ備えて
いる。そしてＤ／Ａ変換器８８の出力（Ｇ信号）がゲー
ト８２に、またＤ／Ａ変換器９０の出力（Ｂ信号）がゲ
ート８３に、それぞれ供給されている。ゲート８１乃至
８３は、パーソナルコンピュータ５より供給されるＲ，
Ｇ，Ｂ信号、またはＤ／Ａ変換器３６，８８または９０
より供給されるＲ，Ｇ，Ｂ信号のいずれか一方を選択
し、バッファ８４乃至８６を介してノンインターレース
モニタ６に供給するようになされている。
【００４６】ウインドウジェネレータ９２は、パーソナ
ルコンピュータ５がＲＳ−２３２Ｃ入出力インターフェ
ース９１を介して供給するエリアコントロールコマンド
に対応して、ゲート８１乃至８３の切換えを制御するよ
うになされている。また、この切換えは、ウインドウエ
リアコントローラ９３により手動操作によっても行うこ
とができるようになされている。
ルコンピュータ５がＲＳ−２３２Ｃ入出力インターフェ
ース９１を介して供給するエリアコントロールコマンド
に対応して、ゲート８１乃至８３の切換えを制御するよ
うになされている。また、この切換えは、ウインドウエ
リアコントローラ９３により手動操作によっても行うこ
とができるようになされている。
【００４７】次に、その動作について説明する。ゲート
８１乃至８３には、パーソナルコンピュータ５が出力す
るアナログＲ，Ｇ，Ｂ信号、およびＤ／Ａ変換器３６，
８８，９０が出力するアナログＲ，Ｇ，Ｂ信号が供給さ
れている。ゲート８１乃至８３は、一方のＲ，Ｇ，Ｂ信
号を選択して出力する。いずれのＲ，Ｇ，Ｂ信号を選択
するかは、ウインドウジェネレータ９２により制御され
る。
８１乃至８３には、パーソナルコンピュータ５が出力す
るアナログＲ，Ｇ，Ｂ信号、およびＤ／Ａ変換器３６，
８８，９０が出力するアナログＲ，Ｇ，Ｂ信号が供給さ
れている。ゲート８１乃至８３は、一方のＲ，Ｇ，Ｂ信
号を選択して出力する。いずれのＲ，Ｇ，Ｂ信号を選択
するかは、ウインドウジェネレータ９２により制御され
る。
【００４８】このウインドウジェネレータ９２は、図５
に示したように、カウンタ５８，５９により構成され
る。カウンタ５８と５９は、それぞれＶＸＯ６４が出力
するクロック１をカウントする。またカウンタ５８と５
９には、インターフェース９１を介してパーソナルコン
ピュータ５よりエリアコントロールコマンドが供給され
ている。カウンタ５８，５９はそのカウント値がエリア
コントロールコマンドにより指定される値に達したと
き、データ位置信号を発生し、ゲート８１乃至８３を制
御する。これにより、例えばそれまでパーソナルコンピ
ュータ５が出力するビデオ信号を通過させていたゲート
８１乃至８３は、パーソナルコンピュータ５の出力する
ビデオ信号に代えて、Ｄ／Ａ変換器３６，８８，９０が
出力するビデオ信号を選択し、出力するように切り換え
られる。
に示したように、カウンタ５８，５９により構成され
る。カウンタ５８と５９は、それぞれＶＸＯ６４が出力
するクロック１をカウントする。またカウンタ５８と５
９には、インターフェース９１を介してパーソナルコン
ピュータ５よりエリアコントロールコマンドが供給され
ている。カウンタ５８，５９はそのカウント値がエリア
コントロールコマンドにより指定される値に達したと
き、データ位置信号を発生し、ゲート８１乃至８３を制
御する。これにより、例えばそれまでパーソナルコンピ
ュータ５が出力するビデオ信号を通過させていたゲート
８１乃至８３は、パーソナルコンピュータ５の出力する
ビデオ信号に代えて、Ｄ／Ａ変換器３６，８８，９０が
出力するビデオ信号を選択し、出力するように切り換え
られる。
【００４９】例えば図８（ａ）に示すように、カウンタ
５８はクロック１をカウントし、そのカウント値は１フ
ィールド毎にリセットされる。そしてカウント値がｔ1
となるまでの期間（ライン数がｎ1となるまでの期
間）、パーソナルコンピュータ５が出力するビデオ信号
が通過される。カウンタ５８のカウント値がｔ1より大
きく、ｔ2になるまでの期間（ライン数がｎ1からｎ2に
達するまでの期間）、Ｄ／Ａ変換器３６，８８，９０の
出力が選択される。このｔ1，ｔ2がエリアコントロール
コマンドにより指定されることになる。
５８はクロック１をカウントし、そのカウント値は１フ
ィールド毎にリセットされる。そしてカウント値がｔ1
となるまでの期間（ライン数がｎ1となるまでの期
間）、パーソナルコンピュータ５が出力するビデオ信号
が通過される。カウンタ５８のカウント値がｔ1より大
きく、ｔ2になるまでの期間（ライン数がｎ1からｎ2に
達するまでの期間）、Ｄ／Ａ変換器３６，８８，９０の
出力が選択される。このｔ1，ｔ2がエリアコントロール
コマンドにより指定されることになる。
【００５０】同様に、図８（ｂ）に示すように、カウン
タ５９のカウント値は１Ｈ毎にリセットされる。そして
カウンタ５９のカウント値がｔ3に達するまでの期間
（水平同期信号からｎ3個のピクセルがカウントされる
までの期間）、パーソナルコンピュータ５の出力するビ
デオ信号が通過される。そしてカウント値がｔ3からｔ4
に達するまでの期間（ピクセル数がｎ3からｎ4に達する
までの期間）、Ｄ／Ａ変換器３６，８８，９０が出力す
るビデオ信号が通過される。ｔ3，ｔ4がエリアコントロ
ールコマンドにより指定される。
タ５９のカウント値は１Ｈ毎にリセットされる。そして
カウンタ５９のカウント値がｔ3に達するまでの期間
（水平同期信号からｎ3個のピクセルがカウントされる
までの期間）、パーソナルコンピュータ５の出力するビ
デオ信号が通過される。そしてカウント値がｔ3からｔ4
に達するまでの期間（ピクセル数がｎ3からｎ4に達する
までの期間）、Ｄ／Ａ変換器３６，８８，９０が出力す
るビデオ信号が通過される。ｔ3，ｔ4がエリアコントロ
ールコマンドにより指定される。
【００５１】このエリアコントロールコマンドは、パー
ソナルコンピュータ５により指定することができるばか
りでなく、ウインドウエリアコントローラ９３により、
手動操作により任意の値に指定することができる。
ソナルコンピュータ５により指定することができるばか
りでなく、ウインドウエリアコントローラ９３により、
手動操作により任意の値に指定することができる。
【００５２】このようにして図２に示したように、パー
ソナルコンピュータ５により作成した画像Ｐに対して、
セレクタ１１により選択したビデオ信号に対応する画像
Ｎを所定の位置に重畳して、インターレースモニタ６に
表示することができる。
ソナルコンピュータ５により作成した画像Ｐに対して、
セレクタ１１により選択したビデオ信号に対応する画像
Ｎを所定の位置に重畳して、インターレースモニタ６に
表示することができる。
【００５３】以上においては、インターレース方式のビ
デオ信号をノンインターレース方式のビデオ信号に変換
して、ノンインターレースモニタ６に表示する場合を例
として説明したが、変換部１７はノンインターレース方
式のビデオ信号をインターレース方式のビデオ信号に変
換するための回路も備えている。図９は、その回路の基
本的構成を示している。即ち、この場合においては、接
続端子２２より供給されるノンインターレース方式のビ
デオ信号のうち、奇数ラインのビデオ信号がＦＩＦＯ１
０３に、また偶数ラインのビデオ信号がＦＩＦＯ１０４
にそれぞれ供給され、書き込まれる。このため、スイッ
チ１０１は１Ｈ毎に交互にＦＩＦＯ１０３側またはＦＩ
ＦＯ１０４側に切り換えられる。これにより、ＦＩＦＯ
１０３に奇数ラインのデータが記憶され、ＦＩＦＯ１０
４に偶数ラインのデータが記憶されることになる。
デオ信号をノンインターレース方式のビデオ信号に変換
して、ノンインターレースモニタ６に表示する場合を例
として説明したが、変換部１７はノンインターレース方
式のビデオ信号をインターレース方式のビデオ信号に変
換するための回路も備えている。図９は、その回路の基
本的構成を示している。即ち、この場合においては、接
続端子２２より供給されるノンインターレース方式のビ
デオ信号のうち、奇数ラインのビデオ信号がＦＩＦＯ１
０３に、また偶数ラインのビデオ信号がＦＩＦＯ１０４
にそれぞれ供給され、書き込まれる。このため、スイッ
チ１０１は１Ｈ毎に交互にＦＩＦＯ１０３側またはＦＩ
ＦＯ１０４側に切り換えられる。これにより、ＦＩＦＯ
１０３に奇数ラインのデータが記憶され、ＦＩＦＯ１０
４に偶数ラインのデータが記憶されることになる。
【００５４】これに対して、読み出し時においては、ス
イッチ１０２が１フィールド毎にＦＩＦＯ１０３側また
はＦＩＦＯ１０４側に切り換えられる。その結果、奇数
ラインのデータにより構成される奇数フィールドのデー
タがＦＩＦＯ１０３より読み出された後、次に偶数ライ
ンのデータにより構成される偶数フィールドのデータが
ＦＩＦＯ１０４より読み出される。
イッチ１０２が１フィールド毎にＦＩＦＯ１０３側また
はＦＩＦＯ１０４側に切り換えられる。その結果、奇数
ラインのデータにより構成される奇数フィールドのデー
タがＦＩＦＯ１０３より読み出された後、次に偶数ライ
ンのデータにより構成される偶数フィールドのデータが
ＦＩＦＯ１０４より読み出される。
【００５５】以上の動作が繰り返されることによって、
図１０に示すように、１フレーム分のノンインターレー
ス方式のビデオ信号がＦＩＦＯ１０３とＦＩＦＯ１０４
に、奇数ラインのデータよりなる奇数フィールドのデー
タと、偶数ラインのデータよりなる偶数フィールドのデ
ータとに分割される。従って、このＦＩＦＯ１０３また
は１０４に記憶されたデータを各フィールド毎に交互に
読み出すようにすれば、ノンインターレース方式のビデ
オ信号をインターレース方式のビデオ信号に変換するこ
とができる。
図１０に示すように、１フレーム分のノンインターレー
ス方式のビデオ信号がＦＩＦＯ１０３とＦＩＦＯ１０４
に、奇数ラインのデータよりなる奇数フィールドのデー
タと、偶数ラインのデータよりなる偶数フィールドのデ
ータとに分割される。従って、このＦＩＦＯ１０３また
は１０４に記憶されたデータを各フィールド毎に交互に
読み出すようにすれば、ノンインターレース方式のビデ
オ信号をインターレース方式のビデオ信号に変換するこ
とができる。
【００５６】図９においては、その他付随する回路の詳
細を省略したが、図３における場合と同様に、付随する
回路が設けられていることはもとよりである。
細を省略したが、図３における場合と同様に、付随する
回路が設けられていることはもとよりである。
【００５７】
【発明の効果】以上の如く本発明の信号処理アダプタに
よれば、任意の装置に適用することが可能となる。ま
た、その構成も簡単であり、低コスト化が可能となる。
よれば、任意の装置に適用することが可能となる。ま
た、その構成も簡単であり、低コスト化が可能となる。
【図１】本発明の信号処理アダプタの一実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】図１のノンインターレースモニタ６の表示画面
の例を説明する図である。
の例を説明する図である。
【図３】図１の変換部１７の構成例を示すブロック図で
ある。
ある。
【図４】図３の実施例におけるラインの分割と合成を説
明する図である。
明する図である。
【図５】図３のタイミング回路３９の構成例を示すブロ
ック図である。
ック図である。
【図６】図３のタイミング回路４０の構成例を示すブロ
ック図である。
ック図である。
【図７】図１の合成部１８の構成例を示すブロック図で
ある。
ある。
【図８】図５のカウンタ５８，５９の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図９】図１の変換部１７の他の部分の構成を示すブロ
ック図である。
ック図である。
【図１０】図９の実施例の動作を説明する図である。
１ テレビカメラ
２ ビデオテープレコーダ
３ スキャナ
４ テレビモニタ
５ パーソナルコンピュータ
６ ノンインターレースモニタ
７ 信号処理アダプタ
１１ セレクタ
１５ デコーダ
１６ 処理装置
１７ 変換部
１８ 合成部
２１乃至２４ 接続端子
Claims (3)
- 【請求項１】 ノンインターレース方式のビデオ信号を
出力する第１の電子機器が接続される第１の接続端子
と、 インターレース方式のビデオ信号を出力する第２の電子
機器が接続される第２の接続端子と、 ノンインターレース方式のビデオ信号を表示する第３の
電子機器が接続される第３の接続端子と、 インターレース方式のビデオ信号を表示する第４の電子
機器が接続される第４の接続端子と、 ノンインターレース方式のビデオ信号をインターレース
方式のビデオ信号に変換するとともに、インターレース
方式のビデオ信号をノンインターレース方式のビデオ信
号に変換する処理装置とを備え、 前記処理装置は、 前記第２の接続端子から入力されるビデオ信号を所定レ
ベルのＲＧＢ信号に変換するＲＧＢ変換部と、 前記第１の接続端子及び前記ＲＧＢ変換部から入力され
るビデオ信号のいずれか一方の信号の内の奇数フィール
ド信号を記憶する第１のメモリと、該一方の信号の内の
偶数フィールドの信号を記憶する第２のメモリと、該一
方の信号を該第１のメモリまたは該第２のメモリに供給
するように切り換えるメモリコントロール部と、該一方
の信号を該第１のメモリ及び該第２のメモリに対し書き
込み動作を制御する第１のタイミング回路と、該第１の
メモリ及び該第２のメモリに対し読み出し動作を制御す
る第２のタイミング回路と、該第１のメモリまたは該第
２のメモリから読み出された信号を切り換えるセレクタ
と、該セレクタの出力信号の階調を前記第３の電子機器
または前記第４の電子機器の信号階調に変換させる階調
変換部とを有する方式変換部と、 前記階調変換部の出力信号と前記第１の接続端子及び前
記第２の接続端子から入力されるビデオ信号の内の前記
方式変換部に入力されない他方のビデオ信号とを合成す
る合成部と を有する ことを特徴とする信号処理アダプ
タ。 - 【請求項２】 前記合成部は、前記第１の電子機器から
のコマンドに基づいて合成する ことを特徴とする請求項
１に記載の信号処理アダプタ。 - 【請求項３】 前記ＲＧＢ変換部を複数有し、前記第２
の接続端子から入力されるビデオ信号は該複数のＲＧＢ
変換部のいずれかに入力される ことを特徴とする請求項
１に記載の信号処理アダプタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11403092A JP3410117B2 (ja) | 1992-04-07 | 1992-04-07 | 信号処理アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11403092A JP3410117B2 (ja) | 1992-04-07 | 1992-04-07 | 信号処理アダプタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05316482A JPH05316482A (ja) | 1993-11-26 |
| JP3410117B2 true JP3410117B2 (ja) | 2003-05-26 |
Family
ID=14627282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11403092A Expired - Fee Related JP3410117B2 (ja) | 1992-04-07 | 1992-04-07 | 信号処理アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3410117B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4572442B2 (ja) * | 2000-04-10 | 2010-11-04 | ソニー株式会社 | 変換回路およびそれを用いた画像処理装置 |
-
1992
- 1992-04-07 JP JP11403092A patent/JP3410117B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05316482A (ja) | 1993-11-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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