JPH07131471A - 信号伝送方法と信号伝送回路及びそれを用いた情報処理システム - Google Patents
信号伝送方法と信号伝送回路及びそれを用いた情報処理システムInfo
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- JPH07131471A JPH07131471A JP5323291A JP32329193A JPH07131471A JP H07131471 A JPH07131471 A JP H07131471A JP 5323291 A JP5323291 A JP 5323291A JP 32329193 A JP32329193 A JP 32329193A JP H07131471 A JPH07131471 A JP H07131471A
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- signal
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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Abstract
(57)【要約】 （修正有）
【目的】 低消費電力化と高速化を可能にした信号伝送
回路と、低消費電力で効率のよい情報処理を実現する。 【構成】 信号の伝送路１と基準電圧の伝送路２とを並
走するようにされた一対のペア配線を用い、特性インピ
ーダンスに整合した終端抵抗ＲＺを設けるとともに、そ
れに接続される受信回路を上記終端電圧の約１／２に設
定されたオフセットが設けられた差動入力回路６〜８を
用い、送信回路３〜５をオープンドレイン出力回路を用
いる。このようなバス回路を用いた高速情報処理部９〜
１１と、従来の低速バスを用いた低速情報処理部とをイ
ンターフェイス回路を介して相互に接続して階層的にシ
ステムを構築する。 【効果】 伝送信号の低振幅化により伝送速度を速くで
きるバス回路を用いた高速情報処理部と、従来の低速バ
ス回路との組み合わせにより、各信号伝達速度に応じた
効率のよい情報処理が行える。
回路と、低消費電力で効率のよい情報処理を実現する。 【構成】 信号の伝送路１と基準電圧の伝送路２とを並
走するようにされた一対のペア配線を用い、特性インピ
ーダンスに整合した終端抵抗ＲＺを設けるとともに、そ
れに接続される受信回路を上記終端電圧の約１／２に設
定されたオフセットが設けられた差動入力回路６〜８を
用い、送信回路３〜５をオープンドレイン出力回路を用
いる。このようなバス回路を用いた高速情報処理部９〜
１１と、従来の低速バスを用いた低速情報処理部とをイ
ンターフェイス回路を介して相互に接続して階層的にシ
ステムを構築する。 【効果】 伝送信号の低振幅化により伝送速度を速くで
きるバス回路を用いた高速情報処理部と、従来の低速バ
ス回路との組み合わせにより、各信号伝達速度に応じた
効率のよい情報処理が行える。
Description
【０００１】
【産業上の利用分野】この発明は、信号伝送方法と信号
伝送回路及びそれを用いた情報処理システムに関し、主
に、比較的短い伝送路に複数の情報処理部が接続されて
なるものに利用して有効な技術に関するものである。
伝送回路及びそれを用いた情報処理システムに関し、主
に、比較的短い伝送路に複数の情報処理部が接続されて
なるものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションといったような情報処理装置は、１つの伝送路に
複数の情報処理部が並列形態に接続されて相互に情報の
伝達を行うといういわゆるバス回路が用いられる。この
バス回路の低消費電力化等のためにＧＴＬ（Gunning Tr
ansceiver Logic)がある。このＧＴＬは、図２２に示さ
れているように、従来のＴＴＬ（トランジスタ・トラン
ジスタ・ロジック）レベルよりもバス線路上の信号振幅
を半分以下に低下させ、低消費電力化を図るものであ
る。すなわち、バス回路の終端電圧Ｖｔを＋１．２Ｖの
ような低電圧とし、受信回路Ｒcvr は、通常の論理回路
に代えて小信号をセンスできる差動増幅回路を用いるよ
うにする。
ションといったような情報処理装置は、１つの伝送路に
複数の情報処理部が並列形態に接続されて相互に情報の
伝達を行うといういわゆるバス回路が用いられる。この
バス回路の低消費電力化等のためにＧＴＬ（Gunning Tr
ansceiver Logic)がある。このＧＴＬは、図２２に示さ
れているように、従来のＴＴＬ（トランジスタ・トラン
ジスタ・ロジック）レベルよりもバス線路上の信号振幅
を半分以下に低下させ、低消費電力化を図るものであ
る。すなわち、バス回路の終端電圧Ｖｔを＋１．２Ｖの
ような低電圧とし、受信回路Ｒcvr は、通常の論理回路
に代えて小信号をセンスできる差動増幅回路を用いるよ
うにする。
【０００３】上記のＧＴＬに関しては、1992年２月19日
付『アイ・エス・エス・シー・シー』論文頁58〜頁５９
（ISSCC;International Solid State Circuit Conferen
ce1992 2/19 pp.58-59) がある。
付『アイ・エス・エス・シー・シー』論文頁58〜頁５９
（ISSCC;International Solid State Circuit Conferen
ce1992 2/19 pp.58-59) がある。
【０００４】
【発明が解決しようとする課題】上記ＧＴＬにあって
は、伝送路を通して伝達された信号を、差動回路の入力
部に設けられた基準電圧Ｖref により判定するものであ
るため、低振幅化するにしても伝送路での雑音の影響を
受けることを考慮する必要があり、低振幅化するにして
も上記１．２Ｖ程度が限界とされるものである。このた
め、一般的な伝送線路の特性インピーダンスが５０Ωと
小さいことから、上記のような低電圧１．２Ｖのもとで
も、終端抵抗ＲＺでの消費電力が２×１．２2 ／５０＝
５７．６ｍＷのように大きくなってしまうという問題も
生じる。
は、伝送路を通して伝達された信号を、差動回路の入力
部に設けられた基準電圧Ｖref により判定するものであ
るため、低振幅化するにしても伝送路での雑音の影響を
受けることを考慮する必要があり、低振幅化するにして
も上記１．２Ｖ程度が限界とされるものである。このた
め、一般的な伝送線路の特性インピーダンスが５０Ωと
小さいことから、上記のような低電圧１．２Ｖのもとで
も、終端抵抗ＲＺでの消費電力が２×１．２2 ／５０＝
５７．６ｍＷのように大きくなってしまうという問題も
生じる。
【０００５】この発明の目的は、低消費電力化と高速化
を可能にした信号伝送回路を提供することある。この発
明の他の目的は、低消費電力化、高速化に加えて動作マ
ージンの拡大を実現した信号伝送回路を提供することあ
る。この発明の他の目的は、低消費電力で効率のよい情
報処理を実現した情報処理システムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
を可能にした信号伝送回路を提供することある。この発
明の他の目的は、低消費電力化、高速化に加えて動作マ
ージンの拡大を実現した信号伝送回路を提供することあ
る。この発明の他の目的は、低消費電力で効率のよい情
報処理を実現した情報処理システムを提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。
【０００６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、信号の伝送路と基準電圧の
伝送路とを並走するようにされた一対のペア配線を用
い、信号の伝送路の特性インピーダンスに整合した終端
抵抗を終端電圧に接続するとともに、基準電圧の伝送路
の特性インピーダンスに整合した終端抵抗を上記終端電
圧又は回路の接地電位に接続し、それに接続される受信
回路を上記終端電圧の約１／２に設定されたオフセット
を利用して伝送路の基準電圧を受ける増幅トランジスタ
と伝送路を通して入力された入力信号を受ける増幅トラ
ンジスタとが差動動作を行うようにされた入力段回路を
用い、送信回路をオープンドレイン出力回路を用いて信
号伝送を行うこと及び構成とする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、信号の伝送路と基準電圧の
伝送路とを並走するようにされた一対のペア配線を用
い、信号の伝送路の特性インピーダンスに整合した終端
抵抗を終端電圧に接続するとともに、基準電圧の伝送路
の特性インピーダンスに整合した終端抵抗を上記終端電
圧又は回路の接地電位に接続し、それに接続される受信
回路を上記終端電圧の約１／２に設定されたオフセット
を利用して伝送路の基準電圧を受ける増幅トランジスタ
と伝送路を通して入力された入力信号を受ける増幅トラ
ンジスタとが差動動作を行うようにされた入力段回路を
用い、送信回路をオープンドレイン出力回路を用いて信
号伝送を行うこと及び構成とする。
【０００７】
【作用】上記した手段によれば、伝送路を通して信号と
基準電圧が転送されるので雑音がコモンモードでのるこ
とになるから差動入力回路で相殺させることができると
ともに、差動入力回路のオフセットによって基準電圧を
構成するため高精度に基準電圧の設定ができるから、終
端電圧のいっそうの低電圧化により低消費電力化と高速
化が可能になる。
基準電圧が転送されるので雑音がコモンモードでのるこ
とになるから差動入力回路で相殺させることができると
ともに、差動入力回路のオフセットによって基準電圧を
構成するため高精度に基準電圧の設定ができるから、終
端電圧のいっそうの低電圧化により低消費電力化と高速
化が可能になる。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、両端に終端抵抗を介
して終端電圧を受ける第１の配線と、これに並設され、
両端に終端抵抗を介して回路の接地電位を受ける第２の
配線に結合される出力回路を有する第１の半導体集積回
路と、上記第１及び第２の配線に結合される入力回路を
有する第２の半導体集積回路とを備え、上記出力回路
は、上記第１の配線と回路の接地電位との間に配置され
出力信号にてスイッチ制御される駆動トランジスタと、
上記第２の配線と回路の接地電位との間に配置され上記
駆動トランジスタのオン／オフ状態に同期してスイッチ
制御されるスイッチングトランジスタを用い、上記入力
回路は、上記終端電圧の約１／２に設定されたオフセッ
ト電圧により第２の配線の接地電位が供給された増幅ト
ランジスタと上記第１の配線から伝えられる入力信号が
供給された増幅トランジスタとが差動動作を行うような
入力段回路を用いる。
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、両端に終端抵抗を介
して終端電圧を受ける第１の配線と、これに並設され、
両端に終端抵抗を介して回路の接地電位を受ける第２の
配線に結合される出力回路を有する第１の半導体集積回
路と、上記第１及び第２の配線に結合される入力回路を
有する第２の半導体集積回路とを備え、上記出力回路
は、上記第１の配線と回路の接地電位との間に配置され
出力信号にてスイッチ制御される駆動トランジスタと、
上記第２の配線と回路の接地電位との間に配置され上記
駆動トランジスタのオン／オフ状態に同期してスイッチ
制御されるスイッチングトランジスタを用い、上記入力
回路は、上記終端電圧の約１／２に設定されたオフセッ
ト電圧により第２の配線の接地電位が供給された増幅ト
ランジスタと上記第１の配線から伝えられる入力信号が
供給された増幅トランジスタとが差動動作を行うような
入力段回路を用いる。
【０００９】
【作用】上記した手段によれば、伝送路を通して信号と
基準電圧が転送され、しかも第１の半導体集積回路で発
生する出力ノイズを含めて雑音がコモンモードでのるこ
とになるから差動入力回路で相殺させることができると
ともに、差動入力回路のオフセットによって基準電圧を
構成するため高精度に基準電圧の設定ができるから、上
記低消費電力化と高速化に加えて動作マージンの拡大が
図られる。
基準電圧が転送され、しかも第１の半導体集積回路で発
生する出力ノイズを含めて雑音がコモンモードでのるこ
とになるから差動入力回路で相殺させることができると
ともに、差動入力回路のオフセットによって基準電圧を
構成するため高精度に基準電圧の設定ができるから、上
記低消費電力化と高速化に加えて動作マージンの拡大が
図られる。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、両端に終端抵抗を介
して終端電圧を受ける第１の配線と、これに並設され、
両端に終端抵抗を介して回路の終端電位を受ける第２の
配線に結合される出力回路を有する第１の半導体集積回
路と、上記第１及び第２の配線に結合される入力回路を
有する第２の半導体集積回路とを備え、上記出力回路
は、上記第１の配線と回路の接地電位との間に配置され
出力信号にてスイッチ制御される駆動トランジスタと、
回路の接地電位と出力端子との間に配置され上記駆動ト
ランジスタのオン／オフ状態に同期してスイッチ制御さ
れるスイッチングトランジスタ及び上記出力端子と第２
の配線との間に挿入されてなるカップリングコンデンサ
とを用い、上記入力回路は、上記終端電圧の約１／２に
設定されたオフセット電圧により第２の配線の接地電位
が供給された増幅トランジスタと上記第１の配線から伝
えられる入力信号が供給された増幅トランジスタとが差
動動作を行うような入力段回路を用いる。
発明のうち他の代表的なものの概要を簡単に説明すれ
ば、下記の通りである。すなわち、両端に終端抵抗を介
して終端電圧を受ける第１の配線と、これに並設され、
両端に終端抵抗を介して回路の終端電位を受ける第２の
配線に結合される出力回路を有する第１の半導体集積回
路と、上記第１及び第２の配線に結合される入力回路を
有する第２の半導体集積回路とを備え、上記出力回路
は、上記第１の配線と回路の接地電位との間に配置され
出力信号にてスイッチ制御される駆動トランジスタと、
回路の接地電位と出力端子との間に配置され上記駆動ト
ランジスタのオン／オフ状態に同期してスイッチ制御さ
れるスイッチングトランジスタ及び上記出力端子と第２
の配線との間に挿入されてなるカップリングコンデンサ
とを用い、上記入力回路は、上記終端電圧の約１／２に
設定されたオフセット電圧により第２の配線の接地電位
が供給された増幅トランジスタと上記第１の配線から伝
えられる入力信号が供給された増幅トランジスタとが差
動動作を行うような入力段回路を用いる。
【００１１】
【作用】上記した手段によれば、終端電圧を基準にして
信号の伝送が行われるので、終端電圧の変動による出力
信号のロウレベルの変動の影響を受けなくできるととも
に、第１の半導体集積回路で発生する出力ノイズを含め
て雑音がコモンモードでのることになって上記差動入力
回路で相殺させられるため、上記低消費電力化と高速化
に加えていっそうの動作マージンの拡大が図られる。
信号の伝送が行われるので、終端電圧の変動による出力
信号のロウレベルの変動の影響を受けなくできるととも
に、第１の半導体集積回路で発生する出力ノイズを含め
て雑音がコモンモードでのることになって上記差動入力
回路で相殺させられるため、上記低消費電力化と高速化
に加えていっそうの動作マージンの拡大が図られる。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち更に他の代表的なものの概要を簡単に説明す
れば、下記の通りである。すなわち、信号の伝送路と基
準電圧の伝送路とを並走するようにされた一対のペア配
線を用い、信号の伝送路の特性インピーダンスに整合し
た終端抵抗を終端電圧に接続するとともに、基準電圧の
伝送路の特性インピーダンスに整合した終端抵抗を上記
終端電圧又は回路の接地電位に接続し、それに接続され
る受信回路を上記終端電圧の約１／２に設定されたオフ
セットを利用して伝送路の基準電圧を受ける増幅トラン
ジスタと伝送路を通して入力された入力信号を受ける増
幅トランジスタとが差動動作を行うようにされた入力段
回路を用い、送信回路をオープンドレイン出力回路を用
いてなるバス回路により高速情報処理部と、従来の低速
バスを用いた低速情報処理部とをインターフェイス回路
を介して相互に接続して階層的にシステムを構築する。
発明のうち更に他の代表的なものの概要を簡単に説明す
れば、下記の通りである。すなわち、信号の伝送路と基
準電圧の伝送路とを並走するようにされた一対のペア配
線を用い、信号の伝送路の特性インピーダンスに整合し
た終端抵抗を終端電圧に接続するとともに、基準電圧の
伝送路の特性インピーダンスに整合した終端抵抗を上記
終端電圧又は回路の接地電位に接続し、それに接続され
る受信回路を上記終端電圧の約１／２に設定されたオフ
セットを利用して伝送路の基準電圧を受ける増幅トラン
ジスタと伝送路を通して入力された入力信号を受ける増
幅トランジスタとが差動動作を行うようにされた入力段
回路を用い、送信回路をオープンドレイン出力回路を用
いてなるバス回路により高速情報処理部と、従来の低速
バスを用いた低速情報処理部とをインターフェイス回路
を介して相互に接続して階層的にシステムを構築する。
【００１３】
【作用】上記した手段によれば、伝送信号の低振幅化に
より伝送速度を速くできるバス回路を用いた高速情報処
理部と、従来の低速バス回路とを組み合わせることによ
り、それぞれの信号伝達速度に応じた効率のよい情報処
理が行えるようになる。
より伝送速度を速くできるバス回路を用いた高速情報処
理部と、従来の低速バス回路とを組み合わせることによ
り、それぞれの信号伝達速度に応じた効率のよい情報処
理が行えるようになる。
【００１４】
【実施例】図１には、この発明に係る信号伝送回路（バ
ス回路）の一実施例の回路図が示されている。同図の信
号伝送路（バスライン）１と２は、半導体集積回路装置
を含む電子装置が実装される実装基板又は大規模の半導
体集積回路に形成される。バス回路は、一般に複数ビッ
トの信号を並列に転送させるようにするものであるの
で、それに対応して複数の信号伝送路が設けられるが、
同図にはそのうちの１ビットの信号に対応した回路が代
表として例示的に示されている。信号をシリアルに転送
するものでは、同図に示されているような１つ（一対）
の伝送路により構成されることはいうまでもないであろ
う。
ス回路）の一実施例の回路図が示されている。同図の信
号伝送路（バスライン）１と２は、半導体集積回路装置
を含む電子装置が実装される実装基板又は大規模の半導
体集積回路に形成される。バス回路は、一般に複数ビッ
トの信号を並列に転送させるようにするものであるの
で、それに対応して複数の信号伝送路が設けられるが、
同図にはそのうちの１ビットの信号に対応した回路が代
表として例示的に示されている。信号をシリアルに転送
するものでは、同図に示されているような１つ（一対）
の伝送路により構成されることはいうまでもないであろ
う。
【００１５】信号を伝送させるバスライン１の両端に
は、その特性インピーダンスに整合された抵抗値を持つ
終端抵抗ＲＺが終端電圧ＶＴとの間に接続される。上記
終端電圧ＶＴは、バス回路の低消費電力化のためにそれ
に接続される情報処理回路（以下、単にＬＯＧＩＣとい
う）９〜１１における入出力回路の電源電圧ＶＤＤに比
べて相当低い電圧、例えば０．８Ｖに設定される。上記
ＬＯＧＩＣにおける入出力回路の電源電圧ＶＤＤは、従
来のＣＭＯＳ集積回路用の電源電圧５Ｖ又は３．３Ｖの
ような電圧が用いられる。
は、その特性インピーダンスに整合された抵抗値を持つ
終端抵抗ＲＺが終端電圧ＶＴとの間に接続される。上記
終端電圧ＶＴは、バス回路の低消費電力化のためにそれ
に接続される情報処理回路（以下、単にＬＯＧＩＣとい
う）９〜１１における入出力回路の電源電圧ＶＤＤに比
べて相当低い電圧、例えば０．８Ｖに設定される。上記
ＬＯＧＩＣにおける入出力回路の電源電圧ＶＤＤは、従
来のＣＭＯＳ集積回路用の電源電圧５Ｖ又は３．３Ｖの
ような電圧が用いられる。
【００１６】ＬＯＧＩＣ９に設けられる出力回路（送信
回路）３は、同図に点線で囲まれた回路のようにインバ
ータ回路ＩＮＶ１と、それにより駆動されるオープンド
レインのＮチャンネル型ＭＯＳＦＥＴＱ１から構成され
る。このＭＯＳＦＥＴＱ１のドレインは、上記バスライ
ン１に接続される。他のＬＯＧＩＣ１０，１１に設けら
れる出力回路４，５も上記同様なインバータ回路ＩＮＶ
２，ＩＮＶ３と、Ｎチャンネル型ＭＯＳＦＥＴＱ２，Ｑ
３から構成され、その出力端子であるドレインが適宜に
バスライン１に接続される。このようなオープンドレイ
ン構成の出力ＭＯＳＦＥＴＱ１〜Ｑ３を用いて、バスラ
イン１に並列形態に接続されることにより、ワイヤード
オア論理の出力信号を送出させることができる。本願に
おいて、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トラン
ジスタ（ＩＧＦＥＴ）の意味で用いている。
回路）３は、同図に点線で囲まれた回路のようにインバ
ータ回路ＩＮＶ１と、それにより駆動されるオープンド
レインのＮチャンネル型ＭＯＳＦＥＴＱ１から構成され
る。このＭＯＳＦＥＴＱ１のドレインは、上記バスライ
ン１に接続される。他のＬＯＧＩＣ１０，１１に設けら
れる出力回路４，５も上記同様なインバータ回路ＩＮＶ
２，ＩＮＶ３と、Ｎチャンネル型ＭＯＳＦＥＴＱ２，Ｑ
３から構成され、その出力端子であるドレインが適宜に
バスライン１に接続される。このようなオープンドレイ
ン構成の出力ＭＯＳＦＥＴＱ１〜Ｑ３を用いて、バスラ
イン１に並列形態に接続されることにより、ワイヤード
オア論理の出力信号を送出させることができる。本願に
おいて、ＭＯＳＦＥＴは、絶縁ゲート型電界効果トラン
ジスタ（ＩＧＦＥＴ）の意味で用いている。
【００１７】ＬＯＧＩＣ９に設けられる入力回路（受信
回路）６は、同図ではブラックボックスで示されている
ように差動入力回路から構成される。この差動入力回路
６の一方の入力は、上記出力回路の出力端子と共通化さ
れてバスライン１に接続される。上記差動入力回路６の
他方の入力には、基準電圧としてバスライン２を通した
接地電位が供給される。このバスライン２は、上記信号
伝送用のバスライン１と並走するように半導体集積回路
又は実装基板上に形成され、その終端にはバスライン１
の終端抵抗ＲＺと同様な終端抵抗ＲＺを介して接地電位
に接続される。
回路）６は、同図ではブラックボックスで示されている
ように差動入力回路から構成される。この差動入力回路
６の一方の入力は、上記出力回路の出力端子と共通化さ
れてバスライン１に接続される。上記差動入力回路６の
他方の入力には、基準電圧としてバスライン２を通した
接地電位が供給される。このバスライン２は、上記信号
伝送用のバスライン１と並走するように半導体集積回路
又は実装基板上に形成され、その終端にはバスライン１
の終端抵抗ＲＺと同様な終端抵抗ＲＺを介して接地電位
に接続される。
【００１８】他のＬＯＧＩＣ１０，１１に設けられる入
力回路７，８も上記同様な差動入力回路から構成され、
バスライン１に並走されたバスライン２を通して基準電
圧としての接地電位が供給される。
力回路７，８も上記同様な差動入力回路から構成され、
バスライン１に並走されたバスライン２を通して基準電
圧としての接地電位が供給される。
【００１９】上記差動入力回路６〜８の基準電圧は、バ
スライン１を通して受信された信号のハイレベル／ロウ
レベルを識別するための参照電圧である。上記のような
出力回路においては、出力ＭＯＳＦＥＴがオフ状態のと
きには終端抵抗ＲＺによりハイレベル（０．８Ｖ）が出
力され、出力ＭＯＳＦＥＴがオン状態のときにはほぼ０
Ｖのロウレベルが出力される。それ故、通常の差動入力
回路を用い、しかも基準電圧として回路の接地電位を供
給したのでは上記のような信号のハイレベル／ロウレベ
ルの識別が不能となる。
スライン１を通して受信された信号のハイレベル／ロウ
レベルを識別するための参照電圧である。上記のような
出力回路においては、出力ＭＯＳＦＥＴがオフ状態のと
きには終端抵抗ＲＺによりハイレベル（０．８Ｖ）が出
力され、出力ＭＯＳＦＥＴがオン状態のときにはほぼ０
Ｖのロウレベルが出力される。それ故、通常の差動入力
回路を用い、しかも基準電圧として回路の接地電位を供
給したのでは上記のような信号のハイレベル／ロウレベ
ルの識別が不能となる。
【００２０】この実施例では、差動入力回路の基準電圧
として回路の接地電位を用いつつ、しかも上記のような
ハイレベル／ロウレベルの識別動作を行わせるために、
差動入力回路にオフセットが設定される。すなわち、上
記ハイレベル／ロウレベルのほぼ中間電位となるような
０．４Ｖ程度のオフセットが持たせられる。具体的に
は、基準電圧が供給される入力端子側が、＋０．４Ｖと
なるようなオフセット電圧を持つようにされる。このよ
うなオフセット電圧の設定により、差動入力回路におい
て、０．８Ｖのようなハイレベルが入力されると、回路
の接地電位に上記オフセット分を加算した基準電圧に対
して＋０．４Ｖのような入力信号が相対的に供給される
ことになるのでハイレベルと判定され、０Ｖのようなロ
ウレベルが入力されると、回路の接地電位に上記オフセ
ット分を加算した基準電圧に対して−０．４Ｖのような
入力信号が相対的に供給されることになるのでロウレベ
ルと判定される。
として回路の接地電位を用いつつ、しかも上記のような
ハイレベル／ロウレベルの識別動作を行わせるために、
差動入力回路にオフセットが設定される。すなわち、上
記ハイレベル／ロウレベルのほぼ中間電位となるような
０．４Ｖ程度のオフセットが持たせられる。具体的に
は、基準電圧が供給される入力端子側が、＋０．４Ｖと
なるようなオフセット電圧を持つようにされる。このよ
うなオフセット電圧の設定により、差動入力回路におい
て、０．８Ｖのようなハイレベルが入力されると、回路
の接地電位に上記オフセット分を加算した基準電圧に対
して＋０．４Ｖのような入力信号が相対的に供給される
ことになるのでハイレベルと判定され、０Ｖのようなロ
ウレベルが入力されると、回路の接地電位に上記オフセ
ット分を加算した基準電圧に対して−０．４Ｖのような
入力信号が相対的に供給されることになるのでロウレベ
ルと判定される。
【００２１】上記ＬＯＧＩＣ９〜１１は、後述するよう
なワークステーションやパーソナルコンピュータ等の情
報処理装置における高性能の高速プロセッサユニット、
高速メモリ装置、あるいはインターフェイス回路、ある
いは入出力コントロールユニント等である。
なワークステーションやパーソナルコンピュータ等の情
報処理装置における高性能の高速プロセッサユニット、
高速メモリ装置、あるいはインターフェイス回路、ある
いは入出力コントロールユニント等である。
【００２２】いずれのＬＯＧＩＣ９〜１１の出力回路３
〜５が動作していないとき、バスライン１の電位は、終
端電圧ＶＴと同じ０．８Ｖとなっており、電流消費が行
われない。バスライン２は回路の接地電位にされてい
る。
〜５が動作していないとき、バスライン１の電位は、終
端電圧ＶＴと同じ０．８Ｖとなっており、電流消費が行
われない。バスライン２は回路の接地電位にされてい
る。
【００２３】例えば、出力回路３が選択されて、ＬＯＧ
ＩＣ９により形成された送信データに応じて出力ＭＯＳ
ＦＥＴＱ１がオン状態になると、バスライン１の電位は
ほぼ回路の接地電位に引き下げられる。この実施例で
は、上記バスライン１を通して送出された信号を受ける
他のＬＯＧＩＣ１０，１１等の差動入力回路７，８のバ
スライン１側に接続された入力端子と、基準電圧端子に
対応した他の入力端子には接地電位に終端され、しかも
バスライン１と並走するようにされたバスライン（リフ
ァレンスライン）２に接続されている。
ＩＣ９により形成された送信データに応じて出力ＭＯＳ
ＦＥＴＱ１がオン状態になると、バスライン１の電位は
ほぼ回路の接地電位に引き下げられる。この実施例で
は、上記バスライン１を通して送出された信号を受ける
他のＬＯＧＩＣ１０，１１等の差動入力回路７，８のバ
スライン１側に接続された入力端子と、基準電圧端子に
対応した他の入力端子には接地電位に終端され、しかも
バスライン１と並走するようにされたバスライン（リフ
ァレンスライン）２に接続されている。
【００２４】それ故、上記バスライン１にノイズがのる
ときには、それと並走して設けられるバスライン２にも
同様なノイズがのることなる。この結果、例えば、差動
入力回路７が選択されて信号受信を行うときには、上記
バスライン１と２にノイズ成分は、コモンモードとなっ
て差動入力回路において相殺させることができる。これ
により、上記のようなバスライン１の信号の低振幅化に
もかかわらず、外来ノイズの影響が大幅に軽減されるか
ら、十分な信号のレベルマージンを確保することができ
る。
ときには、それと並走して設けられるバスライン２にも
同様なノイズがのることなる。この結果、例えば、差動
入力回路７が選択されて信号受信を行うときには、上記
バスライン１と２にノイズ成分は、コモンモードとなっ
て差動入力回路において相殺させることができる。これ
により、上記のようなバスライン１の信号の低振幅化に
もかかわらず、外来ノイズの影響が大幅に軽減されるか
ら、十分な信号のレベルマージンを確保することができ
る。
【００２５】上記差動入力回路の実質的な基準電圧は、
差動入力回路のオフセットを利用するものである。この
ような差動入力回路のオフセットを利用することによ
り、高精度に基準電圧を設定することができる。ちなみ
に、ダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）に設けられる差動入力のセンスアンプでは、入力オ
フセットを１０ｍＶ程度に抑え込むことができる。すな
わち、現在の半導体製造技術にあっては、１０ｍＶ精度
での入力オセットを制御ができることを意味する。ダイ
ナミック型ＲＡＭのセンスアンプでは、オフセットが小
さくなるようにプロセス制御するものであるが、それと
同じプロセス技術により上記のような４００ｍＶのオセ
ットを高精度で設定することができることを意味する。
上記のような差動入力回路のオフセットを利用した基準
電圧の設定により、受信回路において基準電圧を形成す
るための定電圧回路が省略できるという利点も生じる。
差動入力回路のオフセットを利用するものである。この
ような差動入力回路のオフセットを利用することによ
り、高精度に基準電圧を設定することができる。ちなみ
に、ダイナミック型ＲＡＭ（ランダム・アクセス・メモ
リ）に設けられる差動入力のセンスアンプでは、入力オ
フセットを１０ｍＶ程度に抑え込むことができる。すな
わち、現在の半導体製造技術にあっては、１０ｍＶ精度
での入力オセットを制御ができることを意味する。ダイ
ナミック型ＲＡＭのセンスアンプでは、オフセットが小
さくなるようにプロセス制御するものであるが、それと
同じプロセス技術により上記のような４００ｍＶのオセ
ットを高精度で設定することができることを意味する。
上記のような差動入力回路のオフセットを利用した基準
電圧の設定により、受信回路において基準電圧を形成す
るための定電圧回路が省略できるという利点も生じる。
【００２６】上記のような信号伝送回路においては、信
号振幅を０．８Ｖ程度あるいはそれ以下にも低下できる
ものであり、終端抵抗ＲＺの消費電力は、５０Ωのバス
ラインを用いた場合でも、２・ＶＴ2 ／ＲＺ＝２×０．
８2 ／５０＝２５．６ｍＷのように、前記のようなＧＴ
Ｌと比べても半分の低消費電力化を図ることができる。
上記終端電圧ＶＴを０．５Ｖのように更に低く設定すれ
ば、終端抵抗ＲＺでの消費電力が１０ｍＷとなり、いっ
そうの低消費電力化を図ることができる。
号振幅を０．８Ｖ程度あるいはそれ以下にも低下できる
ものであり、終端抵抗ＲＺの消費電力は、５０Ωのバス
ラインを用いた場合でも、２・ＶＴ2 ／ＲＺ＝２×０．
８2 ／５０＝２５．６ｍＷのように、前記のようなＧＴ
Ｌと比べても半分の低消費電力化を図ることができる。
上記終端電圧ＶＴを０．５Ｖのように更に低く設定すれ
ば、終端抵抗ＲＺでの消費電力が１０ｍＷとなり、いっ
そうの低消費電力化を図ることができる。
【００２７】上記低消費電力化は、単にエネルギー消費
が小さくなることを意味するに止まらない。半導体集積
回路装置においては、電流消費は発熱をもたらすことを
意味する。それ故、半導体集積回路装置において消費電
流が小さくなるということは発熱が小さくなるため、同
じパッケージや実装手段（冷却手段）のもとでは大規模
集積回路化が可能になるということ結果をもたらし、回
路規模が同じなら実装手段の簡素化を図ることができる
という結果をもたらす。また、電池駆動されるポータブ
ル型の情報処理装置では、低消費電力化により電池寿命
を長くすることができるという結果をもたらすものとな
る。
が小さくなることを意味するに止まらない。半導体集積
回路装置においては、電流消費は発熱をもたらすことを
意味する。それ故、半導体集積回路装置において消費電
流が小さくなるということは発熱が小さくなるため、同
じパッケージや実装手段（冷却手段）のもとでは大規模
集積回路化が可能になるということ結果をもたらし、回
路規模が同じなら実装手段の簡素化を図ることができる
という結果をもたらす。また、電池駆動されるポータブ
ル型の情報処理装置では、低消費電力化により電池寿命
を長くすることができるという結果をもたらすものとな
る。
【００２８】図２には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。同図の信号伝送
路は、図１の実施例と同様に半導体集積回路装置を含む
電子装置が実装されるプリント基板等のような実装基板
又は大規模の半導体集積回路に形成される。以下に説明
する部分以外は、前記図１の実施例と同様であるのでそ
の説明を省略する。
他の一実施例の回路図が示されている。同図の信号伝送
路は、図１の実施例と同様に半導体集積回路装置を含む
電子装置が実装されるプリント基板等のような実装基板
又は大規模の半導体集積回路に形成される。以下に説明
する部分以外は、前記図１の実施例と同様であるのでそ
の説明を省略する。
【００２９】この実施例では、出力回路３の出力端子で
あるＭＯＳＦＥＴＱ１のドレインと、バスライン１の接
続点との間に直列抵抗ＲＳが挿入される。他の出力回路
４及び５においても、同様な直列抵抗ＲＳが設けられ
る。
あるＭＯＳＦＥＴＱ１のドレインと、バスライン１の接
続点との間に直列抵抗ＲＳが挿入される。他の出力回路
４及び５においても、同様な直列抵抗ＲＳが設けられ
る。
【００３０】この直列抵抗ＲＳは、バスライン１側から
みて、それに接続される出力回路３〜５の出力容量（寄
生キャパシタ）の影響を軽減させて、バスライン１の特
性インピーダンスが出力回路３〜５の接続点において局
所的に低下してしまうのを軽減するものである。これに
より、高速動作時の反射による波形の歪を減少させるよ
うにするものである。
みて、それに接続される出力回路３〜５の出力容量（寄
生キャパシタ）の影響を軽減させて、バスライン１の特
性インピーダンスが出力回路３〜５の接続点において局
所的に低下してしまうのを軽減するものである。これに
より、高速動作時の反射による波形の歪を減少させるよ
うにするものである。
【００３１】図３には、上記バスライン１の特性インピ
ーダンスを説明するための概念図が示されている。同図
において、特性インピーダンスＺｏがバスライン１の長
さ方向に対してどのように変化するかがその幅により示
されている。上記出力回路３等の接続点においては、出
力回路の出力容量ＣＡの影響により乱される。損失を無
視した場合の線路の特性インピーダンスＺｏは、単位長
さ当たりのインダクタンスをＬとし、単位長さ当たりの
キャパシタンスをＣとすると、次式（１）により求めら
れる。 Ｚｏ＝（Ｌ／Ｃ）1/2 ・・・・・・・・・・・・・（１）
ーダンスを説明するための概念図が示されている。同図
において、特性インピーダンスＺｏがバスライン１の長
さ方向に対してどのように変化するかがその幅により示
されている。上記出力回路３等の接続点においては、出
力回路の出力容量ＣＡの影響により乱される。損失を無
視した場合の線路の特性インピーダンスＺｏは、単位長
さ当たりのインダクタンスをＬとし、単位長さ当たりの
キャパシタンスをＣとすると、次式（１）により求めら
れる。 Ｚｏ＝（Ｌ／Ｃ）1/2 ・・・・・・・・・・・・・（１）
【００３２】出力回路が接続された箇所には、出力容量
ＣＡが接続されるので、次式（２）のように表すことが
できる。 α・Ｚｏ＝〔Ｌ／（Ｃ＋ＣＡ）〕1/2 ・・・・・・・・・・・・（２）
ＣＡが接続されるので、次式（２）のように表すことが
できる。 α・Ｚｏ＝〔Ｌ／（Ｃ＋ＣＡ）〕1/2 ・・・・・・・・・・・・（２）
【００３３】これに対して、上記のような直列抵抗ＲＳ
を接続した場合には、出力容量ＣＡがそのまま接続され
ないで、γ・ＣＡのように低減される。γは減衰率（γ
＜１）である。この結果、上記直列抵抗ＲＳの挿入によ
り、次式（３）のように改善させることができる。 β・Ｚｏ＝〔Ｌ／（Ｃ＋γ・ＣＡ）〕1/2 ・・・・・・・・・・・（３） 上記式（１）〜（３）において、α＜β＜１の関係にあ
るから、図３のように特性インピーダンスの乱れは、
（Ａ）から（Ｂ）のように改善される。
を接続した場合には、出力容量ＣＡがそのまま接続され
ないで、γ・ＣＡのように低減される。γは減衰率（γ
＜１）である。この結果、上記直列抵抗ＲＳの挿入によ
り、次式（３）のように改善させることができる。 β・Ｚｏ＝〔Ｌ／（Ｃ＋γ・ＣＡ）〕1/2 ・・・・・・・・・・・（３） 上記式（１）〜（３）において、α＜β＜１の関係にあ
るから、図３のように特性インピーダンスの乱れは、
（Ａ）から（Ｂ）のように改善される。
【００３４】上記特性インピーダンスの乱れの改善によ
り、その特性インピーダンスの差分に応じて発生する電
圧反射が小さくなり、バスライン１上を伝送される信号
波形の波形歪みが少なくなり、信号を正確にしかも高速
に伝送させることができる。
り、その特性インピーダンスの差分に応じて発生する電
圧反射が小さくなり、バスライン１上を伝送される信号
波形の波形歪みが少なくなり、信号を正確にしかも高速
に伝送させることができる。
【００３５】図４には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。同図の信号伝送
路も、図１及び図２の実施例と同様に半導体集積回路装
置を含む電子装置が実装されるプリント基板等のような
実装基板又は大規模の半導体集積回路に形成される。以
下に説明する部分以外は、前記図１及び図２の実施例と
同様であるのでその説明を省略する。
他の一実施例の回路図が示されている。同図の信号伝送
路も、図１及び図２の実施例と同様に半導体集積回路装
置を含む電子装置が実装されるプリント基板等のような
実装基板又は大規模の半導体集積回路に形成される。以
下に説明する部分以外は、前記図１及び図２の実施例と
同様であるのでその説明を省略する。
【００３６】この実施例では、差動入力回路６の基準電
位の入力端子と回路の接地電位との間に上記同様な直列
抵抗ＲＳを接続するものである。他の差動入力回路７及
び８においても、同様な直列抵抗ＲＳが設けられる。出
力回路３が選択されてバスライン１に信号を送出させる
ときには、出力ＭＯＳＦＥＴＱ１のオン状態に対応して
回路の接地電位にノイズが発生する。このノイズは、上
記直列抵抗ＲＳを通してバスライン１に送出させる。こ
のように選択された出力回路３で発生したノイズも、受
信側の差動入力回路において相殺させるようにするため
に、上記差動入力回路６の基準電圧側の入力端子と回路
の接地電位との間に直列抵抗ＲＳが挿入される。これに
より、上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状
態により発生するノイズは、上記直列抵抗ＲＳを介して
バスライン２側にも送出されることとなり、それを受け
る受信側の差動入力回路７又は８において相殺ないし、
低減させることができるようになる。
位の入力端子と回路の接地電位との間に上記同様な直列
抵抗ＲＳを接続するものである。他の差動入力回路７及
び８においても、同様な直列抵抗ＲＳが設けられる。出
力回路３が選択されてバスライン１に信号を送出させる
ときには、出力ＭＯＳＦＥＴＱ１のオン状態に対応して
回路の接地電位にノイズが発生する。このノイズは、上
記直列抵抗ＲＳを通してバスライン１に送出させる。こ
のように選択された出力回路３で発生したノイズも、受
信側の差動入力回路において相殺させるようにするため
に、上記差動入力回路６の基準電圧側の入力端子と回路
の接地電位との間に直列抵抗ＲＳが挿入される。これに
より、上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状
態により発生するノイズは、上記直列抵抗ＲＳを介して
バスライン２側にも送出されることとなり、それを受け
る受信側の差動入力回路７又は８において相殺ないし、
低減させることができるようになる。
【００３７】図５には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。同図の信号伝送
路も、図１の実施例と同様に半導体集積回路装置を含む
電子装置が実装されるプリント基板等のような実装基板
又は大規模の半導体集積回路に形成される。以下に説明
する部分以外は、前記図１の実施例と同様であるのでそ
の説明を省略する。
他の一実施例の回路図が示されている。同図の信号伝送
路も、図１の実施例と同様に半導体集積回路装置を含む
電子装置が実装されるプリント基板等のような実装基板
又は大規模の半導体集積回路に形成される。以下に説明
する部分以外は、前記図１の実施例と同様であるのでそ
の説明を省略する。
【００３８】この実施例では、各ＬＯＧＩＣ１、ＬＯＧ
ＩＣ２及びＬＯＧＩＣ３の各電源電圧がＶＤＤ１、ＶＤ
Ｄ２及びＶＤＤ３のように異なるようにされる。各ＬＯ
ＧＩＣ１〜ＬＯＧＩＣに対応して差動入力回路６、７及
び８の電源電圧もＶＤＤ１、ＶＤＤ２及びＶＤＤ３のよ
うに異なるようにされる。
ＩＣ２及びＬＯＧＩＣ３の各電源電圧がＶＤＤ１、ＶＤ
Ｄ２及びＶＤＤ３のように異なるようにされる。各ＬＯ
ＧＩＣ１〜ＬＯＧＩＣに対応して差動入力回路６、７及
び８の電源電圧もＶＤＤ１、ＶＤＤ２及びＶＤＤ３のよ
うに異なるようにされる。
【００３９】特に制限されないが、電源電圧ＶＤＤ１
は、５Ｖのような電圧にされ、電源電圧ＶＤＤ２は３．
３Ｖのような電圧にされ、電源電圧ＶＤＤ３は２Ｖのよ
うな電圧にされる。例えば、ＬＯＧＩＣ１は、５Ｖで動
作させられるＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路から
構成される。ＬＯＧＩＣ２とＬＯＧＩＣ３は、ＣＭＯＳ
回路から構成される。
は、５Ｖのような電圧にされ、電源電圧ＶＤＤ２は３．
３Ｖのような電圧にされ、電源電圧ＶＤＤ３は２Ｖのよ
うな電圧にされる。例えば、ＬＯＧＩＣ１は、５Ｖで動
作させられるＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路から
構成される。ＬＯＧＩＣ２とＬＯＧＩＣ３は、ＣＭＯＳ
回路から構成される。
【００４０】上記のような異なる電源電圧ＶＤＤ１〜Ｖ
ＤＤ３によってシステムが構成される場合でも、出力回
路はオープンドレイン構成にされており、終端電圧ＶＴ
によって一定の伝送信号のレベルが設定されるので問題
ない。また、入力回路は、差動入力回路により構成され
ており、その動作電圧を対応するＬＯＧＩＣ１〜ＬＯＧ
ＩＣ３の電源電圧ＶＤＤ１〜ＶＤＤ３にすることによ
り、前記のような信号のレベル判定と増幅を行うので問
題ない。
ＤＤ３によってシステムが構成される場合でも、出力回
路はオープンドレイン構成にされており、終端電圧ＶＴ
によって一定の伝送信号のレベルが設定されるので問題
ない。また、入力回路は、差動入力回路により構成され
ており、その動作電圧を対応するＬＯＧＩＣ１〜ＬＯＧ
ＩＣ３の電源電圧ＶＤＤ１〜ＶＤＤ３にすることによ
り、前記のような信号のレベル判定と増幅を行うので問
題ない。
【００４１】これにより、電源電圧が異なる半導体集積
回路装置又は実装基板上に構成された情報処理回路によ
り構成されたＬＯＧＩＣを混在させて用いることができ
る。これにより、この実施例では、既存の半導体集積回
路装置又は実装基板上に構成された情報処理回路の中か
ら、最適のものを選んで１つの情報処理システムを構成
することができるという利点がもたらされる。
回路装置又は実装基板上に構成された情報処理回路によ
り構成されたＬＯＧＩＣを混在させて用いることができ
る。これにより、この実施例では、既存の半導体集積回
路装置又は実装基板上に構成された情報処理回路の中か
ら、最適のものを選んで１つの情報処理システムを構成
することができるという利点がもたらされる。
【００４２】図６には、この発明に係る信号伝送回路の
他の一実施例の回路図が示されている。同図の信号伝送
路も、図１の実施例と同様に半導体集積回路装置を含む
電子装置が実装されるプリント基板等のような実装基板
又は大規模の半導体集積回路に形成される。以下に説明
する部分以外は、前記図１の実施例と同様であるのでそ
の説明を省略する。
他の一実施例の回路図が示されている。同図の信号伝送
路も、図１の実施例と同様に半導体集積回路装置を含む
電子装置が実装されるプリント基板等のような実装基板
又は大規模の半導体集積回路に形成される。以下に説明
する部分以外は、前記図１の実施例と同様であるのでそ
の説明を省略する。
【００４３】この実施例では、並走するように構成され
た一対のバスライン１と２が、適当な間隔で交差するよ
うに配置される。これにより、バスライン１と２にのる
誘導雑音を打ち消すようにすることができる。また、半
導体集積回路又はプリント基板のような実装基板に複数
対のバスラインが並走ように構成される場合、一対のバ
スライン置きに、この実施例のようなバスラインの入れ
替え（交叉）を行うことによって隣接する信号間の寄生
容量により異なるカップリングノイズが発生してしまう
のを防止することができる。すなわち、この実施例のバ
スライン１，２を中心にして左右にに並んで隣接して配
置される一対のバスライン１，２は交叉しないように配
置される。そして、上記直線的に配置される一対のバス
ラインの外側に配置されるバスラインには、上記のよう
な一定間隔での入れ替えが行うようにされる。
た一対のバスライン１と２が、適当な間隔で交差するよ
うに配置される。これにより、バスライン１と２にのる
誘導雑音を打ち消すようにすることができる。また、半
導体集積回路又はプリント基板のような実装基板に複数
対のバスラインが並走ように構成される場合、一対のバ
スライン置きに、この実施例のようなバスラインの入れ
替え（交叉）を行うことによって隣接する信号間の寄生
容量により異なるカップリングノイズが発生してしまう
のを防止することができる。すなわち、この実施例のバ
スライン１，２を中心にして左右にに並んで隣接して配
置される一対のバスライン１，２は交叉しないように配
置される。そして、上記直線的に配置される一対のバス
ラインの外側に配置されるバスラインには、上記のよう
な一定間隔での入れ替えが行うようにされる。
【００４４】図７には、この発明に係る信号伝送回路の
更に他の一実施例の回路図が示されている。同図の信号
伝送路も、図１の実施例と同様に半導体集積回路装置を
含む電子装置が実装されるプリント基板等のような実装
基板又は大規模の半導体集積回路に形成される。以下に
説明する部分以外は、前記図１の実施例と同様であるの
でその説明を省略する。
更に他の一実施例の回路図が示されている。同図の信号
伝送路も、図１の実施例と同様に半導体集積回路装置を
含む電子装置が実装されるプリント基板等のような実装
基板又は大規模の半導体集積回路に形成される。以下に
説明する部分以外は、前記図１の実施例と同様であるの
でその説明を省略する。
【００４５】この実施例では、基準電圧としての接地電
位を伝達させるバスライン２の両端には、信号伝達用の
バスライン１と同様に終端電圧ＶＴとの間に終端抵抗Ｒ
Ｚが設けられる。
位を伝達させるバスライン２の両端には、信号伝達用の
バスライン１と同様に終端電圧ＶＴとの間に終端抵抗Ｒ
Ｚが設けられる。
【００４６】この構成では、差動入力回路６〜８におい
て、上記基準電圧が供給される入力端子側が−０．４Ｖ
のようなオフセット電圧を持つようにされる。このよう
なオフセット電圧の設定により、差動入力回路におい
て、０．８Ｖのようなハイレベルが入力されると、上記
終端電圧ＶＴからオフセット分を差し引いた＋０．４Ｖ
のような入力信号が供給されることになるのでハイレベ
ルと判定され、０Ｖのようなロウレベルが入力される
と、上記終端電圧ＶＴからオフセット分を差し引いて−
０．４Ｖのような入力信号が供給されることになるので
ロウレベルと判定される。
て、上記基準電圧が供給される入力端子側が−０．４Ｖ
のようなオフセット電圧を持つようにされる。このよう
なオフセット電圧の設定により、差動入力回路におい
て、０．８Ｖのようなハイレベルが入力されると、上記
終端電圧ＶＴからオフセット分を差し引いた＋０．４Ｖ
のような入力信号が供給されることになるのでハイレベ
ルと判定され、０Ｖのようなロウレベルが入力される
と、上記終端電圧ＶＴからオフセット分を差し引いて−
０．４Ｖのような入力信号が供給されることになるので
ロウレベルと判定される。
【００４７】この構成では、終端電圧ＶＴにのるノイズ
がコモンモードで差動入力回路に供給されることになる
ため、差動入力回路において電源ノイズを相殺させるこ
とができる。それ故、終端電圧ＶＴに無視できないノイ
ズが発生するものでは、この実施例のような構成を採る
ことが信号レベルマージンを確保する上で有利となるも
のである。
がコモンモードで差動入力回路に供給されることになる
ため、差動入力回路において電源ノイズを相殺させるこ
とができる。それ故、終端電圧ＶＴに無視できないノイ
ズが発生するものでは、この実施例のような構成を採る
ことが信号レベルマージンを確保する上で有利となるも
のである。
【００４８】図８には、受信回路に用いられる差動入力
回路の一実施例の回路図が示されている。同図の各回路
素子は、公知のＣＭＯＳ集積回路の製造技術により、少
なくともＬＯＧＩＣや出力回路が形成される他の回路の
とともに、単結晶シリコンのような１個の半導体基板上
において形成される。
回路の一実施例の回路図が示されている。同図の各回路
素子は、公知のＣＭＯＳ集積回路の製造技術により、少
なくともＬＯＧＩＣや出力回路が形成される他の回路の
とともに、単結晶シリコンのような１個の半導体基板上
において形成される。
【００４９】この実施例では、前記のようにバス回路を
通して伝送される信号レベルが、０．８Ｖ／０Ｖのよう
にロウレベル側に偏倚したものである。それ故、差動入
力回路の入力段は、Ｐチャンネル型差動ＭＯＳＦＥＴＱ
４とＱ５を用いた差動回路から構成される。Ｐチャンネ
ル型差動ＭＯＳＦＥＴＱ４とＱ５の共通化されたソース
と回路の電源電圧ＶＤＤとの間には、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ８が設けられる。このＭＯＳＦＥＴＱ８の
ゲートには、定常的に回路の接地電位が与えられ、定電
源として動作する。
通して伝送される信号レベルが、０．８Ｖ／０Ｖのよう
にロウレベル側に偏倚したものである。それ故、差動入
力回路の入力段は、Ｐチャンネル型差動ＭＯＳＦＥＴＱ
４とＱ５を用いた差動回路から構成される。Ｐチャンネ
ル型差動ＭＯＳＦＥＴＱ４とＱ５の共通化されたソース
と回路の電源電圧ＶＤＤとの間には、Ｐチャンネル型Ｍ
ＯＳＦＥＴＱ８が設けられる。このＭＯＳＦＥＴＱ８の
ゲートには、定常的に回路の接地電位が与えられ、定電
源として動作する。
【００５０】上記Ｐチャンネル型差動ＭＯＳＦＥＴＱ４
とＱ５のドレインには、Ｎチャンネル型負荷ＭＯＳＦＥ
ＴＱ７が設けられる。これらのＮチャンネル型負荷ＭＯ
ＳＦＥＴＱ６，Ｑ７のゲートには定常的に電源電圧ＶＤ
Ｄが供給されることによって抵抗素子として作用させら
れる。
とＱ５のドレインには、Ｎチャンネル型負荷ＭＯＳＦＥ
ＴＱ７が設けられる。これらのＮチャンネル型負荷ＭＯ
ＳＦＥＴＱ６，Ｑ７のゲートには定常的に電源電圧ＶＤ
Ｄが供給されることによって抵抗素子として作用させら
れる。
【００５１】上記の差動入力回路は、増幅動作とともに
レベルシフト動作を行うようにされる。ＭＯＳＦＥＴＱ
４とＱ６及びＱ５とＱ７のコンダクタンス比に対応した
増幅動作とともに、信号レベルを回路の接地電位側から
電源電圧ＶＤＤ側にレベルシフトさせる。これにより、
入力段回路は、レベルシフト回路（ＬＳ）としての役割
を持つようにされる。このとき、差動ＭＯＳＦＥＴＱ４
とＱ５のコンダクタンスに比を持たせること、又は負荷
ＭＯＳＦＥＴＱ６とＱ７のコンダクタンスに比を持たせ
ること、あるいはそれらを組み合わせることによって、
前記のような実質的に基準電圧として用いられるオフセ
ットが設定される。
レベルシフト動作を行うようにされる。ＭＯＳＦＥＴＱ
４とＱ６及びＱ５とＱ７のコンダクタンス比に対応した
増幅動作とともに、信号レベルを回路の接地電位側から
電源電圧ＶＤＤ側にレベルシフトさせる。これにより、
入力段回路は、レベルシフト回路（ＬＳ）としての役割
を持つようにされる。このとき、差動ＭＯＳＦＥＴＱ４
とＱ５のコンダクタンスに比を持たせること、又は負荷
ＭＯＳＦＥＴＱ６とＱ７のコンダクタンスに比を持たせ
ること、あるいはそれらを組み合わせることによって、
前記のような実質的に基準電圧として用いられるオフセ
ットが設定される。
【００５２】上記のような差動ＭＯＳＦＥＴ及び負荷Ｍ
ＯＳＦＥＴのようなペア素子は、相対バラツキが小さく
なることにより、前記のような４００ｍＶのようなオフ
セットを１０ｍＶ高精度のように高精度に設定すること
ができる。
ＯＳＦＥＴのようなペア素子は、相対バラツキが小さく
なることにより、前記のような４００ｍＶのようなオフ
セットを１０ｍＶ高精度のように高精度に設定すること
ができる。
【００５３】上記のようなレベルシフト回路（ＬＳ）を
通した出力信号ｂとａは、Ｎチャンネル型差動ＭＯＳＦ
ＥＴＱ９とＱ１０のゲートに供給される。このようなレ
ベルシフト作用によって、電源電圧ＶＤＤからみたと
き、回路の接地電位側に極端にレベル偏倚されていた信
号レベルを、差動増幅ＭＯＳＦＥＴＱ９とＱ１０を最も
感度のよい領域で動作させることができる。
通した出力信号ｂとａは、Ｎチャンネル型差動ＭＯＳＦ
ＥＴＱ９とＱ１０のゲートに供給される。このようなレ
ベルシフト作用によって、電源電圧ＶＤＤからみたと
き、回路の接地電位側に極端にレベル偏倚されていた信
号レベルを、差動増幅ＭＯＳＦＥＴＱ９とＱ１０を最も
感度のよい領域で動作させることができる。
【００５４】上記差動ＭＯＳＦＥＴＱ９とＱ１０のドレ
インには、電流ミラー形態にされたＰチャンネル型ＭＯ
ＳＦＥＴＱ１１とＱ１２がアクティブ負荷回路として設
けられる。Ｎチャンネル型差動ＭＯＳＦＥＴＱ９とＱ１
０の共通化されたエミッタには、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ１４が設けられる。このＭＯＳＦＥＴＱ１４の
ゲートには、電源電圧ＶＤＤが定常的に供給されること
によって、定電流源として動作する。上記の回路によ
り、差動増幅回路（ＤＡ）が構成される。
インには、電流ミラー形態にされたＰチャンネル型ＭＯ
ＳＦＥＴＱ１１とＱ１２がアクティブ負荷回路として設
けられる。Ｎチャンネル型差動ＭＯＳＦＥＴＱ９とＱ１
０の共通化されたエミッタには、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ１４が設けられる。このＭＯＳＦＥＴＱ１４の
ゲートには、電源電圧ＶＤＤが定常的に供給されること
によって、定電流源として動作する。上記の回路によ
り、差動増幅回路（ＤＡ）が構成される。
【００５５】上記のようなレベルシフト回路（ＬＳ）と
差動増幅回路（ＤＡ）からなる差動入力回路を、選択さ
れた受信回路に対応したもののみが動作を行うようにす
るため、レベルシフト回路（ＬＳ）の負荷ＭＯＳＦＥＴ
Ｑ６，Ｑ７と、定電流源として作用するＮチャンネル型
ＭＯＳＦＥＴＱ１４には、選択信号ＥＮによってスイッ
チ制御されるＮチャンネル型ＭＯＳＦＥＴＱ１５が設け
られる。このＭＯＳＦＥＴＱ１５は、電源スイッチとし
て作用して選択された差動入力回路のみを活性化させる
ものである。これにより、差動入力回路において定常的
に直流電流が流れることがなく、低消費電力化を図るこ
とができる。
差動増幅回路（ＤＡ）からなる差動入力回路を、選択さ
れた受信回路に対応したもののみが動作を行うようにす
るため、レベルシフト回路（ＬＳ）の負荷ＭＯＳＦＥＴ
Ｑ６，Ｑ７と、定電流源として作用するＮチャンネル型
ＭＯＳＦＥＴＱ１４には、選択信号ＥＮによってスイッ
チ制御されるＮチャンネル型ＭＯＳＦＥＴＱ１５が設け
られる。このＭＯＳＦＥＴＱ１５は、電源スイッチとし
て作用して選択された差動入力回路のみを活性化させる
ものである。これにより、差動入力回路において定常的
に直流電流が流れることがなく、低消費電力化を図るこ
とができる。
【００５６】差動入力回路が非選択状態であるとき、出
力信号が不定レベルになってしまうのを防ぐために、言
い換えるならば、差動入力回路が非選択状態のときに差
動増幅出力信号を電源電圧ＶＤＤのようなハイレベルに
固定するために、差動増幅回路（ＤＡ）の出力端子と電
源電圧ＶＤＤとの間にＰチャンネル型ＭＯＳＦＥＴＱ１
３が設けられ、そのゲートには上記選択信号ＥＮが供給
される。これにより、選択信号ＥＮがロウレベルにされ
ることによって、差動入力回路が非選択状態に置かれる
ときに、Ｐチャンネル型ＭＯＳＦＥＴＱ１３がオン状態
になって差動増幅回路（ＤＡ）の出力信号を電源電圧Ｖ
ＤＤのようなハイレベルに固定することができる。
力信号が不定レベルになってしまうのを防ぐために、言
い換えるならば、差動入力回路が非選択状態のときに差
動増幅出力信号を電源電圧ＶＤＤのようなハイレベルに
固定するために、差動増幅回路（ＤＡ）の出力端子と電
源電圧ＶＤＤとの間にＰチャンネル型ＭＯＳＦＥＴＱ１
３が設けられ、そのゲートには上記選択信号ＥＮが供給
される。これにより、選択信号ＥＮがロウレベルにされ
ることによって、差動入力回路が非選択状態に置かれる
ときに、Ｐチャンネル型ＭＯＳＦＥＴＱ１３がオン状態
になって差動増幅回路（ＤＡ）の出力信号を電源電圧Ｖ
ＤＤのようなハイレベルに固定することができる。
【００５７】上記差動増幅回路（ＤＡ）の出力信号は、
Ｐチャンネル型ＭＯＳＦＥＴＱ１６とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１７からなるＣＭＯＳインバータ回路と、
Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１９からなるＣＭＯＳインバータ回路とを
通してＣＭＯＳレベルにされて、ＬＯＧＩＣの入力信号
として取り込まれる。
Ｐチャンネル型ＭＯＳＦＥＴＱ１６とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１７からなるＣＭＯＳインバータ回路と、
Ｐチャンネル型ＭＯＳＦＥＴＱ１８とＮチャンネル型Ｍ
ＯＳＦＥＴＱ１９からなるＣＭＯＳインバータ回路とを
通してＣＭＯＳレベルにされて、ＬＯＧＩＣの入力信号
として取り込まれる。
【００５８】上記のような差動入力回路のオフセット
は、差動増幅回路（ＤＡ）において、差動ＭＯＳＦＥＴ
Ｑ９とＱ１０のコンダクタンス比、又は負荷ＭＯＳＦＥ
ＴＱ１１とＱ１２のコンダクタンス比、あるいはこれら
の組み合わせにより実現するものであってもよい。
は、差動増幅回路（ＤＡ）において、差動ＭＯＳＦＥＴ
Ｑ９とＱ１０のコンダクタンス比、又は負荷ＭＯＳＦＥ
ＴＱ１１とＱ１２のコンダクタンス比、あるいはこれら
の組み合わせにより実現するものであってもよい。
【００５９】さらに、上記レベルシフト回路により第１
段階のオフセットを持たせ、上記差動増幅回路（ＤＡ）
により第２段階のオフセットを持たせ、両者の合成によ
り前記のような比較的大きなオフセットを持つようにし
てもよい。この構成では、比較的大きなオフセットを２
段階に分けて設定できるため、ペア素子の相対バラツキ
を小さくすることができる。
段階のオフセットを持たせ、上記差動増幅回路（ＤＡ）
により第２段階のオフセットを持たせ、両者の合成によ
り前記のような比較的大きなオフセットを持つようにし
てもよい。この構成では、比較的大きなオフセットを２
段階に分けて設定できるため、ペア素子の相対バラツキ
を小さくすることができる。
【００６０】図９には、図１に示したような信号伝送回
路の動作の一例を説明するための波形図が示されてい
る。この実施例では、電源電圧ＶＤＤが＋５Ｖのような
電圧を用いた場合を例にして示されている。
路の動作の一例を説明するための波形図が示されてい
る。この実施例では、電源電圧ＶＤＤが＋５Ｖのような
電圧を用いた場合を例にして示されている。
【００６１】出力回路の出力ＭＯＳＦＥＴＱ１のゲート
に供給される入力信号Ｖinは、ＬＯＧＩＣ１の電源電圧
ＶＤＤに対応した５Ｖ振幅の信号である。上記出力すべ
き信号Ｖinがハイレベルのとき、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ１がオン状態となってほぼ回路の接地電位のよ
うなロウレベルがバスライン１に出力される。実際に
は、ＭＯＳＦＥＴＱ１もオン抵抗値を持つので、上記終
端抵抗ＲＺとＭＯＳＦＥＴＱ１のオン抵抗値によりロウ
レベルが決定されるが、ＭＯＳＦＥＴＱ１のオン抵抗値
を終端抵抗ＲＺに比べて十分小さくすることにより、ほ
ぼ回路の接地電位のようなロウレベルにすることができ
る。
に供給される入力信号Ｖinは、ＬＯＧＩＣ１の電源電圧
ＶＤＤに対応した５Ｖ振幅の信号である。上記出力すべ
き信号Ｖinがハイレベルのとき、Ｎチャンネル型ＭＯＳ
ＦＥＴＱ１がオン状態となってほぼ回路の接地電位のよ
うなロウレベルがバスライン１に出力される。実際に
は、ＭＯＳＦＥＴＱ１もオン抵抗値を持つので、上記終
端抵抗ＲＺとＭＯＳＦＥＴＱ１のオン抵抗値によりロウ
レベルが決定されるが、ＭＯＳＦＥＴＱ１のオン抵抗値
を終端抵抗ＲＺに比べて十分小さくすることにより、ほ
ぼ回路の接地電位のようなロウレベルにすることができ
る。
【００６２】上記のようなロウレベルと終端電圧ＶＴに
対応し、電源電圧ＶＤＤからみたときに回路の接地電位
側にレベルが偏倚した信号がバスライン１を通して伝送
される。このような信号レベルＶＢＵＳ及び基準電圧と
しての接地電位ＶＲＥＦが入力されるレベルシフト回路
では、入力ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴのコンダク
タンス比に対応して回路の接地電位０Ｖと電源電圧＋５
Ｖの中間電位にレベルシフト動作と、前記のようなオフ
セットが持たせられている。すなわち、基準電圧ＶＲＥ
Ｆを受ける入力回路は、レベルシスト量が入力信号ＶＢ
ＵＳに対して相対的に約４００ｍＶ大きくされる。
対応し、電源電圧ＶＤＤからみたときに回路の接地電位
側にレベルが偏倚した信号がバスライン１を通して伝送
される。このような信号レベルＶＢＵＳ及び基準電圧と
しての接地電位ＶＲＥＦが入力されるレベルシフト回路
では、入力ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴのコンダク
タンス比に対応して回路の接地電位０Ｖと電源電圧＋５
Ｖの中間電位にレベルシフト動作と、前記のようなオフ
セットが持たせられている。すなわち、基準電圧ＶＲＥ
Ｆを受ける入力回路は、レベルシスト量が入力信号ＶＢ
ＵＳに対して相対的に約４００ｍＶ大きくされる。
【００６３】上記のようなレベルシフト量に差を持たせ
る手段として、差動ＭＯＳＦＥＴＱ４，Ｑ５、負荷ＭＯ
ＳＦＥＴＱ６，Ｑ７のコンダクタンス、言い換えるなら
ば、ＭＯＳＦＥＴのサイズ比を選定することにより容易
に、しかも高精度で実現することができる。同図のよう
なオフセットを持たせる例としては、ＭＯＳＦＥＴＱ４
とＱ５が同じコンダクタンスであるとき、ＭＯＳＦＥＴ
Ｑ７に比べて、ＭＯＳＦＥＴＱ６のコンダクタンスを小
さく設定すればよい。すなわち、ＭＯＳＦＥＴＱ６の大
きさを、ＭＯＳＦＥＴＱ７より小さく形成するようにす
ればよい。
る手段として、差動ＭＯＳＦＥＴＱ４，Ｑ５、負荷ＭＯ
ＳＦＥＴＱ６，Ｑ７のコンダクタンス、言い換えるなら
ば、ＭＯＳＦＥＴのサイズ比を選定することにより容易
に、しかも高精度で実現することができる。同図のよう
なオフセットを持たせる例としては、ＭＯＳＦＥＴＱ４
とＱ５が同じコンダクタンスであるとき、ＭＯＳＦＥＴ
Ｑ７に比べて、ＭＯＳＦＥＴＱ６のコンダクタンスを小
さく設定すればよい。すなわち、ＭＯＳＦＥＴＱ６の大
きさを、ＭＯＳＦＥＴＱ７より小さく形成するようにす
ればよい。
【００６４】上記のようなオフットとレベルシフト動作
によって、その出力信号ａとｂは、電源電圧ＶＤＤのほ
ぼ中点電位付近で電圧ｂを基準にして伝送される信号ａ
がハイレベル／ロウレベルに変化するものとなる。これ
を受けて、差動増幅回路（ＤＡ）が高感度の動作領域で
の増幅動作を行うので、上記ハイレベル／ロウレベルの
判定を行い、前記のようなＣＭＯＳインバータ回路から
なる出力回路を通して＋５Ｖ／０ＶのようなＣＭＯＳレ
ベルの信号に変換して、それが搭載されたＬＯＧＩＣに
取り込むことができる。
によって、その出力信号ａとｂは、電源電圧ＶＤＤのほ
ぼ中点電位付近で電圧ｂを基準にして伝送される信号ａ
がハイレベル／ロウレベルに変化するものとなる。これ
を受けて、差動増幅回路（ＤＡ）が高感度の動作領域で
の増幅動作を行うので、上記ハイレベル／ロウレベルの
判定を行い、前記のようなＣＭＯＳインバータ回路から
なる出力回路を通して＋５Ｖ／０ＶのようなＣＭＯＳレ
ベルの信号に変換して、それが搭載されたＬＯＧＩＣに
取り込むことができる。
【００６５】図１０には、図７に示したような信号伝送
回路の動作の一例を説明するための波形図が示されてい
る。この実施例では、電源電圧ＶＤＤが＋５Ｖのような
電圧を用いた場合を例にして示されている。
回路の動作の一例を説明するための波形図が示されてい
る。この実施例では、電源電圧ＶＤＤが＋５Ｖのような
電圧を用いた場合を例にして示されている。
【００６６】この実施例では、基準電位側のバスライン
２の終端抵抗ＲＺが終端電圧ＶＴ側に接続されることに
応じて、バスライン２を通して伝えられる基準電圧がＶ
Ｔに対応した電圧とされる。これにより、図８のような
差動入力回路では、図９の場合とは逆レベルシフト量に
差を持たせる例として、ＭＯＳＦＥＴＱ４とＱ５が同じ
コンダクタンスであるとき、ＭＯＳＦＥＴＱ７に比べ
て、ＭＯＳＦＥＴＱ６のコンダクタンスを大きく設定す
ればよい。すなわち、ＭＯＳＦＥＴＱ６の大きさを、Ｍ
ＯＳＦＥＴＱ７より大きく形成するようにすればよい。
２の終端抵抗ＲＺが終端電圧ＶＴ側に接続されることに
応じて、バスライン２を通して伝えられる基準電圧がＶ
Ｔに対応した電圧とされる。これにより、図８のような
差動入力回路では、図９の場合とは逆レベルシフト量に
差を持たせる例として、ＭＯＳＦＥＴＱ４とＱ５が同じ
コンダクタンスであるとき、ＭＯＳＦＥＴＱ７に比べ
て、ＭＯＳＦＥＴＱ６のコンダクタンスを大きく設定す
ればよい。すなわち、ＭＯＳＦＥＴＱ６の大きさを、Ｍ
ＯＳＦＥＴＱ７より大きく形成するようにすればよい。
【００６７】これにより、入力信号ＶＢＵＳのレベルシ
フト量が、基準電圧ＶＲＥＦのレベルシフト量より相対
的に大きくされる。このレベルシフト回路の出力信号ａ
とｂは、電源電圧ＶＤＤのほぼ中点電位付近で電圧ｂを
基準にして伝送される信号ａがハイレベル／ロウレベル
に変化するものとなる。これを受けて、差動増幅回路
（ＤＡ）が高感度の動作領域での増幅動作を行うので、
上記ハイレベル／ロウレベルの判定を行い、前記のよう
なＣＭＯＳインバータ回路からなる出力回路を通して＋
５Ｖ／０ＶのようなＣＭＯＳレベルの信号に変換して、
それが搭載されたＬＯＧＩＣに取り込むことができる。
フト量が、基準電圧ＶＲＥＦのレベルシフト量より相対
的に大きくされる。このレベルシフト回路の出力信号ａ
とｂは、電源電圧ＶＤＤのほぼ中点電位付近で電圧ｂを
基準にして伝送される信号ａがハイレベル／ロウレベル
に変化するものとなる。これを受けて、差動増幅回路
（ＤＡ）が高感度の動作領域での増幅動作を行うので、
上記ハイレベル／ロウレベルの判定を行い、前記のよう
なＣＭＯＳインバータ回路からなる出力回路を通して＋
５Ｖ／０ＶのようなＣＭＯＳレベルの信号に変換して、
それが搭載されたＬＯＧＩＣに取り込むことができる。
【００６８】図１の実施例にいては、多数の出力回路が
動作してマルチビット同時出力する際に生じるスイッチ
ングノイズが前記のような低振幅とされる信号レベルに
対して無視できなくなると動作マージンが悪化するとい
う問題が生じる。そこで、前記図４の実施例のように、
上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状態によ
り発生するノイズは、上記直列抵抗ＲＳを介してバスラ
イン２側にも送出されることとなり、それを受ける受信
側の差動入力回路７又は８において相殺ないし低減させ
ることができるようになる。
動作してマルチビット同時出力する際に生じるスイッチ
ングノイズが前記のような低振幅とされる信号レベルに
対して無視できなくなると動作マージンが悪化するとい
う問題が生じる。そこで、前記図４の実施例のように、
上記出力回路３の出力ＭＯＳＦＥＴＱ１のオン状態によ
り発生するノイズは、上記直列抵抗ＲＳを介してバスラ
イン２側にも送出されることとなり、それを受ける受信
側の差動入力回路７又は８において相殺ないし低減させ
ることができるようになる。
【００６９】しかしながら、上記図４の構成では、バス
ライン１と２に接続されるＬＯＧＩＣが３以上存在し、
例えば２つのＬＯＧＩＣ９と１０との間で信号伝送を行
うときに、それ以外のＬＯＧＩＣ１１等において内部回
路により信号処理を行うときには、上記バスライン２を
通して上記信号伝送動作により発生するノイズがのるこ
とになってしまうという問題が生じる。
ライン１と２に接続されるＬＯＧＩＣが３以上存在し、
例えば２つのＬＯＧＩＣ９と１０との間で信号伝送を行
うときに、それ以外のＬＯＧＩＣ１１等において内部回
路により信号処理を行うときには、上記バスライン２を
通して上記信号伝送動作により発生するノイズがのるこ
とになってしまうという問題が生じる。
【００７０】図１１には、この発明に係る信号伝送回路
の更に他の一実施例の回路図が示されている。同図の信
号伝送路は、前記図１のような実施例と同様に半導体集
積回路装置を含む電子装置が実装されるプリント基板等
のような実装基板又は大規模の半導体集積回路に形成さ
れる。
の更に他の一実施例の回路図が示されている。同図の信
号伝送路は、前記図１のような実施例と同様に半導体集
積回路装置を含む電子装置が実装されるプリント基板等
のような実装基板又は大規模の半導体集積回路に形成さ
れる。
【００７１】同図には複数ビットのバスに含まれる１ビ
ット分の回路構成が代表的に示され、その１ビット分の
信号線１に並走するリファレンス線２が設けられ、信号
線１とリファレンス線２の両端はラインの特性インピー
ダンスに等しい値の終端抵抗ＲＺで終端される。本実施
例において信号線１の終端電圧ＶＴは、特に制限されな
いが、従来技術のＧＴＬバス回路における＋１．２Ｖよ
りも低い＋０．８Ｖとされる。リファレンス線２は接地
電位ＧＮＤに終端される。ＬＳＩ１〜ＬＳＩ３は上記信
号線１及びリファレンス線２に信号端子が結合された複
数個の半導体集積回路である。
ット分の回路構成が代表的に示され、その１ビット分の
信号線１に並走するリファレンス線２が設けられ、信号
線１とリファレンス線２の両端はラインの特性インピー
ダンスに等しい値の終端抵抗ＲＺで終端される。本実施
例において信号線１の終端電圧ＶＴは、特に制限されな
いが、従来技術のＧＴＬバス回路における＋１．２Ｖよ
りも低い＋０．８Ｖとされる。リファレンス線２は接地
電位ＧＮＤに終端される。ＬＳＩ１〜ＬＳＩ３は上記信
号線１及びリファレンス線２に信号端子が結合された複
数個の半導体集積回路である。
【００７２】各々の半導体集積回路ＬＳＩ１〜ＬＳＩ３
は、論理回路（ＬＯＧＩＣ）９〜１１、出力回路３〜
５、及び入力回路６〜８を備える。上記半導体集積回路
ＬＳＩ１〜ＬＳＩ３は、図示しない回路ボードに実装さ
れ、その動作電源は当該回路ボードに敷設された接地電
位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給され
る。上記リファレンス線２の終端電位としての接地電位
ＧＮＤは上記回路ボードの電源配線を介して供給され、
また、信号線１の終端電位ＶＴは、特に制限されない
が、回路ボード上の電源回路を介して供給される。
は、論理回路（ＬＯＧＩＣ）９〜１１、出力回路３〜
５、及び入力回路６〜８を備える。上記半導体集積回路
ＬＳＩ１〜ＬＳＩ３は、図示しない回路ボードに実装さ
れ、その動作電源は当該回路ボードに敷設された接地電
位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給され
る。上記リファレンス線２の終端電位としての接地電位
ＧＮＤは上記回路ボードの電源配線を介して供給され、
また、信号線１の終端電位ＶＴは、特に制限されない
が、回路ボード上の電源回路を介して供給される。
【００７３】上記出力回路（送信回路）３は、上記信号
線１と半導体集積回路の接地電位（回路ボード上の接地
電位ＧＮＤ用電源配線を介して半導体集積回路に供給さ
れる接地電位）との間に配置され、出力制御信号として
のインバータ回路ＩＮＶ１の出力駆動信号にてスイッチ
制御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上
記リファレンス線２と半導体集積回路の接地電位との間
に配置され上記駆動ＭＯＳＦＥＴＱ１のオン／オフ状態
に同期してオン／オフ状態に制御されるＮチャンネル型
スイッチングＭＯＳＦＥＴＱ１’とを供える。上記ＭＯ
ＳＦＥＴＱ１とＱ１’は、共にオープンドレイン形式で
あり、本実施例に従えば共にインバータ回路ＩＮＶ１に
より形成される出力駆動信号にてスイッチ制御される。
出力駆動信号は、論理回路９の出力信号を受けて反転出
力するインバータＩＮＶ１ら出力され、バス伝達情報を
含む。
線１と半導体集積回路の接地電位（回路ボード上の接地
電位ＧＮＤ用電源配線を介して半導体集積回路に供給さ
れる接地電位）との間に配置され、出力制御信号として
のインバータ回路ＩＮＶ１の出力駆動信号にてスイッチ
制御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上
記リファレンス線２と半導体集積回路の接地電位との間
に配置され上記駆動ＭＯＳＦＥＴＱ１のオン／オフ状態
に同期してオン／オフ状態に制御されるＮチャンネル型
スイッチングＭＯＳＦＥＴＱ１’とを供える。上記ＭＯ
ＳＦＥＴＱ１とＱ１’は、共にオープンドレイン形式で
あり、本実施例に従えば共にインバータ回路ＩＮＶ１に
より形成される出力駆動信号にてスイッチ制御される。
出力駆動信号は、論理回路９の出力信号を受けて反転出
力するインバータＩＮＶ１ら出力され、バス伝達情報を
含む。
【００７４】上記入力回路（受信回路）６は、前記実施
例と同様に他の半導体集積回路の駆動ＭＯＳＦＥＴのオ
ン状態によって信号線１に現れるべき電位又はオフ状態
によって信号線１に現れるべき電位ＶＴとを識別するた
めの参照電位（リファレンス電圧）とされる入力オフセ
ットを持ち、リファレンス線２のレベルに上記入力オフ
セットを加えたレベルと上記信号線１のレベルとのレベ
ル差を差動増幅して論理回路９に供給するものである。
例と同様に他の半導体集積回路の駆動ＭＯＳＦＥＴのオ
ン状態によって信号線１に現れるべき電位又はオフ状態
によって信号線１に現れるべき電位ＶＴとを識別するた
めの参照電位（リファレンス電圧）とされる入力オフセ
ットを持ち、リファレンス線２のレベルに上記入力オフ
セットを加えたレベルと上記信号線１のレベルとのレベ
ル差を差動増幅して論理回路９に供給するものである。
【００７５】換言すれば、上記入力回路６は、上記駆動
ＭＯＳＦＥＴのオン状態によって信号線１に現れる電位
を、接地電位ＧＮＤを参照電位として識別できるように
するための入力オフセットを持ち、リファレンス線２の
リファレンス入力信号と上記信号線１の信号波形のレベ
ルとのレベル差を差動増幅して論理回路９に供給するも
のである。入力回路６における入力オフセットは、特に
制限されないが、本実施例に従うと、ＶＴ／２＝＋０．
４Ｖ程度とされる。そのような入力オフセットは、例え
ば入力回路６における一対の差動回路の回路定数のアン
バランスによって形成することができる。
ＭＯＳＦＥＴのオン状態によって信号線１に現れる電位
を、接地電位ＧＮＤを参照電位として識別できるように
するための入力オフセットを持ち、リファレンス線２の
リファレンス入力信号と上記信号線１の信号波形のレベ
ルとのレベル差を差動増幅して論理回路９に供給するも
のである。入力回路６における入力オフセットは、特に
制限されないが、本実施例に従うと、ＶＴ／２＝＋０．
４Ｖ程度とされる。そのような入力オフセットは、例え
ば入力回路６における一対の差動回路の回路定数のアン
バランスによって形成することができる。
【００７６】斯る入力オフセットを持つ入力回路６にお
いては、接地電位ＧＮＤが見掛け上リファレンス電圧と
して入力されるが、実際には接地電位ＧＮＤに当該入力
オフセットを加えた電圧レベルが回路動作上のリファレ
ンス電圧となって差動増幅される。したがって入力回路
６は、リファレンス線２の接地電位ＧＮＤに入力オフセ
ットを加えた電圧レベルに対して信号線１の信号波形の
レベルが高いか低いかに応じた論理レベルの信号を出力
する。尚、論理回路９はそれを含む半導体集積回路の機
能に応じた適宜の論理構成を有し、その具体的な論理構
成若しくは回路構成は限定されない。
いては、接地電位ＧＮＤが見掛け上リファレンス電圧と
して入力されるが、実際には接地電位ＧＮＤに当該入力
オフセットを加えた電圧レベルが回路動作上のリファレ
ンス電圧となって差動増幅される。したがって入力回路
６は、リファレンス線２の接地電位ＧＮＤに入力オフセ
ットを加えた電圧レベルに対して信号線１の信号波形の
レベルが高いか低いかに応じた論理レベルの信号を出力
する。尚、論理回路９はそれを含む半導体集積回路の機
能に応じた適宜の論理構成を有し、その具体的な論理構
成若しくは回路構成は限定されない。
【００７７】図１１に示された実施例の動作を次に説明
する。複数の半導体集積回路ＬＳＩ１〜３の出力回路３
〜５が何れも動作していないとき、信号線１の電位は、
終端電圧ＶＴと同じ値となっている。今たとえば、半導
体集積回路ＬＳＩ１の出力回路３の出力動作が選択さ
れ、例えば駆動信号によってオープンドレインの駆動Ｍ
ＯＳＦＥＴＱ１がオン状態にされると、信号線１の電位
は接地電位へ向けて引き下げられる。本実施例ではリフ
ァレンス線２は接地電位ＧＮＤに終端され、半導体集積
回路ＬＳＩ１〜ＬＳＩ３の差動入力回路６〜８のリファ
レンス入力へ接続される。このとき、入力回路６〜８は
リファレンス電圧Ｖｒｅｆに相当する入力オフセットを
持つので、信号線１の電位が入力オフセット電圧以下ま
で降下すると、入力動作を行うべき別の半導体集積回路
ＬＳＩ２又はＬＳＩ３の入力回路７又は８はその入力の
変化を識別することができる。
する。複数の半導体集積回路ＬＳＩ１〜３の出力回路３
〜５が何れも動作していないとき、信号線１の電位は、
終端電圧ＶＴと同じ値となっている。今たとえば、半導
体集積回路ＬＳＩ１の出力回路３の出力動作が選択さ
れ、例えば駆動信号によってオープンドレインの駆動Ｍ
ＯＳＦＥＴＱ１がオン状態にされると、信号線１の電位
は接地電位へ向けて引き下げられる。本実施例ではリフ
ァレンス線２は接地電位ＧＮＤに終端され、半導体集積
回路ＬＳＩ１〜ＬＳＩ３の差動入力回路６〜８のリファ
レンス入力へ接続される。このとき、入力回路６〜８は
リファレンス電圧Ｖｒｅｆに相当する入力オフセットを
持つので、信号線１の電位が入力オフセット電圧以下ま
で降下すると、入力動作を行うべき別の半導体集積回路
ＬＳＩ２又はＬＳＩ３の入力回路７又は８はその入力の
変化を識別することができる。
【００７８】図１１には１ビット分の構成しか示されて
いないが、例えば半導体集積回路ＬＳＩ１に含まれる多
数の出力回路によるマルチビット同時出力に際して、多
数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当
該半導体集積回路チップ内の共通の接地電位パターン
（半導体集積回路内部において接地電位を供給する配線
パターン）に向けて多数の出力回路から電流が供給され
ると、そのパターン若しくは当該パターンに接続するホ
ディングワイヤーやリード端子などのインダクタンス成
分によって当該接地電位パターンの接地電位が変化して
不所望なノイズ成分となる。このようなグランドノイズ
は信号線１に載る前記のような小振幅の送信波形に重畳
され、信号線１のレベルを不所望に変化させる。
いないが、例えば半導体集積回路ＬＳＩ１に含まれる多
数の出力回路によるマルチビット同時出力に際して、多
数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当
該半導体集積回路チップ内の共通の接地電位パターン
（半導体集積回路内部において接地電位を供給する配線
パターン）に向けて多数の出力回路から電流が供給され
ると、そのパターン若しくは当該パターンに接続するホ
ディングワイヤーやリード端子などのインダクタンス成
分によって当該接地電位パターンの接地電位が変化して
不所望なノイズ成分となる。このようなグランドノイズ
は信号線１に載る前記のような小振幅の送信波形に重畳
され、信号線１のレベルを不所望に変化させる。
【００７９】この実施例では、上記ノイズは、駆動ＭＯ
ＳＦＥＴＱ１と同相でスイッチ制御されるスイッチング
ＭＯＳＦＥＴＱ１’を介してリファレンス線２にも伝達
される。換言すれば、信号線１とリファレンス線２には
同じグランドノイズが同相で載ることになる。したがっ
て、上記信号線１とリファレンス線２を介して接続され
る他の半導体集積回路ＬＳＩ２又はＬＳＩ３の入力回路
７又は８に伝達される信号線１とリファレンス線２には
同じグランドノイズが載っているので、差動増幅に際し
て当該ノイズは相殺される。このことは、伝送すべき信
号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の＋
０．８Ｖよりも小さな振幅とすることを可能にして、バ
スによる信号伝送の高速化を実現し、また、信号線の終
端電位も＋０．８ＶというようにＧＴＬバス回路よりも
低くでき、低消費電力の信号伝送を実現することができ
る。
ＳＦＥＴＱ１と同相でスイッチ制御されるスイッチング
ＭＯＳＦＥＴＱ１’を介してリファレンス線２にも伝達
される。換言すれば、信号線１とリファレンス線２には
同じグランドノイズが同相で載ることになる。したがっ
て、上記信号線１とリファレンス線２を介して接続され
る他の半導体集積回路ＬＳＩ２又はＬＳＩ３の入力回路
７又は８に伝達される信号線１とリファレンス線２には
同じグランドノイズが載っているので、差動増幅に際し
て当該ノイズは相殺される。このことは、伝送すべき信
号のＳ／Ｎを向上させ、信号振幅をＧＴＬバス回路の＋
０．８Ｖよりも小さな振幅とすることを可能にして、バ
スによる信号伝送の高速化を実現し、また、信号線の終
端電位も＋０．８ＶというようにＧＴＬバス回路よりも
低くでき、低消費電力の信号伝送を実現することができ
る。
【００８０】このとき、受信側の半導体集積回路ＬＳＩ
２又はＬＳＩ３においては、リファレンス線２に対応し
て設けられるスイッチＭＯＳＦＥＴＱ２’及びＱ３’は
共にオフ状態にされている。それ故、リファレンス線２
に意図的に載せられたノイズが、半導体集積回路ＬＳＩ
２及びＬＳＩ３の接地電位に伝えられることがない。こ
のため、かかる半導体集積回路ＬＳＩ２及びＬＳＩ３の
論理回路１０及び１１の接地電位に不所望なノイズがの
ることがないので動作マージンが悪化してしまうという
問題も生じない。
２又はＬＳＩ３においては、リファレンス線２に対応し
て設けられるスイッチＭＯＳＦＥＴＱ２’及びＱ３’は
共にオフ状態にされている。それ故、リファレンス線２
に意図的に載せられたノイズが、半導体集積回路ＬＳＩ
２及びＬＳＩ３の接地電位に伝えられることがない。こ
のため、かかる半導体集積回路ＬＳＩ２及びＬＳＩ３の
論理回路１０及び１１の接地電位に不所望なノイズがの
ることがないので動作マージンが悪化してしまうという
問題も生じない。
【００８１】この実施例における入力回路は、前記図８
に示された回路が利用される。すなわち、図８を用いて
説明を繰り返すならば、次の通りである。接地電位側に
偏った小振幅の入力信号を電源電圧ＶＤＤと接地電位Ｇ
ＮＤとの中間レベル程度に電位シフトする高入力インピ
ーダンスのレベルシフト回路ＬＳと、このレベルシフト
回路ＬＳの出力を差動増幅する差動増幅回路ＤＡと、こ
の差動増幅回路ＤＡ出力をＣＭＯＳレベルの信号振幅
（ＶＤＤ例えば５Ｖ）に変換するバッファ回路ＢＡから
構成される。
に示された回路が利用される。すなわち、図８を用いて
説明を繰り返すならば、次の通りである。接地電位側に
偏った小振幅の入力信号を電源電圧ＶＤＤと接地電位Ｇ
ＮＤとの中間レベル程度に電位シフトする高入力インピ
ーダンスのレベルシフト回路ＬＳと、このレベルシフト
回路ＬＳの出力を差動増幅する差動増幅回路ＤＡと、こ
の差動増幅回路ＤＡ出力をＣＭＯＳレベルの信号振幅
（ＶＤＤ例えば５Ｖ）に変換するバッファ回路ＢＡから
構成される。
【００８２】上記レベルシフト回路ＬＳは、上記信号線
１の接地電位に偏った微小なレベル変化を、センスアン
プＤＡの増幅動作上最も高感度となる動作点付近でのレ
ベル変化に電位シフトする。即ち、このレベルシフト回
路ＬＳは、特に制限されないが、出力のドレイン電位を
入力電圧に追従変化させるもので、具体的には、電流増
幅トランジスタとしてのＰチャンネル型ＭＯＳＦＥＴＱ
４，Ｑ５に、ゲートが電源電圧ＶＤＤでバイアスされた
Ｎチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７が直列接続さ
れ、特に制限されないが、ＭＯＳＦＥＴＱ４のゲートに
対応した入力端子ＩＮＢは信号線１が結合され、ＭＯＳ
ＦＥＴＱ５のゲートに対応した入力端子ＩＮＴはリファ
レンス線２が結合される。
１の接地電位に偏った微小なレベル変化を、センスアン
プＤＡの増幅動作上最も高感度となる動作点付近でのレ
ベル変化に電位シフトする。即ち、このレベルシフト回
路ＬＳは、特に制限されないが、出力のドレイン電位を
入力電圧に追従変化させるもので、具体的には、電流増
幅トランジスタとしてのＰチャンネル型ＭＯＳＦＥＴＱ
４，Ｑ５に、ゲートが電源電圧ＶＤＤでバイアスされた
Ｎチャンネル型ＭＯＳＦＥＴＱ６，Ｑ７が直列接続さ
れ、特に制限されないが、ＭＯＳＦＥＴＱ４のゲートに
対応した入力端子ＩＮＢは信号線１が結合され、ＭＯＳ
ＦＥＴＱ５のゲートに対応した入力端子ＩＮＴはリファ
レンス線２が結合される。
【００８３】上記ＭＯＳＦＥＴＱ４，Ｑ５の共通ソース
はゲートが接地電位にバイアスされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ８を介して電源電圧ＶＤＤに結合され、上
記ＭＯＳＦＥＴＱ６，Ｑ７の共通ソースは制御信号ＥＮ
にてスイッチ制御されるパワースイッチＭＯＳＦＥＴＱ
１５を介して接地電位に結合される。このレベルシフト
回路ＬＳの出力端子は、ＭＯＳＦＥＴＱ４とＱ６の結合
ノードｂ、及びＭＯＳＦＥＴＱ５とＱ７の結合ノードａ
とされる。このレベルシフト回路ＬＳにおける入力電圧
に対する出力電圧のレベルシフト量は、ＭＯＳＦＥＴＱ
４（Ｑ５）のしきい値電圧、ゲート酸化膜容量やチャネ
ル中のキャリア移動どなどによって決定される定数、及
びＭＯＳＦＥＴＱ６（Ｑ７）のソース・ドレイン電流に
よって決定され、次段のセンスアンプＤＡの動作点との
関係において例えば５Ｖ電源の場合には２Ｖ〜２．５Ｖ
程度に設定されている。
はゲートが接地電位にバイアスされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ８を介して電源電圧ＶＤＤに結合され、上
記ＭＯＳＦＥＴＱ６，Ｑ７の共通ソースは制御信号ＥＮ
にてスイッチ制御されるパワースイッチＭＯＳＦＥＴＱ
１５を介して接地電位に結合される。このレベルシフト
回路ＬＳの出力端子は、ＭＯＳＦＥＴＱ４とＱ６の結合
ノードｂ、及びＭＯＳＦＥＴＱ５とＱ７の結合ノードａ
とされる。このレベルシフト回路ＬＳにおける入力電圧
に対する出力電圧のレベルシフト量は、ＭＯＳＦＥＴＱ
４（Ｑ５）のしきい値電圧、ゲート酸化膜容量やチャネ
ル中のキャリア移動どなどによって決定される定数、及
びＭＯＳＦＥＴＱ６（Ｑ７）のソース・ドレイン電流に
よって決定され、次段のセンスアンプＤＡの動作点との
関係において例えば５Ｖ電源の場合には２Ｖ〜２．５Ｖ
程度に設定されている。
【００８４】レベルシフト回路ＬＳの出力負荷は次段の
センスアンプＤＡの入力ゲート容量だけであるから、レ
ベルシフト回路ＬＳによるレベルシフト動作に要する時
間は実質的に無視し得る程短い時間とされる。しかも、
レベルシフト回路ＬＳが活性化されるときにはその構造
上直流電流パスが形成されるが、レベルシフト回路ＬＳ
の駆動負荷は極めて小さいから、その直流電流パスの貫
通電流が比較的小さくても高速レベルシフト動作には実
質的な影響を与えず、これに応じてレベルシフト回路Ｌ
Ｓを構成するＭＯＳＦＥＴの定数は適当に設定される。
センスアンプＤＡの入力ゲート容量だけであるから、レ
ベルシフト回路ＬＳによるレベルシフト動作に要する時
間は実質的に無視し得る程短い時間とされる。しかも、
レベルシフト回路ＬＳが活性化されるときにはその構造
上直流電流パスが形成されるが、レベルシフト回路ＬＳ
の駆動負荷は極めて小さいから、その直流電流パスの貫
通電流が比較的小さくても高速レベルシフト動作には実
質的な影響を与えず、これに応じてレベルシフト回路Ｌ
Ｓを構成するＭＯＳＦＥＴの定数は適当に設定される。
【００８５】センスアンプＤＡは、特に制限されない
が、ソースが共通接続された差動対を成す一対のＮチャ
ンネル型入力ＭＯＳＦＥＴＱ９，Ｑ１０と、当該入力Ｍ
ＯＳＦＥＴＱ９，Ｑ１０のドレイン電極に結合されたカ
レントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ１１，Ｑ１２と、ゲートが電源電圧ＶＤＤでバイア
スされ上記入力ＭＯＳＦＥＴＱ９，Ｑ１０の共通ソース
と上記パワースイッチＭＯＳＦＥＴＱ１５のドレインと
に結合されたＮチャンネル型ＭＯＳＦＥＴＱ１４とから
成る。カレントミラー負荷を構成するＰチャンネル型Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２のソース電極は電源電圧ＶＤ
Ｄに接続され、それらゲート電極の共通接続端は入力Ｍ
ＯＳＦＥＴＱ１１のドレイン電極に結合される。上記入
力ＭＯＳＦＥＴＱ９，Ｑ１０のゲートには、レベルシフ
ト回路ＬＳの出力ｂ，ａが夫々供給される。
が、ソースが共通接続された差動対を成す一対のＮチャ
ンネル型入力ＭＯＳＦＥＴＱ９，Ｑ１０と、当該入力Ｍ
ＯＳＦＥＴＱ９，Ｑ１０のドレイン電極に結合されたカ
レントミラー負荷を構成するＰチャンネル型ＭＯＳＦＥ
ＴＱ１１，Ｑ１２と、ゲートが電源電圧ＶＤＤでバイア
スされ上記入力ＭＯＳＦＥＴＱ９，Ｑ１０の共通ソース
と上記パワースイッチＭＯＳＦＥＴＱ１５のドレインと
に結合されたＮチャンネル型ＭＯＳＦＥＴＱ１４とから
成る。カレントミラー負荷を構成するＰチャンネル型Ｍ
ＯＳＦＥＴＱ１１，Ｑ１２のソース電極は電源電圧ＶＤ
Ｄに接続され、それらゲート電極の共通接続端は入力Ｍ
ＯＳＦＥＴＱ１１のドレイン電極に結合される。上記入
力ＭＯＳＦＥＴＱ９，Ｑ１０のゲートには、レベルシフ
ト回路ＬＳの出力ｂ，ａが夫々供給される。
【００８６】図８の入力回路において上記入力オフセッ
トは、特に制限されないが、能動負荷を構成するＭＯＳ
ＦＥＴＱ１１とＱ１２とのコンダクタンス若しくはゲー
ト幅のアンバランスによって、或は入力ＭＯＳＦＥＴＱ
９とＱ１０の同様なアンバランス、更には上記の能動負
荷ＭＯＳＦＥＴと入力ＭＯＳＦＥＴ双方による同様のア
ンバランスによって設定する。このような入力オフセッ
トはレベルシフト回路ＬＳにおけるレベルシフト量を左
右でアンバランスにすることによって設定してもよい。
トは、特に制限されないが、能動負荷を構成するＭＯＳ
ＦＥＴＱ１１とＱ１２とのコンダクタンス若しくはゲー
ト幅のアンバランスによって、或は入力ＭＯＳＦＥＴＱ
９とＱ１０の同様なアンバランス、更には上記の能動負
荷ＭＯＳＦＥＴと入力ＭＯＳＦＥＴ双方による同様のア
ンバランスによって設定する。このような入力オフセッ
トはレベルシフト回路ＬＳにおけるレベルシフト量を左
右でアンバランスにすることによって設定してもよい。
【００８７】上記ＭＯＳＦＥＴＱ１０のドレインはセン
スアンプＤＡの出力として次段のバッファ回路の入力に
結合される。バッファ回路は直列接続されたＣＭＯＳイ
ンバータＩＮＶ４，ＩＮＶ５によって構成される。ＣＭ
ＯＳインバータＩＮＶ５の入力と回路の電源電圧ＶＤＤ
との間には、特に制限されないが、そのゲートに上記制
御信号ＥＮを受けるＰチャンネル型プリセットＭＯＳＦ
ＥＴＱ１３が設けられる。ＣＭＯＳインバータＩＮＶ５
の出力ＯＵＴは、前記のような論理回路９等に供給され
る。
スアンプＤＡの出力として次段のバッファ回路の入力に
結合される。バッファ回路は直列接続されたＣＭＯＳイ
ンバータＩＮＶ４，ＩＮＶ５によって構成される。ＣＭ
ＯＳインバータＩＮＶ５の入力と回路の電源電圧ＶＤＤ
との間には、特に制限されないが、そのゲートに上記制
御信号ＥＮを受けるＰチャンネル型プリセットＭＯＳＦ
ＥＴＱ１３が設けられる。ＣＭＯＳインバータＩＮＶ５
の出力ＯＵＴは、前記のような論理回路９等に供給され
る。
【００８８】上記制御信号ＥＮがローレベルとされる
と、パワースイッチＭＯＳＦＥＴＱ１５がオフ状態とな
るため、センスアンプＤＡは非動作状態とされ、ＭＯＳ
ＦＥＴＱ１６のドレイン電位は不確定レベルになろうと
する。ところが、上記制御信号ＥＮがローレベルとされ
ることでプリセットＭＯＳＦＴＱ１３がオン状態となる
ことから、バッファ回路の入力段回路であるＣＭＯＳイ
ンバータ回路ＩＮＶ４の入力は強制的に回路の電源電圧
ＶＤＤとされ、かかる入力回路の非活性状態において出
力信号ＯＵＴは電源電圧ＶＤＤのレベルに固定される。
と、パワースイッチＭＯＳＦＥＴＱ１５がオフ状態とな
るため、センスアンプＤＡは非動作状態とされ、ＭＯＳ
ＦＥＴＱ１６のドレイン電位は不確定レベルになろうと
する。ところが、上記制御信号ＥＮがローレベルとされ
ることでプリセットＭＯＳＦＴＱ１３がオン状態となる
ことから、バッファ回路の入力段回路であるＣＭＯＳイ
ンバータ回路ＩＮＶ４の入力は強制的に回路の電源電圧
ＶＤＤとされ、かかる入力回路の非活性状態において出
力信号ＯＵＴは電源電圧ＶＤＤのレベルに固定される。
【００８９】一方、制御信号ＥＮがハイレベルとされる
と、パワースイッチＭＯＳＦＥＴＱ１５がオン状態で、
且つ、プリセットＭＯＳＦＥＴＱ１３がオフ状態となる
ため、レベルシフト回路ＬＳ及びセンスアンプＤＡは活
性化される。このとき、信号線１とリファレンス線２と
のレベルは、レベルシフト回路ＬＳによってその中心レ
ベルがシフトされ、ＶＤＤ／２のようなバイアスレベル
を持つ相補信号ｂ及びａとしてセンスアンプＤＡに伝達
される。この実施例において、センスアンプＤＡは、前
述のように、上記バイアスレベルＶＤＤ／２においてそ
の増幅率が最大となるように設計されている。
と、パワースイッチＭＯＳＦＥＴＱ１５がオン状態で、
且つ、プリセットＭＯＳＦＥＴＱ１３がオフ状態となる
ため、レベルシフト回路ＬＳ及びセンスアンプＤＡは活
性化される。このとき、信号線１とリファレンス線２と
のレベルは、レベルシフト回路ＬＳによってその中心レ
ベルがシフトされ、ＶＤＤ／２のようなバイアスレベル
を持つ相補信号ｂ及びａとしてセンスアンプＤＡに伝達
される。この実施例において、センスアンプＤＡは、前
述のように、上記バイアスレベルＶＤＤ／２においてそ
の増幅率が最大となるように設計されている。
【００９０】図１２には本発明の更に他の一実施例に係
る信号伝送回路が示されている。同図には、１ビット分
の信号線について代表的に示されている。図１１に示さ
れる実施例ではリファレンス電位に相当する入力オフセ
ットを持った入力回路を要したが、この実施例は、従来
技術のＧＴＬバス回路と同様にリファレンス電圧それ自
体を受ける形式の入力回路６’〜８’を適用するもので
ある。
る信号伝送回路が示されている。同図には、１ビット分
の信号線について代表的に示されている。図１１に示さ
れる実施例ではリファレンス電位に相当する入力オフセ
ットを持った入力回路を要したが、この実施例は、従来
技術のＧＴＬバス回路と同様にリファレンス電圧それ自
体を受ける形式の入力回路６’〜８’を適用するもので
ある。
【００９１】すなわち、図１１の実施例との構成上の相
違は、リファレンス線２の終端電圧をリファレンス電位
Ｖｒｅｆとし、またリファレンス線２に接続される出力
回路３〜５のオープンドレイン形式のＮチャンネル型ス
イッチングＭＯＳＦＥＴＱ１’〜Ｑ３’のソースは回路
の接地電位ではなく、例えば半導体集積回路の内部回路
で生成されるリファレンス電位Ｖｒｅｆに接続される。
違は、リファレンス線２の終端電圧をリファレンス電位
Ｖｒｅｆとし、またリファレンス線２に接続される出力
回路３〜５のオープンドレイン形式のＮチャンネル型ス
イッチングＭＯＳＦＥＴＱ１’〜Ｑ３’のソースは回路
の接地電位ではなく、例えば半導体集積回路の内部回路
で生成されるリファレンス電位Ｖｒｅｆに接続される。
【００９２】出力回路３〜５において回路の接地電位と
リファレンス電位Ｖｒｅｆとの間には、カップリングコ
ンデンサが接続され、送信側とされる半導体集積回路の
接地電位の変動（ノイズ）を当該カップリングコンデン
サを通してリファレンス電位Ｖｒｅｆに重畳させてリフ
ァレンス線２に与えるようになっている。
リファレンス電位Ｖｒｅｆとの間には、カップリングコ
ンデンサが接続され、送信側とされる半導体集積回路の
接地電位の変動（ノイズ）を当該カップリングコンデン
サを通してリファレンス電位Ｖｒｅｆに重畳させてリフ
ァレンス線２に与えるようになっている。
【００９３】入力回路６’〜９’はその入力動作が論理
回路９〜１１から指示されると、信号線１のレベルがリ
ファレンス線２のレベルに対して低いか高いかに応じた
論理値の信号を当該論理回路９〜１１に供給する。入力
回路６’〜８’の構成も図８と同様の回路構成を採用す
ることができる。但し本実施例の場合には積極的に入力
オフセットを設定する必要はなく、レベルシフト回路Ｌ
Ｓ及びセンスアンプＤＡにおける夫々の差動回路の回路
特性は左右でバランスされるよう構成されている点が図
１１の実施例に使用される場合との相違とされる。
回路９〜１１から指示されると、信号線１のレベルがリ
ファレンス線２のレベルに対して低いか高いかに応じた
論理値の信号を当該論理回路９〜１１に供給する。入力
回路６’〜８’の構成も図８と同様の回路構成を採用す
ることができる。但し本実施例の場合には積極的に入力
オフセットを設定する必要はなく、レベルシフト回路Ｌ
Ｓ及びセンスアンプＤＡにおける夫々の差動回路の回路
特性は左右でバランスされるよう構成されている点が図
１１の実施例に使用される場合との相違とされる。
【００９４】図１２の実施例においても１ビット分の構
成しか示されていないが、１つの半導体集積回路に含ま
れる多数の出力回路３によるマルチビット同時出力に際
して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態
されて当該半導体集積回路チップＬＳＩ１内の共通の接
地電位パターンに向けて多数の出力回路３から電流が供
給されると、そのパターン若しくは当該パターンに接続
するボンディングワイヤーやリード端子などのインダク
タンス成分によって当該接地電位パターンの接地電位が
変化して不所望なノイズ成分となる。
成しか示されていないが、１つの半導体集積回路に含ま
れる多数の出力回路３によるマルチビット同時出力に際
して、多数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態
されて当該半導体集積回路チップＬＳＩ１内の共通の接
地電位パターンに向けて多数の出力回路３から電流が供
給されると、そのパターン若しくは当該パターンに接続
するボンディングワイヤーやリード端子などのインダク
タンス成分によって当該接地電位パターンの接地電位が
変化して不所望なノイズ成分となる。
【００９５】このようなグランドノイズは信号線１に載
る小振幅の送信波形に重畳され、信号線１のレベルを不
所望に変化させる。このとき、当該グランドノイズは、
カップリングコンデンサを介してリファレンス電位（参
照電位）Ｖｒｅｆに重畳されており、その結果当該グラ
ンドノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ
制御されるスイッチングＭＯＳＦＥＴＱ１’を介してリ
ファレンス線２にも伝達される。換言すれば、信号線１
とリファレンス線２には同じグランドノイズが同相で載
ることになる。
る小振幅の送信波形に重畳され、信号線１のレベルを不
所望に変化させる。このとき、当該グランドノイズは、
カップリングコンデンサを介してリファレンス電位（参
照電位）Ｖｒｅｆに重畳されており、その結果当該グラ
ンドノイズは、駆動ＭＯＳＦＥＴＱ１と同相でスイッチ
制御されるスイッチングＭＯＳＦＥＴＱ１’を介してリ
ファレンス線２にも伝達される。換言すれば、信号線１
とリファレンス線２には同じグランドノイズが同相で載
ることになる。
【００９６】したがって、他の半導体集積回路装置ＬＳ
Ｉ２又はＬＳＩ３の入力回路７’又は８’に伝達される
信号線１とリファレンス線２のレベルには同じスイッチ
ングノイズが載っているので、差動増幅に際して当該ノ
イズは相殺される。このため、上記図１１の実施例同様
に、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧ
ＴＬバス回路の０．８Ｖよりも小さな振幅とすることを
可能にして、バスによる信号伝送の高速化を実現し、受
信側とされる半導体集積回路ＬＳＩ２又はＬＳＩ３にお
いては、スイッチングＭＯＳＦＥＴＱ２’とＱ３’がオ
フ状態にされているから、リファレンス線２に意図的に
のせたノイズがその接地電位にまで混入してしまうとい
う不都合を防止することができる。
Ｉ２又はＬＳＩ３の入力回路７’又は８’に伝達される
信号線１とリファレンス線２のレベルには同じスイッチ
ングノイズが載っているので、差動増幅に際して当該ノ
イズは相殺される。このため、上記図１１の実施例同様
に、伝送すべき信号のＳ／Ｎを向上させ、信号振幅をＧ
ＴＬバス回路の０．８Ｖよりも小さな振幅とすることを
可能にして、バスによる信号伝送の高速化を実現し、受
信側とされる半導体集積回路ＬＳＩ２又はＬＳＩ３にお
いては、スイッチングＭＯＳＦＥＴＱ２’とＱ３’がオ
フ状態にされているから、リファレンス線２に意図的に
のせたノイズがその接地電位にまで混入してしまうとい
う不都合を防止することができる。
【００９７】この実施例でも、信号線１の終端電位も
０．８ＶというようにＧＴＬバス回路よりも低くでき、
低消費電力の信号伝送を実現することができる。特に、
本実施例においては、回路ボード上に参照電位Ｖｒｅｆ
の発生回路を設けなくてはならないが、入力回路６’〜
８’には特別なオフセット電圧を設定しなくてもいの
で、ＧＴＬバス回路との共存若しくはＧＴＬバス回路と
の直接インタフェースが可能である。
０．８ＶというようにＧＴＬバス回路よりも低くでき、
低消費電力の信号伝送を実現することができる。特に、
本実施例においては、回路ボード上に参照電位Ｖｒｅｆ
の発生回路を設けなくてはならないが、入力回路６’〜
８’には特別なオフセット電圧を設定しなくてもいの
で、ＧＴＬバス回路との共存若しくはＧＴＬバス回路と
の直接インタフェースが可能である。
【００９８】前記図１の実施例のように、基準電圧を回
路の接地電位とした場合には、図１３の波形図に示すよ
うに、終端電圧ＶＴの使用範囲が制限されてしまう。つ
まり、図１３（Ａ）のように、終端電圧ＶＴが前記０．
８Ｖ程度のように比較的低い場合、信号Ｓ１のロウレベ
ルＶOL11は駆動ＭＯＳＦＥＴＱ１等のオン抵抗値とそれ
に流れる電流によって決定される。こように終端電圧Ｖ
Ｔが比較的低いときには上記ロウレベルＶOL11も比較的
小さいから接地電位ＧＮＤを基準にしたオセットＶIOS
によってもレベルマージンを確保することができる。
路の接地電位とした場合には、図１３の波形図に示すよ
うに、終端電圧ＶＴの使用範囲が制限されてしまう。つ
まり、図１３（Ａ）のように、終端電圧ＶＴが前記０．
８Ｖ程度のように比較的低い場合、信号Ｓ１のロウレベ
ルＶOL11は駆動ＭＯＳＦＥＴＱ１等のオン抵抗値とそれ
に流れる電流によって決定される。こように終端電圧Ｖ
Ｔが比較的低いときには上記ロウレベルＶOL11も比較的
小さいから接地電位ＧＮＤを基準にしたオセットＶIOS
によってもレベルマージンを確保することができる。
【００９９】しかし、終端電圧を高くすると、（Ｂ）や
（Ｃ）のように駆動ＭＯＳＦＥＴに流れる電流が増大
し、信号Ｓ２やＳ３のようにロウレベルＶOL12、ＶOL13
のように上昇するのに対して、実質的な基準電圧として
のオフセット電圧ＶIOS は固定であるから、ロウレベル
側のマージンがなくなってしまう。つまり、前記図１や
図１１等の実施例のように回路の接地電位を基準電位と
した場合には、終端電圧ＶＴの設定範囲が狭くなってし
まい、終端電圧ＶＴを比較的広い範囲で使用したいシス
テムでは使い勝手が悪くなる。
（Ｃ）のように駆動ＭＯＳＦＥＴに流れる電流が増大
し、信号Ｓ２やＳ３のようにロウレベルＶOL12、ＶOL13
のように上昇するのに対して、実質的な基準電圧として
のオフセット電圧ＶIOS は固定であるから、ロウレベル
側のマージンがなくなってしまう。つまり、前記図１や
図１１等の実施例のように回路の接地電位を基準電位と
した場合には、終端電圧ＶＴの設定範囲が狭くなってし
まい、終端電圧ＶＴを比較的広い範囲で使用したいシス
テムでは使い勝手が悪くなる。
【０１００】そこで、図７の実施例のように終端電圧Ｖ
Ｔを基準電圧として使用した場合には、図１４（Ａ）、
（Ｂ）及び（Ｃ）のように、終端電圧ＶＴが大きくなる
ことより、信号Ｓ１、Ｓ２及びＳ３のロウレベルＶOL1
、ＶOL2 及びＶOL3 のように接地電位ＧＮＤに対して
高くされた場合でも、実質的な基準電圧としてのオフセ
ット電圧ＶIOS がそれぞれのハイレベルＶOH1 、ＶOH2
及びＶOH3 のような終端電圧ＶＴを基準にして設定され
ているため、終端電圧ＶＴに影響されない。このよう
に、終端電圧ＶＴを基準電圧として用いる構成では、終
端電圧ＶＴの設定範囲を広くでき、あるいはその変動の
実質的な影響を受けなくできる。
Ｔを基準電圧として使用した場合には、図１４（Ａ）、
（Ｂ）及び（Ｃ）のように、終端電圧ＶＴが大きくなる
ことより、信号Ｓ１、Ｓ２及びＳ３のロウレベルＶOL1
、ＶOL2 及びＶOL3 のように接地電位ＧＮＤに対して
高くされた場合でも、実質的な基準電圧としてのオフセ
ット電圧ＶIOS がそれぞれのハイレベルＶOH1 、ＶOH2
及びＶOH3 のような終端電圧ＶＴを基準にして設定され
ているため、終端電圧ＶＴに影響されない。このよう
に、終端電圧ＶＴを基準電圧として用いる構成では、終
端電圧ＶＴの設定範囲を広くでき、あるいはその変動の
実質的な影響を受けなくできる。
【０１０１】図１５には、この発明に係る信号伝送回路
の更に他の一実施例の回路図が示されている。この実施
例では、上記終端電圧ＶＴを基準電圧として用いた場合
に対応されている。同図の信号伝送路は、前記図１のよ
うな実施例と同様に半導体集積回路装置を含む電子装置
が実装されるプリント基板等のような実装基板又は大規
模の半導体集積回路に形成される。
の更に他の一実施例の回路図が示されている。この実施
例では、上記終端電圧ＶＴを基準電圧として用いた場合
に対応されている。同図の信号伝送路は、前記図１のよ
うな実施例と同様に半導体集積回路装置を含む電子装置
が実装されるプリント基板等のような実装基板又は大規
模の半導体集積回路に形成される。
【０１０２】同図には複数ビットのバスに含まれる１ビ
ット分の回路構成が代表的に示され、その１ビット分の
信号線１に並走するリファレンス線２が設けられ、信号
線１とリファレンス線２の両端はラインの特性インピー
ダンスに等しい値の終端抵抗ＲＺで終端されて終端電圧
ＶＴが与えられる。終端電圧ＶＴは、特に制限されない
が、前記同様にＧＴＬバス回路における＋１．２Ｖより
も低い＋０．８Ｖとされる。ＬＳＩ１〜ＬＳＩ４は上記
信号線１及びリファレンス線２に信号端子が結合された
複数個の半導体集積回路である。
ット分の回路構成が代表的に示され、その１ビット分の
信号線１に並走するリファレンス線２が設けられ、信号
線１とリファレンス線２の両端はラインの特性インピー
ダンスに等しい値の終端抵抗ＲＺで終端されて終端電圧
ＶＴが与えられる。終端電圧ＶＴは、特に制限されない
が、前記同様にＧＴＬバス回路における＋１．２Ｖより
も低い＋０．８Ｖとされる。ＬＳＩ１〜ＬＳＩ４は上記
信号線１及びリファレンス線２に信号端子が結合された
複数個の半導体集積回路である。
【０１０３】各の半導体集積回路ＬＳＩ１〜ＬＳＩ４
は、論理回路（ＬＯＧＩＣ）９〜１２、出力回路１３〜
１６、及び入力回路１６〜１９を備える。上記半導体集
積回路ＬＳＩ１〜ＬＳＩ４は、図示しない回路ボードに
実装され、その動作電源は当該回路ボードに敷設された
接地電位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給
される。上記信号線１とリファレンス線２の終端電圧Ｖ
Ｔは、特に制限されないが、回路ボード上の電源回路を
介して供給される。
は、論理回路（ＬＯＧＩＣ）９〜１２、出力回路１３〜
１６、及び入力回路１６〜１９を備える。上記半導体集
積回路ＬＳＩ１〜ＬＳＩ４は、図示しない回路ボードに
実装され、その動作電源は当該回路ボードに敷設された
接地電位ＧＮＤ及び電源電圧ＶＤＤの電源配線から供給
される。上記信号線１とリファレンス線２の終端電圧Ｖ
Ｔは、特に制限されないが、回路ボード上の電源回路を
介して供給される。
【０１０４】上記半導体集積回路ＬＳＩ１に設けられた
出力回路（送信回路）１３は、上記信号線１とかかる半
導体集積回路ＬＳＩ１の接地電位（回路ボード上の接地
電位ＧＮＤ用電源配線を介して半導体集積回路に供給さ
れる接地電位）との間に配置され、出力制御信号として
のインバータ回路ＩＧ１の出力駆動信号にてスイッチ制
御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上記
リファレンス線２にカップリングコンデンサ（結合コン
デンサ）Ｃ１を介して接続される出力端子と半導体集積
回路の接地電位との間に配置され、上記同様なインバー
タ回路ＩＧ２の出力駆動信号にて上記駆動ＭＯＳＦＥＴ
Ｑ１のオン／オフ状態に同期してオン／オフ状態に制御
されるＮチャンネル型スイッチングＭＯＳＦＥＴＱ５と
を供える。上記ＭＯＳＦＥＴＱ１とＱ５は、共にオープ
ンドレイン形式であり、本実施例に従えばそれぞれに対
応して設けられるインバータ回路ＩＧ１，ＩＧ２により
形成される出力駆動信号にてスイッチ制御される。
出力回路（送信回路）１３は、上記信号線１とかかる半
導体集積回路ＬＳＩ１の接地電位（回路ボード上の接地
電位ＧＮＤ用電源配線を介して半導体集積回路に供給さ
れる接地電位）との間に配置され、出力制御信号として
のインバータ回路ＩＧ１の出力駆動信号にてスイッチ制
御されるＮチャンネル型駆動ＭＯＳＦＥＴＱ１と、上記
リファレンス線２にカップリングコンデンサ（結合コン
デンサ）Ｃ１を介して接続される出力端子と半導体集積
回路の接地電位との間に配置され、上記同様なインバー
タ回路ＩＧ２の出力駆動信号にて上記駆動ＭＯＳＦＥＴ
Ｑ１のオン／オフ状態に同期してオン／オフ状態に制御
されるＮチャンネル型スイッチングＭＯＳＦＥＴＱ５と
を供える。上記ＭＯＳＦＥＴＱ１とＱ５は、共にオープ
ンドレイン形式であり、本実施例に従えばそれぞれに対
応して設けられるインバータ回路ＩＧ１，ＩＧ２により
形成される出力駆動信号にてスイッチ制御される。
【０１０５】上記半導体集積回路ＬＳＩ１に設けられた
入力回路（受信回路）１６は、前記実施例と同様に他の
半導体集積回路の駆動ＭＯＳＦＥＴのオン状態によって
信号線１に現れるべき電位又はオフ状態によって信号線
１に現れるべき電位ＶＴとを識別するための参照電位
（リファレンス電圧）とされる入力オフセットを持ち、
リファレンス線２のレベルに上記入力オフセットを加え
たレベルと上記信号線１のレベルとのレベル差を差動増
幅して論理回路９に供給するものである。ただし、入力
回路１６には、リファレンス線２のレベルを取り込むた
めの専用の入力端子が設けられる。つまり、この実施例
では、前記のようなカップリングコンデンサＣ１が設け
られているので、半導体集積回路ＬＳＩ１の内部で出力
回路１３の基準電圧側の駆動ＭＯＳＦＥＴＱ５のドレイ
ンと接続できない。ＭＯＳＦＥＴＱ５と並列接続される
抵抗Ｒ５は、ＭＯＳＦＥＴＱ５がオフ状態のときにカッ
プリングコンデンサＣ１に終端電圧ＶＴを定常的に印加
させるバイアス回路を構成する。
入力回路（受信回路）１６は、前記実施例と同様に他の
半導体集積回路の駆動ＭＯＳＦＥＴのオン状態によって
信号線１に現れるべき電位又はオフ状態によって信号線
１に現れるべき電位ＶＴとを識別するための参照電位
（リファレンス電圧）とされる入力オフセットを持ち、
リファレンス線２のレベルに上記入力オフセットを加え
たレベルと上記信号線１のレベルとのレベル差を差動増
幅して論理回路９に供給するものである。ただし、入力
回路１６には、リファレンス線２のレベルを取り込むた
めの専用の入力端子が設けられる。つまり、この実施例
では、前記のようなカップリングコンデンサＣ１が設け
られているので、半導体集積回路ＬＳＩ１の内部で出力
回路１３の基準電圧側の駆動ＭＯＳＦＥＴＱ５のドレイ
ンと接続できない。ＭＯＳＦＥＴＱ５と並列接続される
抵抗Ｒ５は、ＭＯＳＦＥＴＱ５がオフ状態のときにカッ
プリングコンデンサＣ１に終端電圧ＶＴを定常的に印加
させるバイアス回路を構成する。
【０１０６】換言すれば、上記入力回路１６は、上記駆
動ＭＯＳＦＥＴのオン状態によって信号線１に現れる電
位を、終端電圧ＶＴを参照電位として識別できるように
するための入力オフセットを持ち、リファレンス線２の
リファレンス入力信号と上記信号線１の信号波形のレベ
ルとのレベル差を差動増幅して論理回路９に供給するも
のである。入力回路１６における入力オフセットは、特
に制限されないが、本実施例に従うと、ＶＴ／２＝＋
０．４Ｖ程度とされる。そのような入力オフセットは、
例えば入力回路１６における一対の差動回路の回路定数
のアンバランスによって形成することができる。
動ＭＯＳＦＥＴのオン状態によって信号線１に現れる電
位を、終端電圧ＶＴを参照電位として識別できるように
するための入力オフセットを持ち、リファレンス線２の
リファレンス入力信号と上記信号線１の信号波形のレベ
ルとのレベル差を差動増幅して論理回路９に供給するも
のである。入力回路１６における入力オフセットは、特
に制限されないが、本実施例に従うと、ＶＴ／２＝＋
０．４Ｖ程度とされる。そのような入力オフセットは、
例えば入力回路１６における一対の差動回路の回路定数
のアンバランスによって形成することができる。
【０１０７】斯る入力オフセットを持つ入力回路１６に
おいては、終端電圧ＶＴが見掛け上リファレンス電圧と
して入力されるが、実際には終端電圧ＶＴに当該入力オ
フセットを加えた電圧レベルが回路動作上のリファレン
ス電圧となって差動増幅される。したがって入力回路１
６は、リファレンス線２の終端電圧ＶＴに入力オフセッ
トを加えた電圧レベルに対して信号線１の信号波形のレ
ベルが高いか低いかに応じた論理レベルの信号を出力す
る。尚、論理回路９はそれを含む半導体集積回路の機能
に応じた適宜の論理構成を有し、その具体的な論理構成
若しくは回路構成は限定されない。他の半導体集積回路
ＬＳＩ２〜ＬＳＩ４に設けられる出力回路１４〜１６及
び入力回路１７〜１９も、前記同様な回路により構成さ
れる。
おいては、終端電圧ＶＴが見掛け上リファレンス電圧と
して入力されるが、実際には終端電圧ＶＴに当該入力オ
フセットを加えた電圧レベルが回路動作上のリファレン
ス電圧となって差動増幅される。したがって入力回路１
６は、リファレンス線２の終端電圧ＶＴに入力オフセッ
トを加えた電圧レベルに対して信号線１の信号波形のレ
ベルが高いか低いかに応じた論理レベルの信号を出力す
る。尚、論理回路９はそれを含む半導体集積回路の機能
に応じた適宜の論理構成を有し、その具体的な論理構成
若しくは回路構成は限定されない。他の半導体集積回路
ＬＳＩ２〜ＬＳＩ４に設けられる出力回路１４〜１６及
び入力回路１７〜１９も、前記同様な回路により構成さ
れる。
【０１０８】図１５に示された実施例の動作を次に説明
する。複数の半導体集積回路ＬＳＩ１〜４の出力回路１
３〜１６が何れも動作していないとき、信号線１の電位
は、終端電圧ＶＴと同じ値となっている。今たとえば、
半導体集積回路ＬＳＩ１の出力回路１３の出力動作が選
択され、例えば駆動信号によってオープンドレインの駆
動ＭＯＳＦＥＴＱ１がオン状態にされると、信号線１の
電位は接地電位へ向けて引き下げられる。本実施例では
リファレンス線２は終端電圧ＶＴに終端され、半導体集
積回路ＬＳＩ１〜ＬＳＩ４の差動入力回路１６〜１９の
リファレンス入力へ接続される。このとき、入力回路１
６〜１９はリファレンス電圧Ｖｒｅｆに相当する入力オ
フセットを持つので、信号線１の電位が入力オフセット
電圧以下まで降下すると、入力動作を行うべき別の半導
体集積回路ＬＳＩ２〜ＬＳＩ４のいずれか少なくとも１
つの入力回路においてはその入力の変化を識別すること
ができる。
する。複数の半導体集積回路ＬＳＩ１〜４の出力回路１
３〜１６が何れも動作していないとき、信号線１の電位
は、終端電圧ＶＴと同じ値となっている。今たとえば、
半導体集積回路ＬＳＩ１の出力回路１３の出力動作が選
択され、例えば駆動信号によってオープンドレインの駆
動ＭＯＳＦＥＴＱ１がオン状態にされると、信号線１の
電位は接地電位へ向けて引き下げられる。本実施例では
リファレンス線２は終端電圧ＶＴに終端され、半導体集
積回路ＬＳＩ１〜ＬＳＩ４の差動入力回路１６〜１９の
リファレンス入力へ接続される。このとき、入力回路１
６〜１９はリファレンス電圧Ｖｒｅｆに相当する入力オ
フセットを持つので、信号線１の電位が入力オフセット
電圧以下まで降下すると、入力動作を行うべき別の半導
体集積回路ＬＳＩ２〜ＬＳＩ４のいずれか少なくとも１
つの入力回路においてはその入力の変化を識別すること
ができる。
【０１０９】図１５には１ビット分の構成しか示されて
いないが、例えば半導体集積回路ＬＳＩ１に含まれる多
数の出力回路によるマルチビット同時出力に際して、多
数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当
該半導体集積回路チップ内の共通の接地電位パターン
（半導体集積回路内部において接地電位を供給する配線
パターン）に向けて多数の出力回路から電流が供給され
ると、そのパターン若しくは当該パターンに接続するホ
ディングワイヤーやリード端子などのインダクタンス成
分によって当該接地電位パターンの接地電位が変化して
不所望なノイズ成分となる。このようなグランドノイズ
は信号線１に載る前記のような小振幅の送信波形に重畳
され、信号線１のレベルを不所望に変化させる。
いないが、例えば半導体集積回路ＬＳＩ１に含まれる多
数の出力回路によるマルチビット同時出力に際して、多
数の駆動ＭＯＳＦＥＴＱ１等が一斉にオン状態されて当
該半導体集積回路チップ内の共通の接地電位パターン
（半導体集積回路内部において接地電位を供給する配線
パターン）に向けて多数の出力回路から電流が供給され
ると、そのパターン若しくは当該パターンに接続するホ
ディングワイヤーやリード端子などのインダクタンス成
分によって当該接地電位パターンの接地電位が変化して
不所望なノイズ成分となる。このようなグランドノイズ
は信号線１に載る前記のような小振幅の送信波形に重畳
され、信号線１のレベルを不所望に変化させる。
【０１１０】この実施例では、上記ノイズは、駆動ＭＯ
ＳＦＥＴＱ１と同相でスイッチ制御されるスイッチング
ＭＯＳＦＥＴＱ５とカップリングコンデンサＣ１を介し
てリファレンス線２にも伝達される。換言すれば、信号
線１とリファレンス線２には同じグランドノイズが同相
で載ることになる。したがって、上記信号線１とリファ
レンス線２を介して接続される他の半導体集積回路ＬＳ
Ｉ２〜ＬＳＩ４のいずれか少なくとも１つの入力回路に
伝達される信号線１とリファレンス線２には同じグラン
ドノイズが載っているので、差動増幅に際して当該ノイ
ズは相殺される。このことは、伝送すべき信号のＳ／Ｎ
を向上させ、信号振幅をＧＴＬバス回路の＋０．８Ｖよ
りも小さな振幅とすることを可能にして、バスによる信
号伝送の高速化を実現し、また、信号線の終端電位も＋
０．８ＶというようにＧＴＬバス回路よりも低くでき、
低消費電力の信号伝送を実現することができる。
ＳＦＥＴＱ１と同相でスイッチ制御されるスイッチング
ＭＯＳＦＥＴＱ５とカップリングコンデンサＣ１を介し
てリファレンス線２にも伝達される。換言すれば、信号
線１とリファレンス線２には同じグランドノイズが同相
で載ることになる。したがって、上記信号線１とリファ
レンス線２を介して接続される他の半導体集積回路ＬＳ
Ｉ２〜ＬＳＩ４のいずれか少なくとも１つの入力回路に
伝達される信号線１とリファレンス線２には同じグラン
ドノイズが載っているので、差動増幅に際して当該ノイ
ズは相殺される。このことは、伝送すべき信号のＳ／Ｎ
を向上させ、信号振幅をＧＴＬバス回路の＋０．８Ｖよ
りも小さな振幅とすることを可能にして、バスによる信
号伝送の高速化を実現し、また、信号線の終端電位も＋
０．８ＶというようにＧＴＬバス回路よりも低くでき、
低消費電力の信号伝送を実現することができる。
【０１１１】このとき、受信側の半導体集積回路ＬＳＩ
２〜ＬＳＩ４においては、リファレンス線２に対応して
設けられるスイッチＭＯＳＦＥＴＱ６〜Ｑ８は共にオフ
状態にされている。それ故、リファレンス線２に意図的
に載せられたノイズが、半導体集積回路ＬＳＩ２〜ＬＳ
Ｉ４の接地電位に伝えられることがない。このため、か
かる半導体集積回路ＬＳＩ２〜ＬＳＩ４の論理回路１０
〜１２の接地電位に不所望なノイズがのることがないの
で動作マージンが悪化してしまうという問題も生じな
い。
２〜ＬＳＩ４においては、リファレンス線２に対応して
設けられるスイッチＭＯＳＦＥＴＱ６〜Ｑ８は共にオフ
状態にされている。それ故、リファレンス線２に意図的
に載せられたノイズが、半導体集積回路ＬＳＩ２〜ＬＳ
Ｉ４の接地電位に伝えられることがない。このため、か
かる半導体集積回路ＬＳＩ２〜ＬＳＩ４の論理回路１０
〜１２の接地電位に不所望なノイズがのることがないの
で動作マージンが悪化してしまうという問題も生じな
い。
【０１１２】図１６には、この発明に係る信号伝送回路
の更に他の一実施例の回路図が示されている。この実施
例では、上記終端電圧ＶＴを基準電圧として用いた場合
に対応されている。同図の信号伝送路は、前記図１のよ
うな実施例と同様に半導体集積回路装置を含む電子装置
が実装されるプリント基板等のような実装基板又は大規
模の半導体集積回路に形成される。
の更に他の一実施例の回路図が示されている。この実施
例では、上記終端電圧ＶＴを基準電圧として用いた場合
に対応されている。同図の信号伝送路は、前記図１のよ
うな実施例と同様に半導体集積回路装置を含む電子装置
が実装されるプリント基板等のような実装基板又は大規
模の半導体集積回路に形成される。
【０１１３】この実施例では、上記信号線１及びリファ
レンス線２に信号端子が結合された複数個の半導体集積
回路ＬＳＩ１〜ＬＳＩ４の相互で、信号の受信を行うも
のではなく、半導体集積回路ＬＳＩ１を信号の発信専用
とし、他の半導体集積回路ＬＳＩ２〜ＬＳＩ４を受信専
用とするものである。この構成では、発信専用とされる
半導体集積回路ＬＳＩ１には入力回路１６は基本的には
不要であるが、出力信号のモニターを行うため等に設け
られている。
レンス線２に信号端子が結合された複数個の半導体集積
回路ＬＳＩ１〜ＬＳＩ４の相互で、信号の受信を行うも
のではなく、半導体集積回路ＬＳＩ１を信号の発信専用
とし、他の半導体集積回路ＬＳＩ２〜ＬＳＩ４を受信専
用とするものである。この構成では、発信専用とされる
半導体集積回路ＬＳＩ１には入力回路１６は基本的には
不要であるが、出力信号のモニターを行うため等に設け
られている。
【０１１４】上記のように半導体集積回路ＬＳＩ１〜Ｌ
ＳＩ４が受信専用とされるため、発信専用とされる半導
体集積回路ＬＳＩ１の出力回路１３は、駆動ＭＯＳＦＥ
ＴＱ９と、そこで発生する接地電位のノイズをそのまま
出力端子を介して出力させる。出力端子にはカップリン
グコンデンサＣ５によりリファレンス線２に接続され
る。このように、信号の伝送が一方向にのみ行われる場
合には、出力回路の簡素化が図られる。
ＳＩ４が受信専用とされるため、発信専用とされる半導
体集積回路ＬＳＩ１の出力回路１３は、駆動ＭＯＳＦＥ
ＴＱ９と、そこで発生する接地電位のノイズをそのまま
出力端子を介して出力させる。出力端子にはカップリン
グコンデンサＣ５によりリファレンス線２に接続され
る。このように、信号の伝送が一方向にのみ行われる場
合には、出力回路の簡素化が図られる。
【０１１５】図１７には、上記図１５の実施例における
１ビット分の出力回路と入力回路の一部の一実施例のレ
イアウト図が示されている。同図の回路素子を構成する
各パターンは、公知の半導体集積回路の製造技術により
単結晶シリコンのような半導体基板上において形成され
る。
１ビット分の出力回路と入力回路の一部の一実施例のレ
イアウト図が示されている。同図の回路素子を構成する
各パターンは、公知の半導体集積回路の製造技術により
単結晶シリコンのような半導体基板上において形成され
る。
【０１１６】３２は第２層目のアルミニュウム層からな
り、回路の接地電位を供給する配線とされる。３３も第
２層目のアルミニュウム層からなり、電源電圧ＶＤＤを
供給する配線とされる。上記接地配線３２の下側には、
駆動ＭＯＳＦＥＴＱ１とＱ５が形成される。３９と４０
は第１層目のアルニュウム層からなり、出力ＭＯＳＦＥ
ＴＱ５とＱ１のドレインに接続される。４２も第１層目
のアルニュウム層からなり、出力ＭＯＳＦＥＴＱ５とＱ
１のソースに接続されるとともに、そのまま延びてＣＭ
ＯＳインバータ回路ＩＧ１とＩＧ５を構成するＮチャン
ネル型ＭＯＳＦＥＴのソースと接続される。そして、こ
の配線４２は、上記第２層目のアルミニュウム層３２に
接続されて回路の接地電位が与えられる。
り、回路の接地電位を供給する配線とされる。３３も第
２層目のアルミニュウム層からなり、電源電圧ＶＤＤを
供給する配線とされる。上記接地配線３２の下側には、
駆動ＭＯＳＦＥＴＱ１とＱ５が形成される。３９と４０
は第１層目のアルニュウム層からなり、出力ＭＯＳＦＥ
ＴＱ５とＱ１のドレインに接続される。４２も第１層目
のアルニュウム層からなり、出力ＭＯＳＦＥＴＱ５とＱ
１のソースに接続されるとともに、そのまま延びてＣＭ
ＯＳインバータ回路ＩＧ１とＩＧ５を構成するＮチャン
ネル型ＭＯＳＦＥＴのソースと接続される。そして、こ
の配線４２は、上記第２層目のアルミニュウム層３２に
接続されて回路の接地電位が与えられる。
【０１１７】３７と３８は、ＭＯＳＦＥＴＱ５とＱ１の
ゲート電極を構成するポリシリコン層であり、１層目の
アルミニュウム層からなる配線４８と４９により、上記
ＣＭＯＳインバータ回路ＩＧ５とＩＧ１の出力であるＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔのドレインに接続される。４８−１と４９−１は、ポ
リシリコン層からなり、上記ＣＭＯＳインバータ回路Ｉ
Ｇ５とＩＧ１を構成するＮチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのゲート電極を構成すると
ともに、配線により共通接続されて図示しない論理回路
に接続されて、出力すべき信号が伝えられる。
ゲート電極を構成するポリシリコン層であり、１層目の
アルミニュウム層からなる配線４８と４９により、上記
ＣＭＯＳインバータ回路ＩＧ５とＩＧ１の出力であるＰ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔのドレインに接続される。４８−１と４９−１は、ポ
リシリコン層からなり、上記ＣＭＯＳインバータ回路Ｉ
Ｇ５とＩＧ１を構成するＮチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのゲート電極を構成すると
ともに、配線により共通接続されて図示しない論理回路
に接続されて、出力すべき信号が伝えられる。
【０１１８】Ｒ５は、駆動ＭＯＳＦＥＴＱ５のドレイン
が接続された出力端子３９に接続されるカップリングコ
ンデンサに定常的にバイアス電圧を与える抵抗であり、
ＭＯＳＦＥＴのゲート電極と同時に形成されるポリシリ
コン層により構成される。この抵抗Ｒ５の一端は、回路
の接地電位を与える配線４２に接続され、他端は上記出
力端子３９と一体的に形成される配線に接続される。
が接続された出力端子３９に接続されるカップリングコ
ンデンサに定常的にバイアス電圧を与える抵抗であり、
ＭＯＳＦＥＴのゲート電極と同時に形成されるポリシリ
コン層により構成される。この抵抗Ｒ５の一端は、回路
の接地電位を与える配線４２に接続され、他端は上記出
力端子３９と一体的に形成される配線に接続される。
【０１１９】４１は、入力端子であり、図示しない入力
回路の入力端子と接続される。４２は、上記同様に入力
回路に接地電位を与える内部配線である。３４、３５及
び３６は、上記出力回路と入力回路のセル領域を示すも
のである。このように出力回のセル３４と３５を近接し
て配置することにより、駆動ＭＯＳＦＥＴＱ１のスイッ
チング動作によって接地電位を与える配線にノイズが重
畳した場合でも、Ｑ５がＱ１に隣接して配置されている
ため、同一のノイズをリファレンス線２に出力させるこ
とができる。
回路の入力端子と接続される。４２は、上記同様に入力
回路に接地電位を与える内部配線である。３４、３５及
び３６は、上記出力回路と入力回路のセル領域を示すも
のである。このように出力回のセル３４と３５を近接し
て配置することにより、駆動ＭＯＳＦＥＴＱ１のスイッ
チング動作によって接地電位を与える配線にノイズが重
畳した場合でも、Ｑ５がＱ１に隣接して配置されている
ため、同一のノイズをリファレンス線２に出力させるこ
とができる。
【０１２０】図１８には、この発明に係る情報処理シス
テムの一実施例のブロック図が示されている。この実施
例は、特に制限されないが、ワークステーションのよう
な高速で高性能の情報処理システムに向けられている。
テムの一実施例のブロック図が示されている。この実施
例は、特に制限されないが、ワークステーションのよう
な高速で高性能の情報処理システムに向けられている。
【０１２１】高速で高性能のプロセッサユニットＰＵ
と、前記実施例のような信号伝送回路からなるＡバス
（高速バス）により、バイポーラ型トランジスタ又はバ
イポーラ型トランジスタとＣＭＯＳ回路を組み合わせて
構成されたＢｉ−ＣＭＯＳ構成の高速メモリＭ１及びイ
ンターフェイスＩＮＦと接続される。
と、前記実施例のような信号伝送回路からなるＡバス
（高速バス）により、バイポーラ型トランジスタ又はバ
イポーラ型トランジスタとＣＭＯＳ回路を組み合わせて
構成されたＢｉ−ＣＭＯＳ構成の高速メモリＭ１及びイ
ンターフェイスＩＮＦと接続される。
【０１２２】上記プロセッサユニットＰＵは、上記Ａバ
スを通して高速に高速メモリＭ１等をアクセスしてデー
タ処理を行う。上記Ａバスには、少数点演算や画像処理
等の専門のデータ処理を持つ、コプロサッサユニット等
の周辺装置が必要に応じて接続される。
スを通して高速に高速メモリＭ１等をアクセスしてデー
タ処理を行う。上記Ａバスには、少数点演算や画像処理
等の専門のデータ処理を持つ、コプロサッサユニット等
の周辺装置が必要に応じて接続される。
【０１２３】上記Ａバスは、超ＬＳＩにより構成される
高速、高性能プロセッサユニットそのものに設けられる
内部バスであってもよい。この場合には、Ａバスは半導
体集積回路内に形成される。この場合、外来ノイズの影
響が小さいことと、終端抵抗での発熱を最小に抑えるた
めに終端電圧ＶＴは極限まで小さくされる。例えば、前
記のように０．５Ｖ程度まで小さくされる。
高速、高性能プロセッサユニットそのものに設けられる
内部バスであってもよい。この場合には、Ａバスは半導
体集積回路内に形成される。この場合、外来ノイズの影
響が小さいことと、終端抵抗での発熱を最小に抑えるた
めに終端電圧ＶＴは極限まで小さくされる。例えば、前
記のように０．５Ｖ程度まで小さくされる。
【０１２４】上記インターフェイスＩＮＦは、上記Ａバ
スとＢバスとの間の相互の信号伝達動作を行う機能を持
つ。Ｂバスも、特に制限されないが、前記実施例のよう
な高速で低消費電力のバス回路が用いられる。このＢバ
スには、ＣＭＯＳスタティック型ＲＡＭ等のように比較
的高速のメモリ装置Ｍ２等が接続される。このＢバスに
は、メモリ装置Ｍ２の他、システムの性能や機能に応じ
て必要とされる他の比較的高速の周辺回路が設けられ
る。
スとＢバスとの間の相互の信号伝達動作を行う機能を持
つ。Ｂバスも、特に制限されないが、前記実施例のよう
な高速で低消費電力のバス回路が用いられる。このＢバ
スには、ＣＭＯＳスタティック型ＲＡＭ等のように比較
的高速のメモリ装置Ｍ２等が接続される。このＢバスに
は、メモリ装置Ｍ２の他、システムの性能や機能に応じ
て必要とされる他の比較的高速の周辺回路が設けられ
る。
【０１２５】上記インターフェイスＩＮＦは、上記Ａバ
スとＣバスとの間の相互の信号伝達動作を行う機能も持
つ。Ｃバスは、従来より広く用いられているような汎用
のＴＴＬバスから構成される。これにより、比較的動作
が遅くてよいダイナミック型ＲＡＭのようなメモリ装置
Ｍ３や、磁気ディスク用のコントロール回路、ディスプ
レイ装置、プリンタ、あるいはキーボードといったよう
な入出力装置Ｉ／Ｏが接続される。
スとＣバスとの間の相互の信号伝達動作を行う機能も持
つ。Ｃバスは、従来より広く用いられているような汎用
のＴＴＬバスから構成される。これにより、比較的動作
が遅くてよいダイナミック型ＲＡＭのようなメモリ装置
Ｍ３や、磁気ディスク用のコントロール回路、ディスプ
レイ装置、プリンタ、あるいはキーボードといったよう
な入出力装置Ｉ／Ｏが接続される。
【０１２６】このようなＣバスもシステム内に組み込む
ことにより、動作速度が要求されない周辺回路を、既存
のメモリ装置、入出力装置及びバス回路をそのまま流用
できるという利点が生じる。
ことにより、動作速度が要求されない周辺回路を、既存
のメモリ装置、入出力装置及びバス回路をそのまま流用
できるという利点が生じる。
【０１２７】すなわち、この実施例の情報処理システム
では、表示装置やプリンタ、キーボードといったような
データ転送の速度が遅くてよいものは従来のＴＴＬバス
に接続し、データ転送の速度を速くしたり、その消費電
力が問題になる部分では、本発明に係る信号伝送回路を
用いるようにすることによって、合理的で効率的な情報
処理システムを構成することができる。
では、表示装置やプリンタ、キーボードといったような
データ転送の速度が遅くてよいものは従来のＴＴＬバス
に接続し、データ転送の速度を速くしたり、その消費電
力が問題になる部分では、本発明に係る信号伝送回路を
用いるようにすることによって、合理的で効率的な情報
処理システムを構成することができる。
【０１２８】図１９には、上記信号伝送回路が適用され
たワークステーションシステムの他の一実施例のブロッ
ク図が示される。この実施例のワークステーションシス
テムは各種データ処理を行う高性能プロセッサユニット
５７、高性能プロセッサユニット５７のワーク領域及び
データの一時記憶領域などとされる高速メモリユニット
５８、各種周辺装置とインタフェースされるＩ／Ｏコン
トロールユニット６１、その他周辺ＬＳＩとして位置付
けられるような一般目的のＬＳＩ６０、及び上記それら
のインタフェース制御を行うためのインタフェースＬＳ
Ｉ５９を備える。
たワークステーションシステムの他の一実施例のブロッ
ク図が示される。この実施例のワークステーションシス
テムは各種データ処理を行う高性能プロセッサユニット
５７、高性能プロセッサユニット５７のワーク領域及び
データの一時記憶領域などとされる高速メモリユニット
５８、各種周辺装置とインタフェースされるＩ／Ｏコン
トロールユニット６１、その他周辺ＬＳＩとして位置付
けられるような一般目的のＬＳＩ６０、及び上記それら
のインタフェース制御を行うためのインタフェースＬＳ
Ｉ５９を備える。
【０１２９】上記高性能プロセッサユニット５７とイン
タフェースＬＳＩ５９はバス７０によって結合され、イ
ンタフェースＬＳＩ６３と高速メモリユニッ６２はバス
（Ａ）によって結合される。インタフェースＬＳＩ５
９、Ｉ／Ｏコントロールユニット６１、及び一般目的の
ＬＳＩ６０はＴＴＬインタフェースバス（Ｃ）によって
結合される。
タフェースＬＳＩ５９はバス７０によって結合され、イ
ンタフェースＬＳＩ６３と高速メモリユニッ６２はバス
（Ａ）によって結合される。インタフェースＬＳＩ５
９、Ｉ／Ｏコントロールユニット６１、及び一般目的の
ＬＳＩ６０はＴＴＬインタフェースバス（Ｃ）によって
結合される。
【０１３０】このワークステーションシステムにおいて
上記バス（Ａ）及び（Ｃ）が上記信号線１とリファレン
ス線２を用いた低消費電力型の高速バスとされる。そし
て、高性能プロセッサユニット５７、インタフェースユ
ニット５９、高速メモリユニット５８は、図１１又は図
１５等において説明した半導体集積回路ＬＳＩ１〜ＬＳ
Ｉ４に代表される半導体集積回路によって構成される。
したがって、高速プロセッサユニット５７と高速メモリ
ユニット５８との間でのデータ伝送に際してグランドノ
イズによる誤動作を防止できるので、その信号振幅を従
来のＧＴＬバス回路より小さくしても、高い信頼性を以
って高速信号伝送を実現できる。
上記バス（Ａ）及び（Ｃ）が上記信号線１とリファレン
ス線２を用いた低消費電力型の高速バスとされる。そし
て、高性能プロセッサユニット５７、インタフェースユ
ニット５９、高速メモリユニット５８は、図１１又は図
１５等において説明した半導体集積回路ＬＳＩ１〜ＬＳ
Ｉ４に代表される半導体集積回路によって構成される。
したがって、高速プロセッサユニット５７と高速メモリ
ユニット５８との間でのデータ伝送に際してグランドノ
イズによる誤動作を防止できるので、その信号振幅を従
来のＧＴＬバス回路より小さくしても、高い信頼性を以
って高速信号伝送を実現できる。
【０１３１】図２０には、上記ワークステーションシス
テムの一実施例の外観図が示されている。高速バスによ
り構成されるシステム全体はシステムボード６２に搭載
される。高性能プロセッサユニット５７は、それぞれが
モジュールボード６３に搭載されたプロセッサＬＳＩ６
５から構成される。１つのモジュールボード６３に搭載
されたプロセッサＬＳＩ６５間の伝送路は、かかるモジ
ュールボード上に形成されたプリント配線により構成さ
れる。複数のモジュールボード間の接続は、システムボ
ードに設けられたコネクタとシステムボードに形成され
たプリント配線により行われる。
テムの一実施例の外観図が示されている。高速バスによ
り構成されるシステム全体はシステムボード６２に搭載
される。高性能プロセッサユニット５７は、それぞれが
モジュールボード６３に搭載されたプロセッサＬＳＩ６
５から構成される。１つのモジュールボード６３に搭載
されたプロセッサＬＳＩ６５間の伝送路は、かかるモジ
ュールボード上に形成されたプリント配線により構成さ
れる。複数のモジュールボード間の接続は、システムボ
ードに設けられたコネクタとシステムボードに形成され
たプリント配線により行われる。
【０１３２】同様に、高速メモリユニット５８は、それ
ぞれがモジュールボード６４に搭載された高速メモリＬ
ＳＩ６６から構成される。１つのモジュールボード６４
に搭載された高速メモリＬＳＩ６６に対するアクセス
は、かかるモジュールボード上に形成されたプリント配
線、システムボードに設けられたコネクタとシステムボ
ードに形成されたプリント配線からなる信号線１とリリ
ファレンス線２により構成される高速バスにより行われ
る。システムボード６２には、インタフェースユニット
５９を構成するインターフェイスＬＳＩ６７が搭載さ
れ、かかるシステムボード６２上に形成されたプリント
配線により接続される。
ぞれがモジュールボード６４に搭載された高速メモリＬ
ＳＩ６６から構成される。１つのモジュールボード６４
に搭載された高速メモリＬＳＩ６６に対するアクセス
は、かかるモジュールボード上に形成されたプリント配
線、システムボードに設けられたコネクタとシステムボ
ードに形成されたプリント配線からなる信号線１とリリ
ファレンス線２により構成される高速バスにより行われ
る。システムボード６２には、インタフェースユニット
５９を構成するインターフェイスＬＳＩ６７が搭載さ
れ、かかるシステムボード６２上に形成されたプリント
配線により接続される。
【０１３３】低速用バスからなるシステムは、他のシス
テムボード上に纏められて構成される。上記インターフ
ェイスＬＳＩ６７を通した低速バスは、それが搭載され
たシステムボード６２に形成されたプリント配線及び図
示しないコネクタを介してフラットケーブル等の配線手
段を通して上記システムボードの低速バスと接続され
る。
テムボード上に纏められて構成される。上記インターフ
ェイスＬＳＩ６７を通した低速バスは、それが搭載され
たシステムボード６２に形成されたプリント配線及び図
示しないコネクタを介してフラットケーブル等の配線手
段を通して上記システムボードの低速バスと接続され
る。
【０１３４】図２１には、上記高速バスにおける信号線
１とリファレンス線２とのパターン図が示されている。
同図（Ａ）のバスは、０からｎまでのｎ＋１ビットのバ
スにおいて信号線１とリファレンス線２を一本対一本で
対応させて設けた例である。この場合には、各出力ビッ
トの信号線１及びリファレンス線２には完全同相のノイ
ズが載り、駆動ＭＯＳＦＥＴＱ１のスイッチングノイズ
をキャンセルする作用を完全化することができる。ま
た、全ての隣接信号線１の間にはリファレンス線２が介
在されるから、接地電位ＧＮＤ又は電源電圧ＶＴなどが
与えられるリファレンス２はシールド線として機能さ
れ、隣接信号線間の容量性カップリングによるノイズの
影響などを最小限にすることができる。
１とリファレンス線２とのパターン図が示されている。
同図（Ａ）のバスは、０からｎまでのｎ＋１ビットのバ
スにおいて信号線１とリファレンス線２を一本対一本で
対応させて設けた例である。この場合には、各出力ビッ
トの信号線１及びリファレンス線２には完全同相のノイ
ズが載り、駆動ＭＯＳＦＥＴＱ１のスイッチングノイズ
をキャンセルする作用を完全化することができる。ま
た、全ての隣接信号線１の間にはリファレンス線２が介
在されるから、接地電位ＧＮＤ又は電源電圧ＶＴなどが
与えられるリファレンス２はシールド線として機能さ
れ、隣接信号線間の容量性カップリングによるノイズの
影響などを最小限にすることができる。
【０１３５】同図（Ｂ）は８本の信号線毎に１本のリフ
ァレンス線２を共有させる構成であり、（Ｃ）は１６本
の信号線毎に１本のリファレンス線２を共有させる構成
である。（Ｂ）及び（Ｃ）の構成は、リファレンス線２
を共有する信号線１の１本でも駆動トランジスタＱ１等
のスイッチングノイズを受けると、当該共有されるリフ
ァレンス線２にも同相でそのノイズが載るため、当該ス
イッチングノイズを受けない信号線の入力回路にとって
リファレンス線２のそのようなノイズ成分は不所望な成
分となる。但し、複数の信号線に共有されるリファレン
ス線２に与えられるその様なノイズの変化若しくはピー
ク値は信号線に一対一対応されるリファレンス線に与え
られるノイズに比べて小さくされるから、１本のリファ
レンス線２が共有される信号線１の本数を適当に制限す
ることによって、駆動トランジスタＱ１等のスイッチン
グノイズによる影響を同様に解消することができる。
ァレンス線２を共有させる構成であり、（Ｃ）は１６本
の信号線毎に１本のリファレンス線２を共有させる構成
である。（Ｂ）及び（Ｃ）の構成は、リファレンス線２
を共有する信号線１の１本でも駆動トランジスタＱ１等
のスイッチングノイズを受けると、当該共有されるリフ
ァレンス線２にも同相でそのノイズが載るため、当該ス
イッチングノイズを受けない信号線の入力回路にとって
リファレンス線２のそのようなノイズ成分は不所望な成
分となる。但し、複数の信号線に共有されるリファレン
ス線２に与えられるその様なノイズの変化若しくはピー
ク値は信号線に一対一対応されるリファレンス線に与え
られるノイズに比べて小さくされるから、１本のリファ
レンス線２が共有される信号線１の本数を適当に制限す
ることによって、駆動トランジスタＱ１等のスイッチン
グノイズによる影響を同様に解消することができる。
【０１３６】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） 信号の伝送路と基準電圧の伝送路とを並走する
ようにされた一対のペア配線を用い、信号の伝送路の特
性インピーダンスに整合した終端抵抗を終端電圧に接続
するとともに、基準電圧の伝送路の特性インピーダンス
に整合した終端抵抗を上記終端電圧又は回路の接地電位
に接続し、それに接続される送信回路をオープンドレイ
ン出力回路を用いて信号伝送を行う方法ないし構成によ
り、伝送される信号は、終端電圧に対応した小振幅にす
ることができ、そこでの電力消費を大幅に低減させるこ
とができるという効果が得られる。
記の通りである。すなわち、 （１） 信号の伝送路と基準電圧の伝送路とを並走する
ようにされた一対のペア配線を用い、信号の伝送路の特
性インピーダンスに整合した終端抵抗を終端電圧に接続
するとともに、基準電圧の伝送路の特性インピーダンス
に整合した終端抵抗を上記終端電圧又は回路の接地電位
に接続し、それに接続される送信回路をオープンドレイ
ン出力回路を用いて信号伝送を行う方法ないし構成によ
り、伝送される信号は、終端電圧に対応した小振幅にす
ることができ、そこでの電力消費を大幅に低減させるこ
とができるという効果が得られる。
【０１３７】（２） 信号の伝送路と基準電圧の伝送路
とを並走するようにされた一対のペア配線を用い、信号
の伝送路の特性インピーダンスに整合した終端抵抗を終
端電圧に接続するとともに、基準電圧の伝送路の特性イ
ンピーダンスに整合した終端抵抗を上記終端電圧又は回
路の接地電位に接続し、それに接続される受信回路を上
記終端電圧の約１／２に設定されたオフセットが設けら
れた差動入力回路を用いることにより、信号伝送路にの
るコモンモードのノイズが差動入力回路により相殺さ
れ、しかもオフセットによって高精度の基準電圧が設定
できるから上記の小振幅の信号に対して十分なレベルマ
ージンを採ることができるという効果が得られる。
とを並走するようにされた一対のペア配線を用い、信号
の伝送路の特性インピーダンスに整合した終端抵抗を終
端電圧に接続するとともに、基準電圧の伝送路の特性イ
ンピーダンスに整合した終端抵抗を上記終端電圧又は回
路の接地電位に接続し、それに接続される受信回路を上
記終端電圧の約１／２に設定されたオフセットが設けら
れた差動入力回路を用いることにより、信号伝送路にの
るコモンモードのノイズが差動入力回路により相殺さ
れ、しかもオフセットによって高精度の基準電圧が設定
できるから上記の小振幅の信号に対して十分なレベルマ
ージンを採ることができるという効果が得られる。
【０１３８】（３） 上記出力回路の出力端子と信号伝
送路の接続点との間に直列抵抗を設けることによって、
バスラインの接続点における特性インピーダンスの乱れ
を小さくでき、これによりそこでの電圧反射も小さくな
るから低振幅の信号伝達と相俟って高速な信号伝送を行
わせることができるという効果が得られる。
送路の接続点との間に直列抵抗を設けることによって、
バスラインの接続点における特性インピーダンスの乱れ
を小さくでき、これによりそこでの電圧反射も小さくな
るから低振幅の信号伝達と相俟って高速な信号伝送を行
わせることができるという効果が得られる。
【０１３９】（４） 上記出力回路としてオープンドレ
インの出力回路を用いることにより、ワイヤードオア論
理が採れるとともに、それぞれが異なる種類の電源電圧
を持つ複数のディジタル回路を接続して相互に信号伝達
を行わせることができるという効果が得られる。
インの出力回路を用いることにより、ワイヤードオア論
理が採れるとともに、それぞれが異なる種類の電源電圧
を持つ複数のディジタル回路を接続して相互に信号伝達
を行わせることができるという効果が得られる。
【０１４０】（５） 上記駆動ＭＯＳＦＥＴのターン・
オン又はターン・オフによって生ずる半導体集積回路内
部でのグランドノイズは、駆動ＭＯＳＦＥＴを介して信
号線１に伝達され、また、当該駆動ＭＯＳＦＥＴと同期
してスイッチ制御されるスイッチングＭＯＳＦＥＴを介
してリファレンス線２にも伝達されるので、信号線１及
びリファレンス線２にその様なグランドノイズを同相で
載せることができ、入力回路に伝達される信号線１とリ
ファレンス線２のレベルには同じノイズが載っているの
で、差動増幅に際して当該ノイズを相殺することができ
る。したがって、伝送すべき信号のＳ／Ｎを向上させ、
信号振幅の低振幅化により高速化と低消費電力化を図る
ことができるという効果が得られる。
オン又はターン・オフによって生ずる半導体集積回路内
部でのグランドノイズは、駆動ＭＯＳＦＥＴを介して信
号線１に伝達され、また、当該駆動ＭＯＳＦＥＴと同期
してスイッチ制御されるスイッチングＭＯＳＦＥＴを介
してリファレンス線２にも伝達されるので、信号線１及
びリファレンス線２にその様なグランドノイズを同相で
載せることができ、入力回路に伝達される信号線１とリ
ファレンス線２のレベルには同じノイズが載っているの
で、差動増幅に際して当該ノイズを相殺することができ
る。したがって、伝送すべき信号のＳ／Ｎを向上させ、
信号振幅の低振幅化により高速化と低消費電力化を図る
ことができるという効果が得られる。
【０１４１】（６） 上記（５）の構成では、信号送出
を行う出力回路においてのみ、駆動トランジスタと同期
してグランドノイズをリファレンス線に伝えるスイッチ
ＭＯＳＦＥＴがオン状態にされるから、受信を行う半導
体集積回路を含めた送信側以外の半導体集積回路では、
上グランドノイズが接地電位に伝わるのを防止すること
ができるという効果が得られる。
を行う出力回路においてのみ、駆動トランジスタと同期
してグランドノイズをリファレンス線に伝えるスイッチ
ＭＯＳＦＥＴがオン状態にされるから、受信を行う半導
体集積回路を含めた送信側以外の半導体集積回路では、
上グランドノイズが接地電位に伝わるのを防止すること
ができるという効果が得られる。
【０１４２】（７） リファレンス線を接地電位ＧＮＤ
又は終端電圧ＶＴに終端させる構成においては、回路ボ
ード上に参照電位Ｖｒｅｆを発生させる回路が不要にで
きるという効果が得られる。
又は終端電圧ＶＴに終端させる構成においては、回路ボ
ード上に参照電位Ｖｒｅｆを発生させる回路が不要にで
きるという効果が得られる。
【０１４３】（８） リファレンス線２に直接参照電位
Ｖｒｅｆを供給する場合には、回路ボード上に参照電位
Ｖｒｅｆの発生回路を設けなければならないが、入力回
路には特別な入力オフセットを設定しなくてもよいの
で、既存のＧＴＬバス回路との共存若しくはＧＴＬバス
回路との直接インタフェースが可能になるという効果が
得られる。
Ｖｒｅｆを供給する場合には、回路ボード上に参照電位
Ｖｒｅｆの発生回路を設けなければならないが、入力回
路には特別な入力オフセットを設定しなくてもよいの
で、既存のＧＴＬバス回路との共存若しくはＧＴＬバス
回路との直接インタフェースが可能になるという効果が
得られる。
【０１４４】（９） 信号線１とリファレンス線２を一
対一対応させてバスを構成する場合には、各出力ビット
の信号線１及びリファレンス線２には完全同相のノイズ
が載り、駆動ＭＯＳＦＥＴのスイッチングノイズをキャ
ンセルする作用を完全化することができる。また、全て
の隣接信号線１の間にはリファレンス線２が介在される
から、接地電位ＧＮＤや終端電圧ＶＴなどが与えられる
リファレンス２はシールド線として機能され、隣接信号
線間の容量性カップリングによるノイズの影響を最小限
にすることができるという効果が得られる。
対一対応させてバスを構成する場合には、各出力ビット
の信号線１及びリファレンス線２には完全同相のノイズ
が載り、駆動ＭＯＳＦＥＴのスイッチングノイズをキャ
ンセルする作用を完全化することができる。また、全て
の隣接信号線１の間にはリファレンス線２が介在される
から、接地電位ＧＮＤや終端電圧ＶＴなどが与えられる
リファレンス２はシールド線として機能され、隣接信号
線間の容量性カップリングによるノイズの影響を最小限
にすることができるという効果が得られる。
【０１４５】（１０） リファレンス線２を複数の信号
線１に共有させてバスを構成する場合には、グランドノ
イズによる誤動作防止のマージンが小さくされるが、リ
ファレンス線の本数を減らすことができるという効果が
得られる。
線１に共有させてバスを構成する場合には、グランドノ
イズによる誤動作防止のマージンが小さくされるが、リ
ファレンス線の本数を減らすことができるという効果が
得られる。
【０１４６】（１１） リファレンス線２に基準電圧と
して終端電圧ＶＴを供給し、それを基準にした入力回路
のオフセット電圧により実質的な参照電圧を形成するこ
とにより、終端電圧が大きく変動した場合のレベルマー
ジンの確保や、終端電圧の設定幅を広くしても所望のレ
ベルマージンを確保できるという効果が得られる。
して終端電圧ＶＴを供給し、それを基準にした入力回路
のオフセット電圧により実質的な参照電圧を形成するこ
とにより、終端電圧が大きく変動した場合のレベルマー
ジンの確保や、終端電圧の設定幅を広くしても所望のレ
ベルマージンを確保できるという効果が得られる。
【０１４７】（１２） 上記の高速バス回路を用いた高
速情報処理部と、従来の低速バスを用いた低速情報処理
部とをインターフェイス回路を介して相互に接続して階
層的にシステムを構築することにより、それぞれの信号
伝達速度に応じた効率のよい情報処理が行えるという効
果が得られる。
速情報処理部と、従来の低速バスを用いた低速情報処理
部とをインターフェイス回路を介して相互に接続して階
層的にシステムを構築することにより、それぞれの信号
伝達速度に応じた効率のよい情報処理が行えるという効
果が得られる。
【０１４８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
信号伝送回路を構成する半導体集積回路は必ずしも上記
実施例の出力回路と入力回路の双方を備えなくてもよ
く、個々の半導体集積回路の機能に応じて決定される性
質のものである。また、信号線の終端電圧や参照電位は
上記実施例に限定されず適宜変更可能であり、入力回路
も上記実施例の回路構成に限定されない。また、駆動ト
ランジスタ及びスイッチングトランジスタの導電型は上
記実施例に限定されなく、バイポーラ型トランジスタを
用いるものであってもよい。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
信号伝送回路を構成する半導体集積回路は必ずしも上記
実施例の出力回路と入力回路の双方を備えなくてもよ
く、個々の半導体集積回路の機能に応じて決定される性
質のものである。また、信号線の終端電圧や参照電位は
上記実施例に限定されず適宜変更可能であり、入力回路
も上記実施例の回路構成に限定されない。また、駆動ト
ランジスタ及びスイッチングトランジスタの導電型は上
記実施例に限定されなく、バイポーラ型トランジスタを
用いるものであってもよい。
【０１４９】図１２や図１５の実施例のようにカップリ
ングコンデンサを用いる場合、かかるコンデンサを半導
体集積回路に内蔵させるものであってもよい。この場
合、小さな占有面積で大きな容量値を得るために、誘電
体膜として強誘電体膜を利用するものであってもよい。
あるいは、上記半導体集積回路チップとカップリングコ
ンデンサとをモジュール化して１つのパッケージに収め
るようにしてもよい。このようにすると、１ビット当た
りの端子数を２本にすることができる。
ングコンデンサを用いる場合、かかるコンデンサを半導
体集積回路に内蔵させるものであってもよい。この場
合、小さな占有面積で大きな容量値を得るために、誘電
体膜として強誘電体膜を利用するものであってもよい。
あるいは、上記半導体集積回路チップとカップリングコ
ンデンサとをモジュール化して１つのパッケージに収め
るようにしてもよい。このようにすると、１ビット当た
りの端子数を２本にすることができる。
【０１５０】上記の信号伝送回路は、高速コンピュータ
等における１つの信号処理ユニット内の信号伝送回路と
して用いるものであってもよい。すなわち、信号の伝送
線路の長さが比較的短くてよく、しかも信号伝達を低消
費電力で高速に行う必要のある回路及びシステムに広く
利用できる。
等における１つの信号処理ユニット内の信号伝送回路と
して用いるものであってもよい。すなわち、信号の伝送
線路の長さが比較的短くてよく、しかも信号伝達を低消
費電力で高速に行う必要のある回路及びシステムに広く
利用できる。
【０１５１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、信号の伝送路と基準電圧の
伝送路とを並走するようにされた一対のペア配線を用
い、信号の伝送路の特性インピーダンスに整合した終端
抵抗を終端電圧に接続するとともに、基準電圧の伝送路
の特性インピーダンスに整合した終端抵抗を上記終端電
圧又は回路の接地電位に接続し、それに接続される送信
回路をオープンドレイン出力回路を用いて信号伝送を行
う方法ないし構成により、伝送される信号は、終端電圧
に対応した小振幅にすることができ、そこでの電力消費
を大幅に低減させることができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、信号の伝送路と基準電圧の
伝送路とを並走するようにされた一対のペア配線を用
い、信号の伝送路の特性インピーダンスに整合した終端
抵抗を終端電圧に接続するとともに、基準電圧の伝送路
の特性インピーダンスに整合した終端抵抗を上記終端電
圧又は回路の接地電位に接続し、それに接続される送信
回路をオープンドレイン出力回路を用いて信号伝送を行
う方法ないし構成により、伝送される信号は、終端電圧
に対応した小振幅にすることができ、そこでの電力消費
を大幅に低減させることができる。
【０１５２】信号の伝送路と基準電圧の伝送路とを並走
するようにされた一対のペア配線を用い、信号の伝送路
の特性インピーダンスに整合した終端抵抗を終端電圧に
接続するとともに、基準電圧の伝送路の特性インピーダ
ンスに整合した終端抵抗を上記終端電圧又は回路の接地
電位に接続し、それに接続される受信回路を上記終端電
圧の約１／２に設定されたオフセットが設けられた差動
入力回路を用いることにより、信号伝送路にのるコモン
モードのノイズが差動入力回路により相殺され、しかも
オフセットによって高精度の基準電圧が設定できるから
上記の小振幅の信号に対して十分なレベルマージンを採
ることができる。
するようにされた一対のペア配線を用い、信号の伝送路
の特性インピーダンスに整合した終端抵抗を終端電圧に
接続するとともに、基準電圧の伝送路の特性インピーダ
ンスに整合した終端抵抗を上記終端電圧又は回路の接地
電位に接続し、それに接続される受信回路を上記終端電
圧の約１／２に設定されたオフセットが設けられた差動
入力回路を用いることにより、信号伝送路にのるコモン
モードのノイズが差動入力回路により相殺され、しかも
オフセットによって高精度の基準電圧が設定できるから
上記の小振幅の信号に対して十分なレベルマージンを採
ることができる。
【０１５３】上記出力回路の出力端子と信号伝送路の接
続点との間に直列抵抗を設けることによって、バスライ
ンの接続点における特性インピーダンスの乱れを小さく
でき、これによりそこでの電圧反射も小さくなるから低
振幅の信号伝達と相俟って高速な信号伝送を行わせるこ
とができる。
続点との間に直列抵抗を設けることによって、バスライ
ンの接続点における特性インピーダンスの乱れを小さく
でき、これによりそこでの電圧反射も小さくなるから低
振幅の信号伝達と相俟って高速な信号伝送を行わせるこ
とができる。
【０１５４】上記出力回路としてオープンドレインの出
力回路を用いることにより、ワイヤードオア論理が採れ
るとともに、それぞれが異なる種類の電源電圧を持つ複
数のディジタル回路を接続して相互に信号伝達を行わせ
ることができる。
力回路を用いることにより、ワイヤードオア論理が採れ
るとともに、それぞれが異なる種類の電源電圧を持つ複
数のディジタル回路を接続して相互に信号伝達を行わせ
ることができる。
【０１５５】上記駆動ＭＯＳＦＥＴのターン・オン又は
ターン・オフによって生ずる半導体集積回路内部でのグ
ランドノイズは、駆動ＭＯＳＦＥＴを介して信号線１に
伝達され、また、当該駆動ＭＯＳＦＥＴと同期してスイ
ッチ制御されるスイッチングＭＯＳＦＥＴを介してリフ
ァレンス線２にも伝達されるので、信号線１及びリファ
レンス線２にその様なグランドノイズを同相で載せるこ
とができ、入力回路に伝達される信号線１とリファレン
ス線２のレベルには同じノイズが載っているので、差動
増幅に際して当該ノイズを相殺することができる。した
がって、伝送すべき信号のＳ／Ｎを向上させ、信号振幅
の低振幅化により高速化と低消費電力化を図ることがで
きる。
ターン・オフによって生ずる半導体集積回路内部でのグ
ランドノイズは、駆動ＭＯＳＦＥＴを介して信号線１に
伝達され、また、当該駆動ＭＯＳＦＥＴと同期してスイ
ッチ制御されるスイッチングＭＯＳＦＥＴを介してリフ
ァレンス線２にも伝達されるので、信号線１及びリファ
レンス線２にその様なグランドノイズを同相で載せるこ
とができ、入力回路に伝達される信号線１とリファレン
ス線２のレベルには同じノイズが載っているので、差動
増幅に際して当該ノイズを相殺することができる。した
がって、伝送すべき信号のＳ／Ｎを向上させ、信号振幅
の低振幅化により高速化と低消費電力化を図ることがで
きる。
【０１５６】上記の構成では、信号送出を行う出力回路
においてのみ、駆動トランジスタと同期してグランドノ
イズをリファレンス線に伝えるスイッチＭＯＳＦＥＴが
オン状態にされるから、受信を行う半導体集積回路を含
めた送信側以外の半導体集積回路では、上グランドノイ
ズが接地電位に伝わるのを防止することができる。
においてのみ、駆動トランジスタと同期してグランドノ
イズをリファレンス線に伝えるスイッチＭＯＳＦＥＴが
オン状態にされるから、受信を行う半導体集積回路を含
めた送信側以外の半導体集積回路では、上グランドノイ
ズが接地電位に伝わるのを防止することができる。
【０１５７】リファレンス線を接地電位ＧＮＤ又は終端
電圧ＶＴに終端させる構成においては、回路ボード上に
参照電位Ｖｒｅｆを発生させる回路が不要にできる。
電圧ＶＴに終端させる構成においては、回路ボード上に
参照電位Ｖｒｅｆを発生させる回路が不要にできる。
【０１５８】リファレンス線２に直接参照電位Ｖｒｅｆ
を供給する場合には、回路ボード上に参照電位Ｖｒｅｆ
の発生回路を設けなければならないが、入力回路には特
別な入力オフセットを設定しなくてもよいので、既存の
ＧＴＬバス回路との共存若しくはＧＴＬバス回路との直
接インタフェースが可能になる。
を供給する場合には、回路ボード上に参照電位Ｖｒｅｆ
の発生回路を設けなければならないが、入力回路には特
別な入力オフセットを設定しなくてもよいので、既存の
ＧＴＬバス回路との共存若しくはＧＴＬバス回路との直
接インタフェースが可能になる。
【０１５９】信号線１とリファレンス線２を一対一対応
させてバスを構成する場合には、各出力ビットの信号線
１及びリファレンス線２には完全同相のノイズが載り、
駆動ＭＯＳＦＥＴのスイッチングノイズをキャンセルす
る作用を完全化することができるとともに、全ての隣接
信号線１の間にはリファレンス線２が介在されるから、
接地電位ＧＮＤや終端電圧ＶＴなどが与えられるリファ
レンス２はシールド線として機能され、隣接信号線間の
容量性カップリングによるノイズの影響を最小限にする
ことができる。
させてバスを構成する場合には、各出力ビットの信号線
１及びリファレンス線２には完全同相のノイズが載り、
駆動ＭＯＳＦＥＴのスイッチングノイズをキャンセルす
る作用を完全化することができるとともに、全ての隣接
信号線１の間にはリファレンス線２が介在されるから、
接地電位ＧＮＤや終端電圧ＶＴなどが与えられるリファ
レンス２はシールド線として機能され、隣接信号線間の
容量性カップリングによるノイズの影響を最小限にする
ことができる。
【０１６０】リファレンス線２を複数の信号線１に共有
させてバスを構成する場合には、グランドノイズによる
誤動作防止のマージンが小さくされるが、リファレンス
線の本数を減らすことができる。
させてバスを構成する場合には、グランドノイズによる
誤動作防止のマージンが小さくされるが、リファレンス
線の本数を減らすことができる。
【０１６１】リファレンス線２に基準電圧として終端電
圧ＶＴを供給し、それを基準にした入力回路のオフセッ
ト電圧により実質的な参照電圧を形成することにより、
終端電圧が大きく変動した場合のレベルマージンの確保
や、終端電圧の設定幅を広くしても所望のレベルマージ
ンを確保できる。
圧ＶＴを供給し、それを基準にした入力回路のオフセッ
ト電圧により実質的な参照電圧を形成することにより、
終端電圧が大きく変動した場合のレベルマージンの確保
や、終端電圧の設定幅を広くしても所望のレベルマージ
ンを確保できる。
【０１６２】上記の高速バス回路を用いた高速情報処理
部と、従来の低速バスを用いた低速情報処理部とをイン
ターフェイス回路を介して相互に接続して階層的にシス
テムを構築することにより、それぞれの信号伝達速度に
応じた効率のよい情報処理が行える。
部と、従来の低速バスを用いた低速情報処理部とをイン
ターフェイス回路を介して相互に接続して階層的にシス
テムを構築することにより、それぞれの信号伝達速度に
応じた効率のよい情報処理が行える。
【図１】この発明に係る信号伝送回路（バス回路）の一
実施例を示す回路図である。
実施例を示す回路図である。
【図２】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。
示す回路図である。
【図３】図２のバスライン１の特性インピーダンスを説
明するための概念図である。
明するための概念図である。
【図４】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。
示す回路図である。
【図５】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。
示す回路図である。
【図６】この発明に係る信号伝送回路の他の一実施例を
示す回路図である。
示す回路図である。
【図７】この発明に係る信号伝送回路の更に他の一実施
例を示す回路図である。
例を示す回路図である。
【図８】この発明に係る差動入力回路の一実施例を示す
回路図である。
回路図である。
【図９】図１の実施例回路の動作の一例を説明するため
の波形図である。
の波形図である。
【図１０】図７の実施例回路の動作の一例を説明するた
めの波形図である。
めの波形図である。
【図１１】この発明に係る信号伝送回路の更に他の一実
施例を示す回路図である。
施例を示す回路図である。
【図１２】この発明に係る信号伝送回路の更に他の一実
施例を示す回路図である。
施例を示す回路図である。
【図１３】この発明に係る信号伝送回路における接地電
位をリファレンスとした場合の動作の一例を説明するた
めの波形図である。
位をリファレンスとした場合の動作の一例を説明するた
めの波形図である。
【図１４】この発明に係る信号伝送回路における終端電
圧をリファレンスとした場合の動作の一例を説明するた
めの波形図である。
圧をリファレンスとした場合の動作の一例を説明するた
めの波形図である。
【図１５】この発明に係る信号伝送回路の更に他の一実
施例を示す回路図である。
施例を示す回路図である。
【図１６】この発明に係る信号伝送回路の更に他の一実
施例を示すの回路図である。
施例を示すの回路図である。
【図１７】図１５の出力回路と入力回路の一部の一実施
例を示すレイアウト図である。
例を示すレイアウト図である。
【図１８】この発明に係る情報処理システムの一実施例
を示すブロック図である。
を示すブロック図である。
【図１９】上記信号伝送回路が適用されたワークステー
ションシステムの他の一実施例を示すブロック図であ
る。
ションシステムの他の一実施例を示すブロック図であ
る。
【図２０】図１９のワークステーションシステムの一実
施例を示す外観図である。
施例を示す外観図である。
【図２１】この発明に係る高速バスにおける信号線１と
リファレンス線２の一実施例を示すパターン図である。
リファレンス線２の一実施例を示すパターン図である。
【図２２】従来技術（ＧＴＬ）の一例を説明するための
回路図である。
回路図である。
１…信号のバスライン（信号線）、２…基準電圧のバス
ライン（リファレンス線）、３〜５，１３〜１６…出力
回路、６〜８，１６〜１９…差動入力回路、９〜１２…
ＬＯＧＩＣ（情報処理回路又は論理回路）、３２…ＧＮ
Ｄパターン（第２層目アルミニュウム）、３４…ＶＤＤ
パターン（第２層目アルミニュウム）、３４〜３６…入
出力セル領域、３７〜３８…ゲートポリシリコンパター
ン、３９〜４０…出力端子、４１…入力端子、４２〜４
３…配線パターン（第１層目アルミニュウム）、４５，
４７…Ｎチャンネル型ＭＯＳＦＥＴの拡散層、４４，４
６…Ｐチャンネル型ＭＯＳＦＥＴの拡散層、４８−１，
４９−１…ゲートポリシリコンパターン、ＶＴ…終端電
圧、ＲＺ…終端抵抗、ＶＤＤ，ＶＤＤ１〜ＶＤＤ３…Ｌ
ＯＧＩＣ電源電圧、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、ＩＮ
Ｖ１〜ＩＮＶ３，ＩＧ１〜ＩＧ９…インバータ回路、Ｒ
Ｓ…直列抵抗、ＰＵ…プロセッサユニット、Ｍ１〜Ｍ３
…メモリ装置、ＩＮＦ…インターフェイス回路、Ｉ／Ｏ
…入出力装置。ＬＳＩ１〜ＬＳＩ４…半導体集積回路。
ライン（リファレンス線）、３〜５，１３〜１６…出力
回路、６〜８，１６〜１９…差動入力回路、９〜１２…
ＬＯＧＩＣ（情報処理回路又は論理回路）、３２…ＧＮ
Ｄパターン（第２層目アルミニュウム）、３４…ＶＤＤ
パターン（第２層目アルミニュウム）、３４〜３６…入
出力セル領域、３７〜３８…ゲートポリシリコンパター
ン、３９〜４０…出力端子、４１…入力端子、４２〜４
３…配線パターン（第１層目アルミニュウム）、４５，
４７…Ｎチャンネル型ＭＯＳＦＥＴの拡散層、４４，４
６…Ｐチャンネル型ＭＯＳＦＥＴの拡散層、４８−１，
４９−１…ゲートポリシリコンパターン、ＶＴ…終端電
圧、ＲＺ…終端抵抗、ＶＤＤ，ＶＤＤ１〜ＶＤＤ３…Ｌ
ＯＧＩＣ電源電圧、Ｑ１〜Ｑ１９…ＭＯＳＦＥＴ、ＩＮ
Ｖ１〜ＩＮＶ３，ＩＧ１〜ＩＧ９…インバータ回路、Ｒ
Ｓ…直列抵抗、ＰＵ…プロセッサユニット、Ｍ１〜Ｍ３
…メモリ装置、ＩＮＦ…インターフェイス回路、Ｉ／Ｏ
…入出力装置。ＬＳＩ１〜ＬＳＩ４…半導体集積回路。
フロントページの続き (72)発明者 工藤 純也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (19)
- 【請求項１】 並走するようにされた一対の配線の一方
を信号の伝送路として両端にその特性インピーダンスに
整合した終端抵抗を介して終端電圧を供給し、上記一対
の配線の他方を基準電圧の伝送路として両端にその特性
インピーダンスに整合した終端抵抗を介して上記終端電
圧又は回路の接地電位を供給し、送信側からは接地電位
と出力端子の間に設けられた駆動トランジスタにより信
号送出を行い、受信側では上記終端電圧の約１／２に設
定されたオフセット電圧により基準電圧を発生し、上記
終端電圧が供給された増幅トランジスタと入力信号が供
給された増幅トランジスタとが差動動作を行うようにし
て信号受信を行うことを特徴とする信号伝送方法。 - 【請求項２】 信号の伝送路と基準電圧の伝送路とを並
走するようにされた一対の配線により構成し、信号側配
線の両端と終端電圧との間にその特性インピーダンスに
整合した終端抵抗を接続し、基準電圧側配線の両端と終
端電圧又は回路の接地電位との間にその特性インピーダ
ンスに整合した終端抵抗を接続し、上記信号伝送路の任
意の箇所に設けられる受信回路を上記終端電圧の約１／
２に設定されたオフセット電圧により伝送路の基準電圧
を受ける増幅トランジスタと伝送路を通して入力された
入力信号を受ける増幅トランジスタとが差動動作を行う
ようにされた入力段回路により構成し、送信回路を接地
電位と出力端子との間に設けられた駆動トランジスタに
より構成してなることを特徴とする信号伝送回路。 - 【請求項３】 上記出力回路は、オープンドレイン出力
回路であり、その出力端子と信号伝送路の接続点との間
にインピーダンス整合用の直列抵抗が設けられ、これと
同様な抵抗が回路の接地電位と基準電圧の伝送路の接続
点との間に設けられるものであることを特徴とする請求
項２の信号伝送回路。 - 【請求項４】 上記伝送路は複数対の配線からなり、受
信回路と送信回路とは複数対の配線に対して複数回路が
設けられるものであることを特徴とする請求項１、請求
項２又は請求項３の信号伝送回路。 - 【請求項５】 両端に終端抵抗を介して終端電圧を受け
る第１の配線と、上記第１の配線に並設されてなり、両
端に終端抵抗を介して回路の接地電位を受ける第２の配
線と、上記第１及び第２の配線に結合される出力回路を
有する第１の半導体集積回路と、上記第１及び第２の配
線に結合される入力回路を有する第２の半導体集積回路
とを備え、上記出力回路は、上記第１の配線と回路の接
地電位との間に配置され出力信号にてスイッチ制御され
る駆動トランジスタと、上記第２の配線と回路の接地電
位との間に配置され上記駆動トランジスタのオン／オフ
状態に同期してスイッチ制御されるスイッチングトラン
ジスタとを含み、上記入力回路は、上記終端電圧の約１
／２に設定されたオフセット電圧により第２の配線の接
地電位が供給された増幅トランジスタと上記第１の配線
から伝えられる入力信号が供給された増幅トランジスタ
とが差動動作を行うような入力段回路を含むものである
ことを特徴とする信号伝送回路。 - 【請求項６】 両端に終端抵抗を介して終端電圧をそれ
ぞれ受ける複数の第１の配線と、これに対応して並設さ
れてなり、両端に終端抵抗を介してそれぞれ回路の接地
電位を受ける複数の第２の信号線とによって構成される
バスラインと、上記バスラインにおいて対を成す第１及
び第２の配線毎に各別に結合される複数の出力回路を有
する第１の半導体集積回路と、上記バスラインにおいて
対を成す第１及び第２の配線毎に各別に結合される複数
の入力回路を有する第２の半導体集積回路とを備え、上
記それぞれの出力回路は、上記第１の配線と回路の接地
電位との間に配置され出力信号にてスイッチ制御される
駆動トランジスタと、上記第２の配線と回路の接地電位
との間に配置され上記駆動トランジスタのオン／オフ状
態に同期してスイッチ制御されるスイッチングトランジ
スタとを含み、上記それぞれの入力回路は、上記終端電
圧の約１／２に設定されたオフセット電圧により第２の
配線の接地電位が供給された増幅トランジスタと上記第
１の配線から伝えられる入力信号が供給された増幅トラ
ンジスタとが差動動作を行う入力段回路を含むものであ
ることを特徴とする信号伝送回路。 - 【請求項７】 複数ビットからなる出力信号を並列出力
可能とされた複数からなる出力回路を備えた第１の半導
体集積回路と、複数ビットからなる並列入力可能とされ
た複数からはなる入力回路とを備えた第２の半導体集積
回路と、両端に終端抵抗を介して終端電圧を受け、上記
出力回路及び入力回路がそのビット対応で結合される複
数の第１の配線と、両端に終端抵抗を介して回路の接地
電位を受け、複数ビット分を一群とする上記出力回路及
び入力回路毎に、又は全ビット分の上記出力回路及び入
力回路毎に共通接続された複数若しくは単数の第２の配
線とを備え、上記それぞれの出力回路は、上記第１の配
線と回路の接地電位との間に配置され出力信号にてスイ
ッチ制御される駆動トランジスタと、上記第２の配線と
回路の接地電位との間に配置され上記駆動トランジスタ
のオン／オフ状態に同期してスイッチ制御されるスイッ
チングトランジスタとを含み、上記それぞれの入力回路
は、上記終端電圧の約１／２に設定されたオフセット電
圧により第２の配線の接地電位が供給された増幅トラン
ジスタと上記第１の配線から伝えられる入力信号が供給
された増幅トランジスタとが差動動作を行う入力段回路
を含むものであることを特徴とする信号伝送回路。 - 【請求項８】 両端に終端抵抗を介して終端電圧を受け
る第１の配線と、上記第１の信号線に並設されてなり、
両端に終端抵抗を介して参照電位を受ける第２の配線
と、上記第１及び第２の信号線に結合される出力回路を
有する第１の半導体集積回路と、上記第１及び第２の配
線に結合される入力回路を有する第２の半導体集積回路
とを備え、上記出力回路は、上記第１の配線と回路の接
地電位との間に配置され出力信号にてスイッチ制御され
る駆動トランジスタと、上記第２の配線と参照電位との
間に配置され上記駆動トランジスタのオン／オフ状態に
同期してオン／オフ状態にスイッチ制御されるスイッチ
ングトランジスタとを含み、上記入力回路は、第１の配
線のレベルと第２の配線のレベルとの差を差動増幅する
差動増幅回路を含むものであることを特徴とする信号伝
送回路。 - 【請求項９】 両端に終端抵抗を介して終端電圧を受け
る複数の第１の配線とこれに対応して並設されて参照電
位を受ける第２の信号線とによって構成される複数ビッ
ト分のバスラインと、上記バスラインにおいて対を成す
第１及び第２の配線毎に各別に結合される複数の出力回
路を有する第１の半導体集積回路と、上記バスラインに
おいて対を成す第１及び第２の配線毎に各別に結合され
る複数の入力回路を有する第２の半導体集積回路とを備
え、上記それぞれの出力回路は、上記第１の配線と回路
の接地電位との間に配置され出力制御信号にてスイッチ
制御される駆動トランジスタと、上記第２の配線と参照
電位との間に配置され上記駆動トランジスタのオン状態
に同期してオン状態に制御されるスイッチングトランジ
スタ及び上記参照電位と接地電位との間に配置されたカ
ップリングコンデンサとを含み、上記入力回路は、第１
の配線のレベルと第２の配線のレベルとの差を差動増幅
する差動増幅回路を含むものであることを特徴とする信
号伝送回路。 - 【請求項１０】 上記第１の半導体集積回路は第２の半
導体集積回路と同様な上記入力回路を備え、第２の半導
体集積回路は第１の半導体集積回路と同様な出力回路と
を備えて成り、第１と第２の半導体集積回路との間で双
方向に送信と受信とが可能にされるものであるものであ
ることを特徴とする請求項５、請求項６、請求項７、請
求項８又は請求項９の信号伝送回路。 - 【請求項１１】 両端に終端抵抗を介して終端電圧を受
ける第１の配線と、上記第１の配線に並設されてなり、
両端に終端抵抗を介して終端電圧を受ける第２の配線
と、上記第１及び第２の配線に結合される出力回路を有
する第１の半導体集積回路と、上記第１及び第２の配線
に結合される入力回路を有する第２の半導体集積回路と
を備え、上記出力回路は、上記第１の配線と回路の接地
電位との間に配置され出力信号にてスイッチ制御される
駆動トランジスタと、回路の接地電位と出力端子との間
に配置され上記駆動トランジスタのオン／オフ状態に同
期してスイッチ制御されるスイッチングトランジスタ及
び上記出力端子と第２の配線との間に挿入されてなるカ
ップリングコンデンサとを含み、上記入力回路は、上記
終端電圧の約１／２に設定されたオフセット電圧により
第２の配線の終端電圧が供給された増幅トランジスタと
上記第１の配線から伝えられる入力信号が供給された増
幅トランジスタとが差動動作を行うような入力段回路を
含むものであることを特徴とする信号伝送回路。 - 【請求項１２】 両端に終端抵抗を介して終端電圧を受
ける第１の配線と、上記第１の配線に並設されてなり、
両端に終端抵抗を介して終端電圧を受ける第２の配線
と、上記第１及び第２の配線に結合される出力回路を有
する第１の半導体集積回路と、上記第１及び第２の配線
に結合される入力回路を有する第２の半導体集積回路と
を備え、上記出力回路は、上記第１の配線と回路の接地
電位との間に配置され出力信号にてスイッチ制御される
駆動トランジスタと、回路の接地電位と上記第２の配線
に接続される出力端子との間に配置され上記駆動トラン
ジスタのオン／オフ状態に同期してスイッチ制御される
スイッチングトランジスタ及びスイッチングトランジス
タの出力を上記出力端子に伝えるカップリングコンデン
サとを含みとを含み、上記入力回路は、上記終端電圧の
約１／２に設定されたオフセット電圧により第２の配線
の終端電圧が供給された増幅トランジスタと上記第１の
配線から伝えられる入力信号が供給された増幅トランジ
スタとが差動動作を行うような入力段回路を含むもので
あることを特徴とする信号伝送回路。 - 【請求項１３】 上記スイッチングトランジスタには上
記カップリングコンデンサに終端電圧を定常的に与える
バイアス抵抗が並列接続されるものであることを特徴と
する請求項１１又は請求項１２の信号伝送回路。 - 【請求項１４】 上記第１と第２からなる配線は複数か
ら構成され、上記出力回路と入力回路は複数からなる配
線に対応して複数回路が設けられるものであることを特
徴とする請求項１１、請求項１２又は請求項１３の信号
伝送回路。 - 【請求項１５】 上記第１と第２の配線からなる信号伝
送路には、それぞれが異なる任意の電源電圧を持つ複数
のディジタル回路が接続されるものであることを特徴と
する請求項２、請求項３、請求項４、請求項５、請求項
６、請求項７、請求項８、請求項９、請求項１０、請求
項１１、請求項１２、請求項１３又は請求項１４の信号
伝送回路。 - 【請求項１６】 上記終端電圧は１Ｖ以下の低電圧であ
り、入力段回路はＰチャンネル型差動ＭＯＳＦＥＴを用
いた第１の回路と、Ｎチャンネル型差動ＭＯＳＦＥＴを
用いた第２の回路とが縦列形態に接続されてなり、電源
電圧がそれを受ける信号処理回路の電源電圧と同じに設
定されるものであることを特徴とする請求項２、請求項
３、請求項４、請求項５、請求項６、請求項７、請求項
８、請求項９、請求項１０、請求項１１、請求項１２、
請求項１３、請求項１４又は請求項１５の信号伝送回
路。 - 【請求項１７】 上記オフセット電圧は、第１の回路又
は第２の回路の差動ＭＯＳＦＥＴ若しくはそれに対応し
た負荷ＭＯＳＦＥＴ又は差動ＭＯＳＦＥＴと負荷ＭＯＳ
ＦＥＴの組み合わせによるコンダクタンスの比により設
定されるものであることを特徴とする請求項１６の信号
伝送回路。 - 【請求項１８】 上記第１と第２の配線は、半導体集積
回路装置を含む電子部品の実装基板においてプリント配
線により構成されるものであることを特徴とする請求項
２、請求項３、請求項４、請求項５、請求項６、請求項
７、請求項８、請求項９、請求項１０、請求項１１、請
求項１２、請求項１３、請求項１４、請求項１５、請求
項１６又は請求項１７の信号伝送回路。 - 【請求項１９】 信号の伝送路と基準電圧の伝送路とが
並走するようにされた一対のペア配線により構成され、
信号の伝送路の両端に特性インピーダンスに整合した終
端抵抗を介して終端電圧が供給され、基準電圧の伝送路
の両端に特性インピーダンスに整合した終端抵抗を介し
て上記終端電圧又は回路の接地電位が供給されてなる１
ないし複数の伝送路からなる高速バス及びそれに接続さ
れる受信回路が上記終端電圧の約１／２に設定されたオ
フセットにより伝送路を通して入力された基準電圧を受
ける増幅素子と伝送路を通して入力された入力信号を受
ける増幅素子とが差動動作を行うようにされた入力段を
用い、送信回路がオープンドレイン出力回路を用いてそ
れぞれ構成されてなる高速プロセッサと高速メモリ装置
を含む高速情報処理部と、低速バスに接続された低速情
報処理部と、上記高速処理部と低速処理部とのバスを相
互接続させるインターフェイス回路とを備えてなること
を特徴とする情報処理システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323291A JPH07131471A (ja) | 1993-03-19 | 1993-11-29 | 信号伝送方法と信号伝送回路及びそれを用いた情報処理システム |
| US08/202,382 US5483110A (en) | 1993-03-19 | 1994-02-28 | Signal transmission method, signal transmission circuit and information processing system using same |
| KR1019940004994A KR940022279A (ko) | 1993-03-19 | 1994-03-14 | 신호전송방법과 신호전송회로 및 그것을 사용한 정보처리시스템 |
Applications Claiming Priority (5)
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|---|---|---|---|
| JP8542893 | 1993-03-19 | ||
| JP5-248740 | 1993-09-09 | ||
| JP5-85428 | 1993-09-09 | ||
| JP24874093 | 1993-09-09 | ||
| JP5323291A JPH07131471A (ja) | 1993-03-19 | 1993-11-29 | 信号伝送方法と信号伝送回路及びそれを用いた情報処理システム |
Publications (1)
| Publication Number | Publication Date |
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| JPH07131471A true JPH07131471A (ja) | 1995-05-19 |
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ID=27304859
Family Applications (1)
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- 1994-03-14 KR KR1019940004994A patent/KR940022279A/ko not_active Application Discontinuation
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