JP2901660B2 - 信号伝達回路 - Google Patents
信号伝達回路Info
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- JP2901660B2 JP2901660B2 JP1245106A JP24510689A JP2901660B2 JP 2901660 B2 JP2901660 B2 JP 2901660B2 JP 1245106 A JP1245106 A JP 1245106A JP 24510689 A JP24510689 A JP 24510689A JP 2901660 B2 JP2901660 B2 JP 2901660B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、信号伝達回路に関するもので、例えばCM
OS（相補的MOS）又はバイポーラ・CMOS論理回路を基本
構成とするディジタルデータ処理ユニット間のバス接続
等に利用して有効な技術に関するものである。
OS（相補的MOS）又はバイポーラ・CMOS論理回路を基本
構成とするディジタルデータ処理ユニット間のバス接続
等に利用して有効な技術に関するものである。
CMOS又はバイポーラ・CMOS論理回路を基本構成とする
ディジタルデータ処理装置がある。このディジタルデー
タ処理装置は、例えば算術論理演算ユニット等の処理ユ
ニットやメモリユニットのような複数の機能ブロックを
備え、シリコンのような１個の半導体基板に形成されて
いる。
ディジタルデータ処理装置がある。このディジタルデー
タ処理装置は、例えば算術論理演算ユニット等の処理ユ
ニットやメモリユニットのような複数の機能ブロックを
備え、シリコンのような１個の半導体基板に形成されて
いる。
一方、機能ブロック間の信号伝達を高速化する一つの
手段として、信号を例えば0.8Vのような小振幅で伝達す
るECL（Emitter Coupled Logic）インタフェース方式が
ある。このインタフェース方式が上記ディジタルデータ
処理装置等のバス接続に用いられるとき、各機能ブロッ
クは、ECLレベルの入力信号をMOSレベルの内部信号に変
換するECL・MOSレベル変換回路と、MOSレベルの内部信
号をECLレベルの出力信号に変換するMOS・ECLレベル変
換回路とを備えなければならない。
手段として、信号を例えば0.8Vのような小振幅で伝達す
るECL（Emitter Coupled Logic）インタフェース方式が
ある。このインタフェース方式が上記ディジタルデータ
処理装置等のバス接続に用いられるとき、各機能ブロッ
クは、ECLレベルの入力信号をMOSレベルの内部信号に変
換するECL・MOSレベル変換回路と、MOSレベルの内部信
号をECLレベルの出力信号に変換するMOS・ECLレベル変
換回路とを備えなければならない。
しかしECLレベルは本来バイポーラロジックの信号レ
ベルでありMOSで上記レベル変換回路を実現しようとす
ると技術的困難を伴う。MOS論理回路だけであれば信号
振幅を下げる目的のために、あえてECLレベルを採用す
る必要はない。この考えに基づくインタフェース回路を
発表した例として、1988年10月のICCD学会論文344頁〜3
47頁に記載がある。これは、第４図に示されるように機
能ブロック１に含まれるバスドライバ２と機能ブロック
３に含まれるバスレシーバ４とを接続する相補伝送線路
D0，▲▼に、終端抵抗Z0を介して電圧Vdd/2を与え
るように構成されている。ここで電圧Vddは機能ブロッ
ク1,3内の電源電圧レベルである。
ベルでありMOSで上記レベル変換回路を実現しようとす
ると技術的困難を伴う。MOS論理回路だけであれば信号
振幅を下げる目的のために、あえてECLレベルを採用す
る必要はない。この考えに基づくインタフェース回路を
発表した例として、1988年10月のICCD学会論文344頁〜3
47頁に記載がある。これは、第４図に示されるように機
能ブロック１に含まれるバスドライバ２と機能ブロック
３に含まれるバスレシーバ４とを接続する相補伝送線路
D0，▲▼に、終端抵抗Z0を介して電圧Vdd/2を与え
るように構成されている。ここで電圧Vddは機能ブロッ
ク1,3内の電源電圧レベルである。
この回路構成は以下の点に着目して提案されたもので
ある。
ある。
半導体集積回路の微細化技術が進み回路が高速化され
て来ると負荷容量の大きなノードは消費電力が増大して
問題となる。すなわち出力回路の消費電力Pdは Pd＝Ｃ・V2・ｆ と表され、Ｃは負荷容量、Ｖは振幅、ｆは周波数であ
る。Ｃが大きく、動作周波数が高い場合、消費電力を低
減するのに信号振幅Ｖを下げると効果の大きいことがわ
かる。更に高速化した場合、信号振幅が大きいと立上り
・立下がり時間を要するので、ある周波数以上は波形が
正しく伝わらなくなる。したがって、信号振幅を小さく
すれば、それらの制限が緩和され最高伝達周波数を更に
高くすることができる。このようなことからCMOS論理の
機能ブロックをECLレベルを用いないで低振幅信号を用
いて機能ブロック間を接続しようとするものである。
尚、第５図には第４図の回路による伝達信号波形の一例
が示されている。
て来ると負荷容量の大きなノードは消費電力が増大して
問題となる。すなわち出力回路の消費電力Pdは Pd＝Ｃ・V2・ｆ と表され、Ｃは負荷容量、Ｖは振幅、ｆは周波数であ
る。Ｃが大きく、動作周波数が高い場合、消費電力を低
減するのに信号振幅Ｖを下げると効果の大きいことがわ
かる。更に高速化した場合、信号振幅が大きいと立上り
・立下がり時間を要するので、ある周波数以上は波形が
正しく伝わらなくなる。したがって、信号振幅を小さく
すれば、それらの制限が緩和され最高伝達周波数を更に
高くすることができる。このようなことからCMOS論理の
機能ブロックをECLレベルを用いないで低振幅信号を用
いて機能ブロック間を接続しようとするものである。
尚、第５図には第４図の回路による伝達信号波形の一例
が示されている。
しかしながら第４図に示されるような回路形式では、
信号伝送路の終端電源電圧として回路の電圧と異なる電
圧を必要とするので２電源を要し、そのための電源回路
を特別に用意しなければならないという問題点がある。
信号伝送路の終端電源電圧として回路の電圧と異なる電
圧を必要とするので２電源を要し、そのための電源回路
を特別に用意しなければならないという問題点がある。
この発明の目的は終端回路を含む小信号振幅の信号伝
達回路を１電源で実現することができるようにするもの
である。
達回路を１電源で実現することができるようにするもの
である。
本発明の前記並びにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面から明らかになるであろう。
明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、モジュール間を結ぶ信号伝送路とその特性
インピーダンスに等しい終端抵抗を結合し、この終端抵
抗の一端をモジュー内と同じ電源電圧に接続し、さらに
伝送すべき信号の論理レベルに従って信号伝送路を前記
電源電圧レベルの半分よりも小さな振幅で駆動するドラ
イバ回路と、その電源電圧レベルの半分よりも小さな振
幅の信号レベルを識別して信号伝送路から信号を受信す
るレシーバ回路とを含めて信号伝達回路を構成するもの
である。
インピーダンスに等しい終端抵抗を結合し、この終端抵
抗の一端をモジュー内と同じ電源電圧に接続し、さらに
伝送すべき信号の論理レベルに従って信号伝送路を前記
電源電圧レベルの半分よりも小さな振幅で駆動するドラ
イバ回路と、その電源電圧レベルの半分よりも小さな振
幅の信号レベルを識別して信号伝送路から信号を受信す
るレシーバ回路とを含めて信号伝達回路を構成するもの
である。
MOS回路又はBi-CMOS回路を含んで前記モジュールが構
成される場合には、前記電源電圧レベルの半分よりも小
さな振幅としてECLレベルを採用しなくてもよい。
成される場合には、前記電源電圧レベルの半分よりも小
さな振幅としてECLレベルを採用しなくてもよい。
前記ドライバ回路を簡単に構成するには、信号伝達時
に伝達すべき信号の論理レベルに従って選択的にオン状
態にされることにより、前記終端抵抗との抵抗分圧比に
従って信号伝送路を駆動するスイッチ素子を含めればよ
い。
に伝達すべき信号の論理レベルに従って選択的にオン状
態にされることにより、前記終端抵抗との抵抗分圧比に
従って信号伝送路を駆動するスイッチ素子を含めればよ
い。
また、小信号振幅に対して最適なレシーバ回路を簡単
に得るには、信号伝送路から与えられる信号に所定のバ
イアスレベルを与えるレベルシフト回路と、前記バイア
スレベル近傍において最大の増幅率を持つと共に、レベ
ルシフト回路でバイアスレベルが与えられた信号を入力
して増幅するセンスアンプとを含めて構成すればよい。
に得るには、信号伝送路から与えられる信号に所定のバ
イアスレベルを与えるレベルシフト回路と、前記バイア
スレベル近傍において最大の増幅率を持つと共に、レベ
ルシフト回路でバイアスレベルが与えられた信号を入力
して増幅するセンスアンプとを含めて構成すればよい。
上記した手段によれば、終端抵抗を介してモジュール
内と同じ電源電圧に接続した信号伝送路をその電源電圧
寄りの小さな振幅で駆動することは、小信号振幅の信号
伝達回路を１電源で実現可能にする。これにより、その
信号伝送路によって結合される複数のモジュール内での
交流的な消費電力量の低減と、その信号伝送路に大きな
負荷容量があっても信号伝送周波数を容易に高くするこ
とを可能にする。
内と同じ電源電圧に接続した信号伝送路をその電源電圧
寄りの小さな振幅で駆動することは、小信号振幅の信号
伝達回路を１電源で実現可能にする。これにより、その
信号伝送路によって結合される複数のモジュール内での
交流的な消費電力量の低減と、その信号伝送路に大きな
負荷容量があっても信号伝送周波数を容易に高くするこ
とを可能にする。
第３図には、この発明が適用される信号伝達回路を用
いたディジタルデータ処理システムの一実施例のブロッ
ク図が示されている。また、第１図には、第３図のディ
ジタルデータ処理システムのバスドライバおよびバスレ
シーバの一例の回路図が示され、第２図には、第１図の
バスドライバ及びバスレシーバにおける信号波形の一例
が示されている。これらの図をもとに、この実施例のデ
ィジタルデータ処理システムにおける信号伝達技術につ
いて説明する。なお、第１図において、チャンネル（バ
ックゲート）部に矢印が付加されるMOSFETはＰチャンネ
ル型であり、矢印の付加されないＮチャンネルMOSFETと
区別して示される。
いたディジタルデータ処理システムの一実施例のブロッ
ク図が示されている。また、第１図には、第３図のディ
ジタルデータ処理システムのバスドライバおよびバスレ
シーバの一例の回路図が示され、第２図には、第１図の
バスドライバ及びバスレシーバにおける信号波形の一例
が示されている。これらの図をもとに、この実施例のデ
ィジタルデータ処理システムにおける信号伝達技術につ
いて説明する。なお、第１図において、チャンネル（バ
ックゲート）部に矢印が付加されるMOSFETはＰチャンネ
ル型であり、矢印の付加されないＮチャンネルMOSFETと
区別して示される。
第３図において、ディジタルデータ処理システムは、
特に制限されないが、１個のプロセッサユニットPUとｎ
＋１個のメモリユニットMU0〜MUnを備える。これらのプ
ロセッサユニット及びメモリユニットは、特に制限され
ないが、夫々別々のVLSIとして形成され、VLSI間をバス
BUS-A,BUS-Bにより結合している。
特に制限されないが、１個のプロセッサユニットPUとｎ
＋１個のメモリユニットMU0〜MUnを備える。これらのプ
ロセッサユニット及びメモリユニットは、特に制限され
ないが、夫々別々のVLSIとして形成され、VLSI間をバス
BUS-A,BUS-Bにより結合している。
すなわち、ディジタルデータ処理システムは上記プロ
セッサユニットPU及びメモリユニットMU0〜MUnを互いに
結合する２組のバスBUS-A及びBUS-Bを備える。これらの
バスは第１図に示されるように、特に制限されないが、
それぞれ複数対の相補信号線により構成され、プロセッ
サユニットPUの出力信号をメモリユニットMU0〜MUnに、
あるいはメモリユニットMU0〜MUnの出力信号をプロセッ
サユニットPUにそれぞれ伝達する。この実施例におい
て、バスBUS-A及びBUS-Bを介して伝達される信号の振幅
は、後述するように、回路の電源電圧の絶対値の10分の
１あるいは数分の１以下のような低振幅になるように制
限される。その結果、各バスにおける交流的な消費電力
は著しく削減され、また伝達信号の最高動作周波数も高
くされるので、ディジタルデータ処理システムの低消費
電力化、動作の高速化が達成される。そして本実施例で
はバスの終端用の電源として特別な電源電圧を用意しな
くてよく、この点においてシステムの経済化も達成され
る。なお、上記バスBUS-A及びBUS-Bは、双方向バスとし
て一体化されるものであってもよい。
セッサユニットPU及びメモリユニットMU0〜MUnを互いに
結合する２組のバスBUS-A及びBUS-Bを備える。これらの
バスは第１図に示されるように、特に制限されないが、
それぞれ複数対の相補信号線により構成され、プロセッ
サユニットPUの出力信号をメモリユニットMU0〜MUnに、
あるいはメモリユニットMU0〜MUnの出力信号をプロセッ
サユニットPUにそれぞれ伝達する。この実施例におい
て、バスBUS-A及びBUS-Bを介して伝達される信号の振幅
は、後述するように、回路の電源電圧の絶対値の10分の
１あるいは数分の１以下のような低振幅になるように制
限される。その結果、各バスにおける交流的な消費電力
は著しく削減され、また伝達信号の最高動作周波数も高
くされるので、ディジタルデータ処理システムの低消費
電力化、動作の高速化が達成される。そして本実施例で
はバスの終端用の電源として特別な電源電圧を用意しな
くてよく、この点においてシステムの経済化も達成され
る。なお、上記バスBUS-A及びBUS-Bは、双方向バスとし
て一体化されるものであってもよい。
前記プロセッサユニットPU及びメモリユニットMU0〜M
Unは、バスドライバBD及びバスレシーバBRをそれぞれ含
む。このうち、プロセッサユニットPUのバスドライバBD
は、第１図に示されるように、バスBUS-Aの各相補信号
線D0，▲▼〜Dk,▲▼に対応して設けられるｋ
＋１個の単位バスドライバUBD0〜UBDkを含む。これらの
単位バスドライバは、特に制限されないが、回路の接地
電位GNDと各相補信号線D0，▲▼〜Dk,▲▼との
間にそれぞれ設けられるＮチャンネル型MOSFETQ1及びQ2
を含む。
Unは、バスドライバBD及びバスレシーバBRをそれぞれ含
む。このうち、プロセッサユニットPUのバスドライバBD
は、第１図に示されるように、バスBUS-Aの各相補信号
線D0，▲▼〜Dk,▲▼に対応して設けられるｋ
＋１個の単位バスドライバUBD0〜UBDkを含む。これらの
単位バスドライバは、特に制限されないが、回路の接地
電位GNDと各相補信号線D0，▲▼〜Dk,▲▼との
間にそれぞれ設けられるＮチャンネル型MOSFETQ1及びQ2
を含む。
MOSFETQ1及びQ2のゲート電極には、特に制限されない
が、それぞれ２入力ノア回路NOG1,NOG2の出力信号が供
給される。ノア回路NOG1,NOG2の一方の入力端子には選
択信号▲▼が共通に供給される。ノア回路NOG2の他
の入力端子には信号di0が、ノア回路NOG1の他の入力端
子には信号di0をインバータN1で反転した信号が供給さ
れる。前記選択信号は出力イネーブル信号とみなされ、
これがローレベルにアサートされるとき、前記信号di0
がローレベルである場合には信号AOがハイレベルになっ
てMOSFETQ2がターンオンされ、また、信号di0がハイレ
ベルである場合には信号BOがハイレベルになってMOSFET
Q1がターンオンされる。
が、それぞれ２入力ノア回路NOG1,NOG2の出力信号が供
給される。ノア回路NOG1,NOG2の一方の入力端子には選
択信号▲▼が共通に供給される。ノア回路NOG2の他
の入力端子には信号di0が、ノア回路NOG1の他の入力端
子には信号di0をインバータN1で反転した信号が供給さ
れる。前記選択信号は出力イネーブル信号とみなされ、
これがローレベルにアサートされるとき、前記信号di0
がローレベルである場合には信号AOがハイレベルになっ
てMOSFETQ2がターンオンされ、また、信号di0がハイレ
ベルである場合には信号BOがハイレベルになってMOSFET
Q1がターンオンされる。
バス線路D0，▲▼〜Dk,▲▼には該線路の特
性インピーダンスに等しい終端抵抗Z0が接続され各終端
抵抗は各ユニットPU,MU0〜MUn内の電源電圧Vddに接続さ
れる。ここに回路の電源電圧は、特に制限されないが、
＋5Vのような正の電源電圧とされる。
性インピーダンスに等しい終端抵抗Z0が接続され各終端
抵抗は各ユニットPU,MU0〜MUn内の電源電圧Vddに接続さ
れる。ここに回路の電源電圧は、特に制限されないが、
＋5Vのような正の電源電圧とされる。
第２図の信号波形図を用いて単位バスドライバUBD0の
動作を説明する。▲▼がハイレベルのとき、ノア回
路NOG1,NOG2は常にその出力波形AO,BOがローレベルとな
る。したがって信号di0は外部に伝達されず、バス信号
線D0，▲▼は電源電圧Vddと同一レベルのままに維
持される。▲▼がローレベルのときノア回路NOG1,N
OG2の出力は信号di0によって第２図に示されるAO,BOの
ように相補的に変化される。この波形がバスドライバUB
D0のMOSFETQ1,Q2のゲートに印加されることによって当
該MOSFETQ1,Q2は相補的にスイッチ制御される。MOSFETQ
1（Q2）がオフ状態にされると、それに結合されている
バス信号線▲▼（D0）は電源電圧Vddを維持し、逆
にMOSFETQ1（Q2）がオン状態にされると、信号線▲
▼（D0）は、当該MOSFETQ1（Q2）のオン抵抗とバスの終
端抵抗Z0との抵抗分圧比に従ったレベルを採る。通常バ
スの特性インピーダンスは100Ω以下程度でありMOSFET
のオン抵抗に比べて小さいので第２図に示すようにその
ときのバス信号線▲▼（D0）のレベルは電源電圧Vd
dからわずかに下がったレベルになる。すなわちバス信
号線の信号振幅は電源電圧Vddの10分の１程度というよ
うに極めて小さくなる。
動作を説明する。▲▼がハイレベルのとき、ノア回
路NOG1,NOG2は常にその出力波形AO,BOがローレベルとな
る。したがって信号di0は外部に伝達されず、バス信号
線D0，▲▼は電源電圧Vddと同一レベルのままに維
持される。▲▼がローレベルのときノア回路NOG1,N
OG2の出力は信号di0によって第２図に示されるAO,BOの
ように相補的に変化される。この波形がバスドライバUB
D0のMOSFETQ1,Q2のゲートに印加されることによって当
該MOSFETQ1,Q2は相補的にスイッチ制御される。MOSFETQ
1（Q2）がオフ状態にされると、それに結合されている
バス信号線▲▼（D0）は電源電圧Vddを維持し、逆
にMOSFETQ1（Q2）がオン状態にされると、信号線▲
▼（D0）は、当該MOSFETQ1（Q2）のオン抵抗とバスの終
端抵抗Z0との抵抗分圧比に従ったレベルを採る。通常バ
スの特性インピーダンスは100Ω以下程度でありMOSFET
のオン抵抗に比べて小さいので第２図に示すようにその
ときのバス信号線▲▼（D0）のレベルは電源電圧Vd
dからわずかに下がったレベルになる。すなわちバス信
号線の信号振幅は電源電圧Vddの10分の１程度というよ
うに極めて小さくなる。
前記メモリユニットMU0〜MUnのバスレシーバBRは特に
制限されないが、内部バスBUS−Ａの各相補信号線D0，
▲▼〜Dk,▲▼に対応して設けられるｋ＋１個
の単位バスレシーバUBR0〜UBRkを含む。これらの単位バ
スレシーバは、第１図の単位バスレシーバUBR0に代表し
て示されるように、その入力ノードが対応する相補信号
線D0，▲▼等に結合されるレベルシフト回路LSと、
このレベルシフト回路LSの相補出力信号dro,▲▼
等を受けるセンスアンプSAとを含む。
制限されないが、内部バスBUS−Ａの各相補信号線D0，
▲▼〜Dk,▲▼に対応して設けられるｋ＋１個
の単位バスレシーバUBR0〜UBRkを含む。これらの単位バ
スレシーバは、第１図の単位バスレシーバUBR0に代表し
て示されるように、その入力ノードが対応する相補信号
線D0，▲▼等に結合されるレベルシフト回路LSと、
このレベルシフト回路LSの相補出力信号dro,▲▼
等を受けるセンスアンプSAとを含む。
各単位バスレシーバのレベルシフト回路LSは、特に制
限されないが、差動形態とされる一対のＮチャンネルMO
SFETQ3及びQ4と、これらのMOSFETのソース側に設けられ
るもう一対のＮチャンネルMOSFETQ5及びQ6とを含む。MO
SFETQ3及びQ4のドレインは回路の電源電圧Vddに結合さ
れ、MOSFETQ5及びQ6の共通結合されたソースは、Ｎチャ
ンネル型の駆動MOSFETQ7を介して、回路の接地電位GND
に結合される。
限されないが、差動形態とされる一対のＮチャンネルMO
SFETQ3及びQ4と、これらのMOSFETのソース側に設けられ
るもう一対のＮチャンネルMOSFETQ5及びQ6とを含む。MO
SFETQ3及びQ4のドレインは回路の電源電圧Vddに結合さ
れ、MOSFETQ5及びQ6の共通結合されたソースは、Ｎチャ
ンネル型の駆動MOSFETQ7を介して、回路の接地電位GND
に結合される。
MOSFETQ3及びQ4のゲートは、信号線D0，▲▼にそ
れぞれ結合される。MOSFETQ5のゲートは、そのドレイン
に結合され、さらにMOSFETQ6のゲートに共通結合され
る。これにより、MOSFETQ5及びQ6は電流ミラー形態とさ
れる。
れぞれ結合される。MOSFETQ5のゲートは、そのドレイン
に結合され、さらにMOSFETQ6のゲートに共通結合され
る。これにより、MOSFETQ5及びQ6は電流ミラー形態とさ
れる。
駆動MOSFETQ7のゲートには、制御信号φprが印加され
る。この制御信号φprは、上記バスBUS-Aが非活性状態
とされるとき、言い換えると上記バスBUS-Aにおいて信
号が非伝達状態とされるとき、選択的にローレベルとさ
れる。MOSFETQ3及びQ4のソース電位は、レベルシフト回
路LSの相補出力信号dr0及び▲▼によってセンス
アンプSAに供給される。
る。この制御信号φprは、上記バスBUS-Aが非活性状態
とされるとき、言い換えると上記バスBUS-Aにおいて信
号が非伝達状態とされるとき、選択的にローレベルとさ
れる。MOSFETQ3及びQ4のソース電位は、レベルシフト回
路LSの相補出力信号dr0及び▲▼によってセンス
アンプSAに供給される。
これにより、各単位バスレシーバのレベルシフト回路
LSは、内部バスBUS-Aにおいて信号が伝達状態とされ上
記制御信号φprがハイレベルとされることで、選択的に
動作状態とされる。このとき、例えば相補信号線D0，▲
▼には、前述のように、プロセッサユニットPUのバ
スドライバBDの対応する単位バスドライバから、そのハ
イレベルを回路の電源電圧Vddとし、そのローレベルを
回路の電源電圧Vddより1/10Vdd程低下したレベルとする
小振幅の相補信号が伝達される。言い換えるならば、内
部バスBUS-Aを伝達される相補信号は、ともに回路の電
源電圧Vddに近い比較的高いレベルをその中心レベルと
する。このため、レベルシフト回路LSのMOSFETQ3及びQ4
はともにオン状態となる。したがって、MOSFETQ3及びQ4
のソース電位すなわち相補出力信号dr0,▲▼は、
MOSFETQ3とQ5あるいはMOSFETQ4とQ6のコンダクタンスに
よって決まる所定のバイアスレベルを中心として、相補
信号線D0，▲▼に伝達される相補信号と同相で変化
する。
LSは、内部バスBUS-Aにおいて信号が伝達状態とされ上
記制御信号φprがハイレベルとされることで、選択的に
動作状態とされる。このとき、例えば相補信号線D0，▲
▼には、前述のように、プロセッサユニットPUのバ
スドライバBDの対応する単位バスドライバから、そのハ
イレベルを回路の電源電圧Vddとし、そのローレベルを
回路の電源電圧Vddより1/10Vdd程低下したレベルとする
小振幅の相補信号が伝達される。言い換えるならば、内
部バスBUS-Aを伝達される相補信号は、ともに回路の電
源電圧Vddに近い比較的高いレベルをその中心レベルと
する。このため、レベルシフト回路LSのMOSFETQ3及びQ4
はともにオン状態となる。したがって、MOSFETQ3及びQ4
のソース電位すなわち相補出力信号dr0,▲▼は、
MOSFETQ3とQ5あるいはMOSFETQ4とQ6のコンダクタンスに
よって決まる所定のバイアスレベルを中心として、相補
信号線D0，▲▼に伝達される相補信号と同相で変化
する。
この実施例において、上記バイアスレベルは、特に制
限されないが、回路の電源電圧Vddと接地電位GNDとの間
のほぼ中間レベルすなわちVdd/2とされる。本実施例に
おいてそのバイアスレベルVdd/2はセンスアンプSAの感
度が最大となるレベルに一致されている。
限されないが、回路の電源電圧Vddと接地電位GNDとの間
のほぼ中間レベルすなわちVdd/2とされる。本実施例に
おいてそのバイアスレベルVdd/2はセンスアンプSAの感
度が最大となるレベルに一致されている。
各単位バスレシーバのセンスアンプSAは、特に制限さ
れないが、差動形態とされる一対のＮチャンネルMOSFET
Q10及びQ11と、これらのMOSFETのドレイン側に設けられ
る一対のＰチャンネルMOSFETQ8及びQ9とを含む。MOSFET
Q8及びQ9のソースは回路の電源電圧Vddに結合され、MOS
FETQ10及びQ11の共通結合されたソースと回路の接地電
位GNDとの間には、Ｎチャンネル型の駆動MOSFETQ12が設
けられる。MOSFETQ8のゲートは、そのドレインに結合さ
れ、さらにMOSFETQ9のゲートに結合される。これによ
り、MOSFETQ8及びQ9は、電流ミラー形態とされる。MOSF
ETQ10,Q11のゲートには、上記レベルシフト回路LSの出
力信号dr0,▲▼がそれぞれ供給される。駆動MOSF
ETQ12のゲートには、上記制御信号φprが供給される。
れないが、差動形態とされる一対のＮチャンネルMOSFET
Q10及びQ11と、これらのMOSFETのドレイン側に設けられ
る一対のＰチャンネルMOSFETQ8及びQ9とを含む。MOSFET
Q8及びQ9のソースは回路の電源電圧Vddに結合され、MOS
FETQ10及びQ11の共通結合されたソースと回路の接地電
位GNDとの間には、Ｎチャンネル型の駆動MOSFETQ12が設
けられる。MOSFETQ8のゲートは、そのドレインに結合さ
れ、さらにMOSFETQ9のゲートに結合される。これによ
り、MOSFETQ8及びQ9は、電流ミラー形態とされる。MOSF
ETQ10,Q11のゲートには、上記レベルシフト回路LSの出
力信号dr0,▲▼がそれぞれ供給される。駆動MOSF
ETQ12のゲートには、上記制御信号φprが供給される。
MOSFETQ11のドレイン電位は、さらに内部信号ds0とし
て、CMOSインバータ回路N2の入力端子に供給される。こ
のインバータ回路N2の入力端子と回路の電源電圧Vddと
の間には、特に制限されないが、そのゲートに上記制御
信号φprを受けるＰチャンネル型のプリセットMOSFETQ1
3が設けられる。インバータ回路N2の出力信号は、反転
出力信号▲▼としてメモリユニットMU0等の図示
されない後段回路に供給される。
て、CMOSインバータ回路N2の入力端子に供給される。こ
のインバータ回路N2の入力端子と回路の電源電圧Vddと
の間には、特に制限されないが、そのゲートに上記制御
信号φprを受けるＰチャンネル型のプリセットMOSFETQ1
3が設けられる。インバータ回路N2の出力信号は、反転
出力信号▲▼としてメモリユニットMU0等の図示
されない後段回路に供給される。
これらのことから、バスBUS-Aにおいて信号が非伝達
状態とされ上記制御信号φprがローレベルとされると
き、センスアンプSAの駆動MOSFETQ12はオフ状態とな
る。センスアンプSAは非動作状態とされ、MOSFETQ11の
ドレイン電位すなわち内部信号ds0等は不確定レベルに
なろうとする。ところが、上記制御信号φprがローレベ
ルとされることでプリセットMOSFETQ13がオン状態とな
るため、上記内部信号ds0はハイレベルに確定される。
状態とされ上記制御信号φprがローレベルとされると
き、センスアンプSAの駆動MOSFETQ12はオフ状態とな
る。センスアンプSAは非動作状態とされ、MOSFETQ11の
ドレイン電位すなわち内部信号ds0等は不確定レベルに
なろうとする。ところが、上記制御信号φprがローレベ
ルとされることでプリセットMOSFETQ13がオン状態とな
るため、上記内部信号ds0はハイレベルに確定される。
一方、バスBUS-Aにおいて信号が伝達状態とされ上記
制御信号φprがハイレベルとされると、センスアンプSA
の駆動MOSFETQ12がオン状態となり、プリセットMOSFETQ
13がオフ状態となる。このため、センスアンプSAは動作
状態とされる。このとき、対応する相補信号線D0，▲
▼を介して伝達される信号は、前述のように、レベル
シフト回路LSによってその中心レベルがシフトされ、バ
イアスレベルVdd/2を中心とする相補内部信号dr0,▲
▼としてセンスアンプSAに伝達される。この実施例
において、センスアンプSAは、前述のように、上記バイ
アスレベルVdd/2においてその増幅率が最大となるよう
に設計される。
制御信号φprがハイレベルとされると、センスアンプSA
の駆動MOSFETQ12がオン状態となり、プリセットMOSFETQ
13がオフ状態となる。このため、センスアンプSAは動作
状態とされる。このとき、対応する相補信号線D0，▲
▼を介して伝達される信号は、前述のように、レベル
シフト回路LSによってその中心レベルがシフトされ、バ
イアスレベルVdd/2を中心とする相補内部信号dr0,▲
▼としてセンスアンプSAに伝達される。この実施例
において、センスアンプSAは、前述のように、上記バイ
アスレベルVdd/2においてその増幅率が最大となるよう
に設計される。
相補内部信号dr0,▲▼は、センスアンプSAが動
作状態とされることによって増幅され、そのレベル差が
到達レベルVdd,GNDに向けて拡大される。その結果、MOS
FETQ11のドレイン電位すなわち内部信号ds0が、非反転
内部信号dr0と同相でかつセンスアンプSAの増幅率倍だ
け拡大されて変化される。このようにしてセンスアンプ
SAの出力信号▲▼には第２図に示すように▲
▼がローレベルのバス信号伝達状態のとき入力di0の反
転した受信信号が得られる。
作状態とされることによって増幅され、そのレベル差が
到達レベルVdd,GNDに向けて拡大される。その結果、MOS
FETQ11のドレイン電位すなわち内部信号ds0が、非反転
内部信号dr0と同相でかつセンスアンプSAの増幅率倍だ
け拡大されて変化される。このようにしてセンスアンプ
SAの出力信号▲▼には第２図に示すように▲
▼がローレベルのバス信号伝達状態のとき入力di0の反
転した受信信号が得られる。
メモリユニットMU0〜MUnに設けられるバスドライバBD
ならびにプロセッサユニットPUに設けられるバスレシー
バBRは、上記プロセッサユニットPUに設けられるバスド
ライバBDならびにメモリユニットMU0〜MUnに設けられる
バスレシーバBRとそれぞれ同一の回路構成とされ、バス
BUS-Bを介して伝達される複数の相補信号に対して同様
に作用する。
ならびにプロセッサユニットPUに設けられるバスレシー
バBRは、上記プロセッサユニットPUに設けられるバスド
ライバBDならびにメモリユニットMU0〜MUnに設けられる
バスレシーバBRとそれぞれ同一の回路構成とされ、バス
BUS-Bを介して伝達される複数の相補信号に対して同様
に作用する。
上記実施例によれば以下の作用効果を得ることができ
る。
る。
（１）バスBUS-A,BUS-Bを伝送線路の特性インピーダン
スに等しい終端抵抗Z0で終端し、その一端を回路用の電
源電圧Vddと等しい電圧に接続し、バスドライバBDはソ
ースが接地されたＮチャンネル型MOSFETQ1,Q2のドレイ
ンからバスを駆動する形式にされると共に、バスレシー
バBRは、バスを介して伝達された信号に所定のバイアス
レベルを与えるレベルシフト回路LSと、上記レベルシフ
ト回路LSの出力信号を受けかつその増幅率が上記バイア
スレベルにおいて最大とされるセンスアンプSAとを設け
て構成されるから、ディジタルデータ処理システムの機
能ブロックを結合するバスにおける信号振幅を１種類の
電源電圧Vddを用いてその電源電圧Vdd寄りに圧縮できる
という効果が得られる。
スに等しい終端抵抗Z0で終端し、その一端を回路用の電
源電圧Vddと等しい電圧に接続し、バスドライバBDはソ
ースが接地されたＮチャンネル型MOSFETQ1,Q2のドレイ
ンからバスを駆動する形式にされると共に、バスレシー
バBRは、バスを介して伝達された信号に所定のバイアス
レベルを与えるレベルシフト回路LSと、上記レベルシフ
ト回路LSの出力信号を受けかつその増幅率が上記バイア
スレベルにおいて最大とされるセンスアンプSAとを設け
て構成されるから、ディジタルデータ処理システムの機
能ブロックを結合するバスにおける信号振幅を１種類の
電源電圧Vddを用いてその電源電圧Vdd寄りに圧縮できる
という効果が得られる。
（２）上記作用効果（１）により、ディジタルデータ処
理システムのバス等における交流的な消費電力を削減で
きるという効果が得られる。
理システムのバス等における交流的な消費電力を削減で
きるという効果が得られる。
（３）上記作用効果（１）において、各機能ブロックに
設けられるインタフェース回路はすべてCMOSの標準回路
によって構成できるため、ECLレベルを用いるインタフ
ェース回路に比してレイアウト所要面積の増大を抑制で
きるという効果が得られる。
設けられるインタフェース回路はすべてCMOSの標準回路
によって構成できるため、ECLレベルを用いるインタフ
ェース回路に比してレイアウト所要面積の増大を抑制で
きるという効果が得られる。
（４）上記作用効果（１）〜（３）により、複数の機能
ブロックを有するディジタルデータ処理システムの低消
費電力ならびに動作の高速化を特別の電源を追加するこ
となく容易に推進できるという効果が得られる。
ブロックを有するディジタルデータ処理システムの低消
費電力ならびに動作の高速化を特別の電源を追加するこ
となく容易に推進できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲において種々変
更可能である。例えば相互にインタフェースすべき回路
モジュールは上記実施例に限定されず適宜変更すること
ができる。
て具体的に説明したが本発明は上記実施例に限定される
ものではなくその要旨を逸脱しない範囲において種々変
更可能である。例えば相互にインタフェースすべき回路
モジュールは上記実施例に限定されず適宜変更すること
ができる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるディジタルデータ
処理システムに適用した場合について説明したが、それ
に限定されるものではなく、例えば、複数のメモリユニ
ットのみを搭載する大規模半導体記憶装置やコンピュー
タ周辺装置等にも適用できる。本発明は、少なくともバ
スによって結合される複数の機能モジュール間で信号伝
達を行う条件のものに広く適用できる。
明をその背景となった利用分野であるディジタルデータ
処理システムに適用した場合について説明したが、それ
に限定されるものではなく、例えば、複数のメモリユニ
ットのみを搭載する大規模半導体記憶装置やコンピュー
タ周辺装置等にも適用できる。本発明は、少なくともバ
スによって結合される複数の機能モジュール間で信号伝
達を行う条件のものに広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、終端抵抗を介してモジュール内と同じ電源
電圧に接続した信号伝送路を、その電源電圧寄りの小さ
な振幅で駆動するから、小信号振幅の信号伝達回路を１
電源で実現できるという効果がある。
電圧に接続した信号伝送路を、その電源電圧寄りの小さ
な振幅で駆動するから、小信号振幅の信号伝達回路を１
電源で実現できるという効果がある。
これにより、信号伝送路によって結合されるモジュー
ル内での電力消費量低減、並びに信号伝送路に大きな負
荷容量があっても信号伝送周波数を容易に高くすること
を達成できるという効果がある。
ル内での電力消費量低減、並びに信号伝送路に大きな負
荷容量があっても信号伝送周波数を容易に高くすること
を達成できるという効果がある。
MOS回路又はBi-CMOS回路を含んでモジュールが構成さ
れる場合には、モジュール間の信号伝送のためにECLレ
ベルを用いるインタフェース回路を採用しなくても所要
の信号伝送周波数を得ることができるから、信号伝達の
ためのインタフェース回路が占めるレイアウト所要面積
を、ECL形式のインタフェース回路に比べて低減するこ
とができるという効果がある。
れる場合には、モジュール間の信号伝送のためにECLレ
ベルを用いるインタフェース回路を採用しなくても所要
の信号伝送周波数を得ることができるから、信号伝達の
ためのインタフェース回路が占めるレイアウト所要面積
を、ECL形式のインタフェース回路に比べて低減するこ
とができるという効果がある。
また、信号伝達時に伝達すべき信号の論理レベルに従
って選択的にオン状態にされることにより、前記終端抵
抗との抵抗分圧比に従って信号伝送路を駆動するスイッ
チ素子を含めてドライバ回路を構成することにより、当
該ドライバ回路を簡単にすることができる。
って選択的にオン状態にされることにより、前記終端抵
抗との抵抗分圧比に従って信号伝送路を駆動するスイッ
チ素子を含めてドライバ回路を構成することにより、当
該ドライバ回路を簡単にすることができる。
そして、信号伝送路から与えられる信号に所定のバイ
アスレベルを与えるレベルシフト回路と、前記バイアス
レベル近傍において最大の増幅率を持つと共に、レベル
シフト回路でバイアスレベルが与えられた信号を入力し
て増幅するセンスアンプとを含んでレシーバ回路を構成
することにより、小信号振幅に対して最適なレシーバ回
路を簡単に得ることができる。
アスレベルを与えるレベルシフト回路と、前記バイアス
レベル近傍において最大の増幅率を持つと共に、レベル
シフト回路でバイアスレベルが与えられた信号を入力し
て増幅するセンスアンプとを含んでレシーバ回路を構成
することにより、小信号振幅に対して最適なレシーバ回
路を簡単に得ることができる。
第１図は本発明に係る信号伝達回路をディジタルデータ
処理システムに適用した一実施例回路図、 第２図は第１図のバスドライバ及びバスレシーバの一例
信号波形図、 第３図はこの発明の信号伝達回路を用いたディジタルデ
ータ処理システム全体の一例ブロック図、 第４図は公知の信号伝達回路の回路図、 第５図は第４図の回路における信号波形図である。 PU……プロセッサユニット、MUo〜MUn……メモリユニッ
ト、BUS-A,BUS-B……バス、BD……バスドライバ、BR…
…バスレシーバ、UBDo〜UBDk……単位バスドライバ、UB
Ro〜UBRk……単位バスレシーバ、LS……レベルシフト回
路、SA……センスアンプ、Q1〜Q7,Q10〜Q12……Ｎチャ
ンネルMOSFET、Q8,Q9,Q13……ＰチャンネルMOSFET、Z0
……終端抵抗、D0，▲▼〜Dk,▲▼……信号
線。
処理システムに適用した一実施例回路図、 第２図は第１図のバスドライバ及びバスレシーバの一例
信号波形図、 第３図はこの発明の信号伝達回路を用いたディジタルデ
ータ処理システム全体の一例ブロック図、 第４図は公知の信号伝達回路の回路図、 第５図は第４図の回路における信号波形図である。 PU……プロセッサユニット、MUo〜MUn……メモリユニッ
ト、BUS-A,BUS-B……バス、BD……バスドライバ、BR…
…バスレシーバ、UBDo〜UBDk……単位バスドライバ、UB
Ro〜UBRk……単位バスレシーバ、LS……レベルシフト回
路、SA……センスアンプ、Q1〜Q7,Q10〜Q12……Ｎチャ
ンネルMOSFET、Q8,Q9,Q13……ＰチャンネルMOSFET、Z0
……終端抵抗、D0，▲▼〜Dk,▲▼……信号
線。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−143609（ＪＰ，Ａ) 特開 平１−270432（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 3/00 H03K 19/0175 H04L 25/02
Claims (2)
- 【請求項１】一方のモジュールと他方のモジュールとの
モジュール間を結ぶ信号伝送路と終端抵抗の一端とを結
合し、上記終端抵抗の他端が電源電圧と接続されてなる
信号伝達回路であって、 上記一方のモジュール内に設けられ伝送すべき信号の論
理レベルに従って上記信号伝送路を上記電源電圧レベル
の半分よりも小さな振幅で駆動するドライバ回路と、 上記他方のモジュール内に設けられ上記電源電圧レベル
の半分よりも小さな振幅の信号レベルを識別して上記信
号伝送路から信号を受信するレシーバ回路とを含んでな
る信号伝達回路であって、 上記ドライバ回路は、信号伝達時に伝達すべき信号の論
理レベルに従って選択的にオン状態にされることによ
り、上記終端抵抗とオン抵抗との分圧比に従って信号伝
送路を駆動するMOSFETを含んでなることを特徴とする信
号伝達回路。 - 【請求項２】上記レシーバ回路は、上記信号伝送路から
与えられる信号に応答して所定のバイアスレベルのレベ
ルシフト出力信号を出力するレベルシフト回路と、上記
レベルシフト回路からの上記レベルシフト出力信号を受
け上記所定のバイアスレベルの近傍で最大の増幅率を有
するセンスアンプとを含むことを特徴とする請求項１項
記載の信号伝達回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245106A JP2901660B2 (ja) | 1989-09-22 | 1989-09-22 | 信号伝達回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1245106A JP2901660B2 (ja) | 1989-09-22 | 1989-09-22 | 信号伝達回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03108015A JPH03108015A (ja) | 1991-05-08 |
| JP2901660B2 true JP2901660B2 (ja) | 1999-06-07 |
Family
ID=17128706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1245106A Expired - Fee Related JP2901660B2 (ja) | 1989-09-22 | 1989-09-22 | 信号伝達回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998037633A1 (en) * | 1997-02-24 | 1998-08-27 | Hitachi, Ltd. | Data processing system |
-
1989
- 1989-09-22 JP JP1245106A patent/JP2901660B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03108015A (ja) | 1991-05-08 |
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