JPH07130857A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
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- JPH07130857A JPH07130857A JP5273337A JP27333793A JPH07130857A JP H07130857 A JPH07130857 A JP H07130857A JP 5273337 A JP5273337 A JP 5273337A JP 27333793 A JP27333793 A JP 27333793A JP H07130857 A JPH07130857 A JP H07130857A
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Abstract
(57)【要約】
【目的】出力負荷容量値に対応して最適な駆動能力が強
化された機能ブロックを生成し、かつ駆動能力の強化に
伴い増加された出力端子数に対応して、従属接続される
他の機能ブロックをこれらの端子に均等に割り振り、電
流が１点集中するのを防止する。 【構成】チップレイアウトの設計ルールチェックＳＴ２
時に、強化係数ファイル２に予め格納した係数から所望
の駆動能力係数を算出してサイズファイル６に書き出
し、遅延シミュレーションＳＴ３ではこのサイズファイ
ル６の情報を読み出し遅延計算の補正を実行し、配置Ｓ
Ｔ４ではサイズファイル６に書き込まれた数だけの強化
パターンを強化対象となる機能ブロックの周りに配置し
て駆動能力を強化する。ネット振分ＳＴ５は強化パター
ンを配置したことによって増加した出力端子に接続すべ
き機能ブロックのネットを割り当て、配線ＳＴ６で配線
する。
化された機能ブロックを生成し、かつ駆動能力の強化に
伴い増加された出力端子数に対応して、従属接続される
他の機能ブロックをこれらの端子に均等に割り振り、電
流が１点集中するのを防止する。 【構成】チップレイアウトの設計ルールチェックＳＴ２
時に、強化係数ファイル２に予め格納した係数から所望
の駆動能力係数を算出してサイズファイル６に書き出
し、遅延シミュレーションＳＴ３ではこのサイズファイ
ル６の情報を読み出し遅延計算の補正を実行し、配置Ｓ
Ｔ４ではサイズファイル６に書き込まれた数だけの強化
パターンを強化対象となる機能ブロックの周りに配置し
て駆動能力を強化する。ネット振分ＳＴ５は強化パター
ンを配置したことによって増加した出力端子に接続すべ
き機能ブロックのネットを割り当て、配線ＳＴ６で配線
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路のレイア
ウト方法に係わり、特に機能ブロクの駆動能力および配
置配線の最適化を図った機能ブロックのレイアウト方法
に関する。
ウト方法に係わり、特に機能ブロクの駆動能力および配
置配線の最適化を図った機能ブロックのレイアウト方法
に関する。
【０００２】
【従来の技術】ゲートアレイは、ブロックサイズと電源
供給端子と接地端子と信号の入出力端子とのそれぞれの
接続位置が所定の基準で統一され、これら各種機能ブロ
ックがあらかじめ行列上に規則的、かつ固定して配置さ
れ、基板工程まで終了したウェーハが用意される。この
ウェーハ上に配列されたこれら各種機能ブロックを組み
合せて、所定の機能を備えた１チップの集積回路装置を
実現するためにこれら機能ブロック間を接続する接続配
線のみを配線マスクを使用して完成させるようにしてあ
る。
供給端子と接地端子と信号の入出力端子とのそれぞれの
接続位置が所定の基準で統一され、これら各種機能ブロ
ックがあらかじめ行列上に規則的、かつ固定して配置さ
れ、基板工程まで終了したウェーハが用意される。この
ウェーハ上に配列されたこれら各種機能ブロックを組み
合せて、所定の機能を備えた１チップの集積回路装置を
実現するためにこれら機能ブロック間を接続する接続配
線のみを配線マスクを使用して完成させるようにしてあ
る。
【０００３】このゲートアレイの設計では、あらかじめ
用意された機能ブロックのライブラリから、その機能ブ
ロックの負荷容量、信号の変化タイミング等を考慮して
所望の機能ブロックを選択し、設計する。設計後に、Ｄ
ＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）をホスト
コンピュータによって実行し、負荷容量制限エラー等を
検証し、論理シミュレーションによりタイミングエラー
を検証する。ここでエラーが検出されると回路を見直
し、同様のチェックを繰り返して完全なゲートアレイの
設計が終了する。
用意された機能ブロックのライブラリから、その機能ブ
ロックの負荷容量、信号の変化タイミング等を考慮して
所望の機能ブロックを選択し、設計する。設計後に、Ｄ
ＲＣ（Ｄｅｓｉｇｎ Ｒｕｌｅ Ｃｈｅｃｋ）をホスト
コンピュータによって実行し、負荷容量制限エラー等を
検証し、論理シミュレーションによりタイミングエラー
を検証する。ここでエラーが検出されると回路を見直
し、同様のチェックを繰り返して完全なゲートアレイの
設計が終了する。
【０００４】このゲートアレイは最近では、高集積化、
大規模化が急速に進展しており、１つの機能ブロックの
出力信号を多数の機能ブロックに供給する回路構成も増
加している。しかしながら、高集積化に伴なうトランジ
スタサイズの縮小化により、駆動能力は低下してきてお
り、その負荷容量が大きくなるとスイッチングスピード
が低下することになる。
大規模化が急速に進展しており、１つの機能ブロックの
出力信号を多数の機能ブロックに供給する回路構成も増
加している。しかしながら、高集積化に伴なうトランジ
スタサイズの縮小化により、駆動能力は低下してきてお
り、その負荷容量が大きくなるとスイッチングスピード
が低下することになる。
【０００５】そのため、どのような回路構成にも対応で
きるように、同一機能であっても使用するトランジスタ
数が少なく、かつ駆動能力の低い機能ブロック、あるい
は使用トランジスタ数が多く、かつ駆動能力の大きい機
能ブロックのように、スペックごとに多数のブロックを
ライブラリとして用意しなければならない。
きるように、同一機能であっても使用するトランジスタ
数が少なく、かつ駆動能力の低い機能ブロック、あるい
は使用トランジスタ数が多く、かつ駆動能力の大きい機
能ブロックのように、スペックごとに多数のブロックを
ライブラリとして用意しなければならない。
【０００６】そのため、機能的にはそれほど複雑ではな
くとも各々の機能をスペックごとに用意すると、機能ブ
ロックのライブラリは膨大なものとなってしまい、その
中から回路設計者が人手によって最適な機能ブロックを
選択するすることは困難である。
くとも各々の機能をスペックごとに用意すると、機能ブ
ロックのライブラリは膨大なものとなってしまい、その
中から回路設計者が人手によって最適な機能ブロックを
選択するすることは困難である。
【０００７】これらの作業を容易化する方法の一例が特
開昭６１−６８５０号公報に記載されている。この従来
の機能ブロックの駆動能力強化用ブロックを示した図８
を参照すると、機能ブロックＡは機能部Ａ１とバッファ
部Ａ２からなる。ゲートアレイの設計時には、このブロ
ックの出力端子ＡＯＵＴに接続される負荷容量を計算し
バッファ部Ａ２を最適な駆動能力をもったブッファ部に
置き換える。その場合、出力端子ＡＯＵＴはバッファ部
Ａ２とは無関係に既に決った端子であり、例えば、機能
ブロックＡが多数のブロックに信号を供給しなければな
らないとすると、バッファ部Ａ２には高駆動能力のバッ
ファ部に置き換えられ、出力端子ＡＯＵＴの１つの端子
から全ての機能ブロックに信号を供給することになる。
開昭６１−６８５０号公報に記載されている。この従来
の機能ブロックの駆動能力強化用ブロックを示した図８
を参照すると、機能ブロックＡは機能部Ａ１とバッファ
部Ａ２からなる。ゲートアレイの設計時には、このブロ
ックの出力端子ＡＯＵＴに接続される負荷容量を計算し
バッファ部Ａ２を最適な駆動能力をもったブッファ部に
置き換える。その場合、出力端子ＡＯＵＴはバッファ部
Ａ２とは無関係に既に決った端子であり、例えば、機能
ブロックＡが多数のブロックに信号を供給しなければな
らないとすると、バッファ部Ａ２には高駆動能力のバッ
ファ部に置き換えられ、出力端子ＡＯＵＴの１つの端子
から全ての機能ブロックに信号を供給することになる。
【０００８】このとき、出力端子ＡＯＵＴの１点に多大
な電流が流れ込むので、エレクトロマイグレーションに
より出力端子ＡＯＵＴに接続される配線の寿命が短くな
るという問題がある。
な電流が流れ込むので、エレクトロマイグレーションに
より出力端子ＡＯＵＴに接続される配線の寿命が短くな
るという問題がある。
【０００９】この配線寿命の問題を解決する方法の一例
が、特開昭６２−１１２４２０号公報に記載されてい
る。この従来の機能ブロックにエレクトロマイグレーシ
ョン対策を施したブロックを示す図９を参照すると、高
駆動バッファＢは入力側インバータＢ１に従属接続され
た出力側インバータＢ２とこのインバータＢ２に並列接
続された他の出力側インバータＢ３〜Ｂ５からなる。
が、特開昭６２−１１２４２０号公報に記載されてい
る。この従来の機能ブロックにエレクトロマイグレーシ
ョン対策を施したブロックを示す図９を参照すると、高
駆動バッファＢは入力側インバータＢ１に従属接続され
た出力側インバータＢ２とこのインバータＢ２に並列接
続された他の出力側インバータＢ３〜Ｂ５からなる。
【００１０】駆動能力を高めるために並列接続された各
出力段のインバータＢ２〜Ｂ５の出力端はそれぞれ出力
端子ＢＯＵＴ１〜ＢＯＵＴ４に接続されている。このよ
うに構成することにより、信号の出力点をそれぞれの出
力端子ＢＯＵＴ１〜ＢＯＵＴ４に分散させ、電流が１点
に集中することを避けている。
出力段のインバータＢ２〜Ｂ５の出力端はそれぞれ出力
端子ＢＯＵＴ１〜ＢＯＵＴ４に接続されている。このよ
うに構成することにより、信号の出力点をそれぞれの出
力端子ＢＯＵＴ１〜ＢＯＵＴ４に分散させ、電流が１点
に集中することを避けている。
【００１１】ただし、この例の場合は、出力端子の数が
駆動能力に合せて変化するので、前述の特開昭６１−６
８５０号公報に記載された方法のように、レイアウト設
計時に出力段のバッファ部だけを自動的に置き換える処
理を行なうことができない。
駆動能力に合せて変化するので、前述の特開昭６１−６
８５０号公報に記載された方法のように、レイアウト設
計時に出力段のバッファ部だけを自動的に置き換える処
理を行なうことができない。
【００１２】したがって、スペックごとに多数のライブ
ラリを作成する必要がある。
ラリを作成する必要がある。
【発明が解決しようとする課題】上述したように、従来
の機能バッファのレイアウト設計では、負荷容量に応じ
て自動的に最適なバッファに置き換える手法を適用しよ
うとすると、出力電流の１点集中がおきるためエレクト
ロマイグレーションの問題があり、一方、電流を分散さ
せる手法を適用すると、バッファの自動最適化ができな
くなり膨大な機能ブロックのライブラリの中から、人手
により最適な機能ブロックを選択しなければならないと
いう問題が生じる。
の機能バッファのレイアウト設計では、負荷容量に応じ
て自動的に最適なバッファに置き換える手法を適用しよ
うとすると、出力電流の１点集中がおきるためエレクト
ロマイグレーションの問題があり、一方、電流を分散さ
せる手法を適用すると、バッファの自動最適化ができな
くなり膨大な機能ブロックのライブラリの中から、人手
により最適な機能ブロックを選択しなければならないと
いう問題が生じる。
【００１３】本発明の目的は、上述した従来の問題点に
鑑みなされたものであり、出力負荷容量値に対応して最
適な駆動能力が強化された機能ブロックを生成し、かつ
駆動能力の強化に伴い増加された出力端子数に対応し
て、従属接続される他の機能ブロックをこれらの端子に
均等に割り振り、電流が１点集中しないようにすること
によりエレクトロマイグレーションの発生を抑えた半導
体集積回路のレイアウト方法を提供することにある。
鑑みなされたものであり、出力負荷容量値に対応して最
適な駆動能力が強化された機能ブロックを生成し、かつ
駆動能力の強化に伴い増加された出力端子数に対応し
て、従属接続される他の機能ブロックをこれらの端子に
均等に割り振り、電流が１点集中しないようにすること
によりエレクトロマイグレーションの発生を抑えた半導
体集積回路のレイアウト方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明の集積回路のレイ
アウト方法は、あらかじめ用意されたマスクパターンレ
イアウトに用いる機能ブロックがレイアウトパターン情
報としてブロックライブラリに格納され、このブロック
ライブラリから抽出された前記機能ブロック群の設計ル
ールチェック、遅延シミュレーション、配置配線、およ
びアートワークパターン生成をホストコンピュータ上で
実行させることによって設計される半導体集積回路のレ
イアウト方法において、前記設計ルールチェック時に、
前記機能ブロックが次段に接続される他の前記機能ブロ
ックを駆動するためにその機能ブロックに並列接続され
る駆動能力強化用ブロックの数を前記機能ブロック間の
配線負荷容量値に対応した駆能力強化係数を求める機能
と、前記駆動能力係数にしたがってあらかじめ用意され
たレイアウトパターンを配置する機能と、この配置され
たレイアウトパターン内にある出力端子のレイアウトパ
ターンに接続情報を割り付けて配置配線をする機能とを
備えることを特徴とする。
アウト方法は、あらかじめ用意されたマスクパターンレ
イアウトに用いる機能ブロックがレイアウトパターン情
報としてブロックライブラリに格納され、このブロック
ライブラリから抽出された前記機能ブロック群の設計ル
ールチェック、遅延シミュレーション、配置配線、およ
びアートワークパターン生成をホストコンピュータ上で
実行させることによって設計される半導体集積回路のレ
イアウト方法において、前記設計ルールチェック時に、
前記機能ブロックが次段に接続される他の前記機能ブロ
ックを駆動するためにその機能ブロックに並列接続され
る駆動能力強化用ブロックの数を前記機能ブロック間の
配線負荷容量値に対応した駆能力強化係数を求める機能
と、前記駆動能力係数にしたがってあらかじめ用意され
たレイアウトパターンを配置する機能と、この配置され
たレイアウトパターン内にある出力端子のレイアウトパ
ターンに接続情報を割り付けて配置配線をする機能とを
備えることを特徴とする。
【００１５】また、前記駆動能力強化用ブロックが、前
記機能ブロックのレイアウトパターンの上下左右方向の
いずれの位置にも配置可能なようにあらかじめレイアウ
トパターン化され、この前記駆動能力強化用ブロックを
配置配線することを特徴とする。
記機能ブロックのレイアウトパターンの上下左右方向の
いずれの位置にも配置可能なようにあらかじめレイアウ
トパターン化され、この前記駆動能力強化用ブロックを
配置配線することを特徴とする。
【００１６】さらに、前記駆動能力強化用ブロックが、
前記機能ブロックのレイアウトパターンの上下左右方向
の少なくとも１方の位置に配置可能なようにあらかじめ
レイアウトパターン化され、この前記駆動能力強化用ブ
ロックを配置配線することを特徴とする。
前記機能ブロックのレイアウトパターンの上下左右方向
の少なくとも１方の位置に配置可能なようにあらかじめ
レイアウトパターン化され、この前記駆動能力強化用ブ
ロックを配置配線することを特徴とする。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１８】図１は本発明の一実施例を示すフローチャ
ートである。図１を参照すると、ブロックライブラリ１
は回路設計で参照する機能ブロックのレイアウト情報が
格納されており、この情報を参照しながら回路設計ＳＴ
１が行なわれる。
ートである。図１を参照すると、ブロックライブラリ１
は回路設計で参照する機能ブロックのレイアウト情報が
格納されており、この情報を参照しながら回路設計ＳＴ
１が行なわれる。
【００１９】回路設計ＳＴ１が終了すると、設計ルール
ファイル３を参照して設計ルールチェックＳＴ２を実行
する。このとき、全ての機能ブロックの出力に付いてい
る負荷容量が計算される。この負荷容量は、次段に接続
される他の機能ブロックの入力端子の容量の和である。
この各入力端子の容量は、設計ルールファイル３の中に
定義されている。
ファイル３を参照して設計ルールチェックＳＴ２を実行
する。このとき、全ての機能ブロックの出力に付いてい
る負荷容量が計算される。この負荷容量は、次段に接続
される他の機能ブロックの入力端子の容量の和である。
この各入力端子の容量は、設計ルールファイル３の中に
定義されている。
【００２０】このとき、強化計数フアイル２を参照する
ことによって、駆動能力を高めたい機能ブロックがあれ
ば、どの機能ブロックを、どれだけ強化すべきかという
情報をサイズファイル６に書き出す。この強化計数ファ
イル２にはそれぞれの機能ブロックの出力容量値に対応
する係数値が書き込まれている。例えば、機能ブロック
ＢＵＦ１は、負荷容量が１．０ｐＦまでは係数が１とな
り、１．０ｐＦづつ増加するたびにこの係数も１づつ増
加するように書き込まれている。
ことによって、駆動能力を高めたい機能ブロックがあれ
ば、どの機能ブロックを、どれだけ強化すべきかという
情報をサイズファイル６に書き出す。この強化計数ファ
イル２にはそれぞれの機能ブロックの出力容量値に対応
する係数値が書き込まれている。例えば、機能ブロック
ＢＵＦ１は、負荷容量が１．０ｐＦまでは係数が１とな
り、１．０ｐＦづつ増加するたびにこの係数も１づつ増
加するように書き込まれている。
【００２１】設計ルールチェックＳＴ２が終了すると、
処理は次の遅延シミュレーションＳＴ３に移行する。こ
の遅延シミュレーションＳＴ３の実行にあたっては、シ
ミュレーションモデル４と遅延計算ライブラリ５を参照
する。すなわち、一般に、ブロックのスイッチングスピ
ードｔは、ｔ＝（出力インピーダンスＺ）×（負荷容量
Ｃｌ）＋（基本遅延ｔｄ）…（１）で求められる。
処理は次の遅延シミュレーションＳＴ３に移行する。こ
の遅延シミュレーションＳＴ３の実行にあたっては、シ
ミュレーションモデル４と遅延計算ライブラリ５を参照
する。すなわち、一般に、ブロックのスイッチングスピ
ードｔは、ｔ＝（出力インピーダンスＺ）×（負荷容量
Ｃｌ）＋（基本遅延ｔｄ）…（１）で求められる。
【００２２】しかし、ここで、サイズファイル６に駆動
能力強化係数が定義されていた場合、遅延計算ライブラ
リ５で定義されている出力インピーダンスと、実際の出
力インピーダンスとは異る場合が多いので、ファイルサ
イズ６のデータを読み込み、出力インピーダンスの補正
を行なった後で、遅延計算を実行する必要がある。
能力強化係数が定義されていた場合、遅延計算ライブラ
リ５で定義されている出力インピーダンスと、実際の出
力インピーダンスとは異る場合が多いので、ファイルサ
イズ６のデータを読み込み、出力インピーダンスの補正
を行なった後で、遅延計算を実行する必要がある。
【００２３】具体的には、駆動能力を大きくするという
ことは、出力段のバッファを並列に接続していくことで
あり、駆動能力強化係数とはこの並列接続されるバッフ
ァの数を示している。したがって、駆動能力に変更があ
った場合のブロックの遅延時間Ｔｄは、 Ｔｄ＝Ｚ／（駆動能力強化係数）×Ｃｌ＋ｔｄ………………………………（２） で求めることができる。
ことは、出力段のバッファを並列に接続していくことで
あり、駆動能力強化係数とはこの並列接続されるバッフ
ァの数を示している。したがって、駆動能力に変更があ
った場合のブロックの遅延時間Ｔｄは、 Ｔｄ＝Ｚ／（駆動能力強化係数）×Ｃｌ＋ｔｄ………………………………（２） で求めることができる。
【００２４】次に、配置配線ライブラリ７を参照しなが
ら配置ＳＴ４の処理を実行する。ここで、駆動能力を強
化すべき機能バッファのアートワークパターン図を示し
た図２、およびその等価回路図を示した図３を合せて参
照すると、両図の共通する構成要素には同一番号を付し
てそれぞれ対応している。
ら配置ＳＴ４の処理を実行する。ここで、駆動能力を強
化すべき機能バッファのアートワークパターン図を示し
た図２、およびその等価回路図を示した図３を合せて参
照すると、両図の共通する構成要素には同一番号を付し
てそれぞれ対応している。
【００２５】この機能ブロックは電源配線１２および接
地配線１４間にコンタクトホール１６で直列接続され
た、Ｐ+ 拡散層１１でソース・ドレイン電極が形成され
るＰＭＯＳトランジスタＰ１およびＮ+ 拡散層１７でソ
ース・ドレイン電極が形成されるＮＭＯＳトランジスタ
Ｎ１のゲート電極１０がそれぞれ入力端子９と接続さ
れ、直列接続点からアルミ配線により次段に接続される
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタ
Ｎ２からなるバッファのゲート電極に接続される。この
バッファは入力側のバッファと同一構成であり、このバ
ッファの直列接続点はアルミ配線により出力端子１３に
接続されている。
地配線１４間にコンタクトホール１６で直列接続され
た、Ｐ+ 拡散層１１でソース・ドレイン電極が形成され
るＰＭＯＳトランジスタＰ１およびＮ+ 拡散層１７でソ
ース・ドレイン電極が形成されるＮＭＯＳトランジスタ
Ｎ１のゲート電極１０がそれぞれ入力端子９と接続さ
れ、直列接続点からアルミ配線により次段に接続される
ＰＭＯＳトランジスタＰ２およびＮＭＯＳトランジスタ
Ｎ２からなるバッファのゲート電極に接続される。この
バッファは入力側のバッファと同一構成であり、このバ
ッファの直列接続点はアルミ配線により出力端子１３に
接続されている。
【００２６】この機能バッファの駆動能力を大きくする
には、出力端子１３に接続される出力側のバッファ（イ
ンバータ）に対して駆動能力強化用のバッファを並列接
続すればよい。この駆動能力強化用のバッファのレイア
ウトパターン図を示した図４、および、その等価回路図
を示した図５を併せて参照すると、この駆動能力強化用
のバッファは図２および図３に示した機能ブロックの入
力側または出力側のバッファとそれぞれ同一構成をと
り、入力端子９と１８、出力端子１３と１９がそれぞれ
対応する。その他の構成要素は同一である。
には、出力端子１３に接続される出力側のバッファ（イ
ンバータ）に対して駆動能力強化用のバッファを並列接
続すればよい。この駆動能力強化用のバッファのレイア
ウトパターン図を示した図４、および、その等価回路図
を示した図５を併せて参照すると、この駆動能力強化用
のバッファは図２および図３に示した機能ブロックの入
力側または出力側のバッファとそれぞれ同一構成をと
り、入力端子９と１８、出力端子１３と１９がそれぞれ
対応する。その他の構成要素は同一である。
【００２７】図２に示したレイアウトパターンのバッフ
ァ対し、サイズファイルが駆動能力強化係数を１と指定
している場合、チップレイアウト上のこのレイアウトパ
ターンが配置された位置のすぐ下側に、この図４に示し
た駆動能力強化用バッファのレイアウトパターンが接続
されるように配置する。その追加配置した結果のレイア
ウトパターンが図６に示されている。その等価回路を示
したブロック図が図７である。
ァ対し、サイズファイルが駆動能力強化係数を１と指定
している場合、チップレイアウト上のこのレイアウトパ
ターンが配置された位置のすぐ下側に、この図４に示し
た駆動能力強化用バッファのレイアウトパターンが接続
されるように配置する。その追加配置した結果のレイア
ウトパターンが図６に示されている。その等価回路を示
したブロック図が図７である。
【００２８】この図６を参照すると、駆動能力強化用の
バッファのＰ+ 拡散層および端子１３に接続されたバッ
ファのＮ+ 拡散層１７が、アルミ配線２１により最短距
離で接続され、アルミ配線２２で駆動能力強化用のバッ
ファおよび出力側のバッファのゲート電極が互いに最短
接続される。出力段のバッファが上下に２個配列されて
いるので駆動能力が大きくなっている。また、このと
き、出力端子１３に加え、追加されたバッファの出力端
も出力端子１９として使用可能になる。
バッファのＰ+ 拡散層および端子１３に接続されたバッ
ファのＮ+ 拡散層１７が、アルミ配線２１により最短距
離で接続され、アルミ配線２２で駆動能力強化用のバッ
ファおよび出力側のバッファのゲート電極が互いに最短
接続される。出力段のバッファが上下に２個配列されて
いるので駆動能力が大きくなっている。また、このと
き、出力端子１３に加え、追加されたバッファの出力端
も出力端子１９として使用可能になる。
【００２９】上述した駆動能力強化用のバッファの配置
が終ると、ネット振分ＳＴ５の処理を実行する。駆動能
力強化用のバッファを配置したことにより、多数の機能
ブロックに対して信号を供給することができるようにな
ったが、これら多数の機能ブロックは、最初は出力端子
１３に接続されているからこのままでは駆動能力強化用
のバッファの出力端子１９には接続されない。
が終ると、ネット振分ＳＴ５の処理を実行する。駆動能
力強化用のバッファを配置したことにより、多数の機能
ブロックに対して信号を供給することができるようにな
ったが、これら多数の機能ブロックは、最初は出力端子
１３に接続されているからこのままでは駆動能力強化用
のバッファの出力端子１９には接続されない。
【００３０】したがって、この処理ＳＴ５ではレイアウ
ト用の接続情報を書き換えて、出力端子１３と出力端子
１９に対してその機能ブロックを均等に割り振り、次の
配置ＳＴ６処理へ移行する。
ト用の接続情報を書き換えて、出力端子１３と出力端子
１９に対してその機能ブロックを均等に割り振り、次の
配置ＳＴ６処理へ移行する。
【００３１】配置ＳＴ６処理では配置配線ライブラリを
参照しながら処理ＳＴ５で割り振られた結果の機能ブロ
ック間の配線を実行する。
参照しながら処理ＳＴ５で割り振られた結果の機能ブロ
ック間の配線を実行する。
【００３２】配線処理が終了すると、アートワークパタ
ーンライブラリ８を参照しながら処理ＳＴ６の結果を加
えチップ全体のアートワークパターンを生成する。
ーンライブラリ８を参照しながら処理ＳＴ６の結果を加
えチップ全体のアートワークパターンを生成する。
【００３３】なお、前述した図６のレイアウトパターン
において、さらに図４に示した機能強化用バッファのレ
イアウトパターンを下側に配置すると、バッファがさら
に並列接続されることは明らかである。つまり、強化係
数の数だけ機能強化用バッファのレイアウトパターンを
配置していけばよい。
において、さらに図４に示した機能強化用バッファのレ
イアウトパターンを下側に配置すると、バッファがさら
に並列接続されることは明らかである。つまり、強化係
数の数だけ機能強化用バッファのレイアウトパターンを
配置していけばよい。
【００３４】上述した実施例では、一例として、機能強
化用バッファを下側へ次々と配置したが、上下左右それ
ぞれの方向専用のレイアウトパターン、あるいは上下左
右いずれの方向にも配置可能なようにレイアウトした機
能強化用バッファのレイアウトパターンを用意すること
により、チップ全体のレイアウトの配置状況をみて、任
意の形状にレイアウトパターンを配置することが可能で
あり、レイアウトの自由度を向上させることができる。
化用バッファを下側へ次々と配置したが、上下左右それ
ぞれの方向専用のレイアウトパターン、あるいは上下左
右いずれの方向にも配置可能なようにレイアウトした機
能強化用バッファのレイアウトパターンを用意すること
により、チップ全体のレイアウトの配置状況をみて、任
意の形状にレイアウトパターンを配置することが可能で
あり、レイアウトの自由度を向上させることができる。
【００３５】
【発明の効果】以上説明したように、本発明の半導体集
積回路のレイアウト方法は、設計ルールチェック時に、
所望の駆動能力強化係数を求めその係数に従ってホスト
コンピュータが駆動能力強化用バッファのレイアウトパ
ターンをチップ全体のレイアウトを考慮しながら駆動能
力の強化が必要なバッファ部に配置し、さらに、追加さ
れた駆動能力強化用バッファのレイアウトパターンの出
力端子に接続配線（ネット）を振り分けて配置・配線す
ることにより、チップレイアウト設計上の最適な駆動能
力をもった回路を容易に設計でき、またエレクトロマイ
グレーションによる配線劣化を抑えた半導体チップを設
計できる。
積回路のレイアウト方法は、設計ルールチェック時に、
所望の駆動能力強化係数を求めその係数に従ってホスト
コンピュータが駆動能力強化用バッファのレイアウトパ
ターンをチップ全体のレイアウトを考慮しながら駆動能
力の強化が必要なバッファ部に配置し、さらに、追加さ
れた駆動能力強化用バッファのレイアウトパターンの出
力端子に接続配線（ネット）を振り分けて配置・配線す
ることにより、チップレイアウト設計上の最適な駆動能
力をもった回路を容易に設計でき、またエレクトロマイ
グレーションによる配線劣化を抑えた半導体チップを設
計できる。
【図１】本発明の一実施例による半導体集積回路のレイ
アウト方法のフローチャートである。
アウト方法のフローチャートである。
【図２】本発明の一実施例による半導体集積回路のレイ
アウト方法におけるバッファのレイアウトパターン図で
ある。
アウト方法におけるバッファのレイアウトパターン図で
ある。
【図３】図２の等価回路図である。
【図４】本発明の一実施例による半導体集積回路のレイ
アウト方法における駆動能力強化用バッファのレイアウ
トパターンの一例を示す図である。
アウト方法における駆動能力強化用バッファのレイアウ
トパターンの一例を示す図である。
【図５】図４の等価回路図である。
【図６】本発明の一実施例による半導体集積回路のレイ
アウト方法における駆動能力が強化されたバッファのレ
イアウトパターンを示す図である。
アウト方法における駆動能力が強化されたバッファのレ
イアウトパターンを示す図である。
【図７】図６の等価回路図である。
【図８】従来の駆動能力強化方法の一例を示す図であ
る。
る。
【図９】従来のエレクトロマイグレーション対策の一例
を示す図である。
を示す図である。
１ ブロクライブラリ ２ 強化係数ファイル ３ 設計ルールファイル ４ シミュレーションモデル ５ 遅延計算ライブラリ ６ サイズファイル ７ 配置配線ライブラリ ８ アートワークパターンライブラリ ９ 入力端子 １０，２０ ゲート １１ Ｐ+ 拡散層 １２ 電源配線 １３ 出力端子 １４ 接地配線 １５ アルミ配線 １６ コンタクトホール １７ Ｎ+ 拡散層 １８ 入力端子 １９ 出力端子 ２１，２２ アルミ配線 Ｐ１，Ｐ２ ＰＭＯＳトランジスタ Ｎ１，Ｎ２ ＮＭＯＳトランジスタ
Claims (3)
- 【請求項１】 あらかじめ用意されたマスクパターンレ
イアウトに用いる機能ブロックがレイアウトパターン情
報としてブロックライブラリに格納され、このブロック
ライブラリから抽出された前記機能ブロック群の設計ル
ールチェック、遅延シミュレーション、配置配線、およ
びアートワークパターン生成をホストコンピュータ上で
実行させることによって設計される半導体集積回路のレ
イアウト方法において、前記設計ルールチェック時に、
前記機能ブロックが次段に接続される他の前記機能ブロ
ックを駆動するためにその機能ブロックに並列接続され
る駆動能力強化用ブロックの数を前記機能ブロック間の
配線負荷容量値に対応した駆能力強化係数を求める機能
と、前記駆動能力係数にしたがってあらかじめ用意され
たレイアウトパターンを配置する機能と、この配置され
たレイアウトパターン内にある出力端子のレイアウトパ
ターンに接続情報を割り付けて配置配線をする機能とを
備えることを特徴とする半導体集積回路のレイアウト方
法。 - 【請求項２】 前記駆動能力強化用ブロックが、前記機
能ブロックのレイアウトパターンの上下左右方向のいず
れの位置にも配置可能なようにあらかじめレイアウトパ
ターン化され、この前記駆動能力強化用ブロックを配置
配線することを特徴とする請求項１記載の半導体集積回
路のレイアウト方法。 - 【請求項３】 前記駆動能力強化用ブロックが、前記機
能ブロックのレイアウトパターンの上下左右方向の少な
くとも１方の位置に配置可能なようにあらかじめレイア
ウトパターン化され、この前記駆動能力強化用ブロック
を配置配線することを特徴とする請求項１記載の半導体
集積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273337A JP2658829B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路のレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273337A JP2658829B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路のレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130857A true JPH07130857A (ja) | 1995-05-19 |
| JP2658829B2 JP2658829B2 (ja) | 1997-09-30 |
Family
ID=17526491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273337A Expired - Fee Related JP2658829B2 (ja) | 1993-11-01 | 1993-11-01 | 半導体集積回路のレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658829B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120372A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | ゲートアレイの設計方式 |
-
1993
- 1993-11-01 JP JP5273337A patent/JP2658829B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120372A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | ゲートアレイの設計方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2658829B2 (ja) | 1997-09-30 |
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