JPH02121349A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係り、特にダイナミック回路
を用いた高速の大規模集積回路（ＬＳＩ）を短期間に設
計可能な半導体集積回路及びその設計方法に関する。

〔従来の技術〕

従来、ダイナミック回路を用いた高速論＊ｒ、ｓ■１こ
関しては、アイ・ニス・ニス・シー・シーダイジェスト
　オン　テクニカルペーパーズ、１９８７年、第６２頁
（Ｔ　Ｓ　Ｓ　ＣＣＤｉｇｅｓｔ　ｏｆＴｅｃｈｎｉｃ
ａｌ　ｐａｐｅｒｓ、　１９８７．　ｐ、６２）におい
て論じられている。また、プリチャージ回路による高速
化に関しては、シンポジウム　オン　ヴイエルエスアイ
　テクノロジー、ダイジェスト　オン　テクニカル　ペ
ーパーズ年、第９３頁（Ｓｙｍｐｏｓｉｕｍ　ｏｎＶＬ
ＳＩ　Ｔｅｃｈｎｏｌｏｇｙ、　Ｄｉｇｅｓｔ　ｏｆ　
Ｔｅｃｈｎｉａｌ　Ｐａｇｅｒｓ。

ｐｐ、９３．　（１，９８７）　）及び特開昭６２−９
８８２７において論じられている。さらに自動設計シス
テムによる設計期間の短縮に関しては、プロシーデイン
ゲス　オン　アイ・シー・シー・シー　１９８２年、第
５１２頁から第５１５頁（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏ
ｆＩＣＣＣ，１９８ｚ、Ｐｐ、５１２−５１５）　４ｍ
おイテ論じられテイル。

〔発明が解決しようとする課題〕

上記従来技術のプリチャージ回路により複雑な論理能力
を持つ回路の高速化を図ることができるが、この回路を
用いたＬＳＩを設計する際には、下記の点に留意する必
要がある。

（１）回路内部のダイナミック・ノードとその近傍の信
号配線間に容量結合があると、回路動作中の配線の電位
変動によってダイナミック・ノードが影響を受けて電位
が変化し、回路の動作マージン低下、ひいては誤動作を
引き起こす場合である。このためセルのレイアウトに際
し、セル内部の配線とダイナミック・ノード間の静電容
量に注意を払う必要がある。

（２）上記と同じ理由でプリチャージ回路を用いたセル
の上空には信号配線を通すことができない。

（３）プリチャージ回路を用いたセルすべてに同位相の
クロック信号を供給する必要がある。

まず（１）に関しては、ＬＳＩの設計に必要な多種多様
のセルをレイアウト設計する際に、各セル毎に上記の点
に注意しながら作業を進めなければならないため自動化
がむずかしく、非常に時間を要した。また、レイアウト
ルール、プロセス等が変更された場合のセル修正に要す
る作業呈も膨大であった。次に、この様にして設計され
たセルを配置し、セル間の配線を行ってＬＳＩを完成さ
せる工程では、上記（２）がＤＡ核技術よる自動配置配
線の大きな障害となっていた。更に（３）に関しては、
ＬＳＩチップ全体にわたってクロック信号給電系を注意
深く設計する必要があり、ＤＡ化は困離であった。

本発明の目的は、プリチャージ回路を用いたＬＳＩにお
いて、ＤＡ核技術適用可能とすることにより、高速のＬ
ＳＩを短期間で設計可能とすることにある。

本発明の他の目的は、ＬＳＩに要求される性能及びコス
トに応じて、−組の設計データから論理機能は同一で性
能、コスト等が異なる複数のＬＳＩを設計可能とするこ
とにある。

本発明の他の目的は、ＬＳＩ設計の基本単位であるセル
の設計工数を低減し、レイアウトルール等の変更に対し
迅速に対応可能なセル、ライブラリを構築可能とするこ
とにある。

本発明の他の目的は、複数個のプリチャージ回路が縦続
接続されて成る部分を含む論理回路に於て回路段数を削
減することにある。

〔課題を解決するための手段〕

本発明は、ＤＡ核技術適用のためにはプリチャージ型回
路を用いたセルに於て、セル内の高インピーダンス・ノ
ードを電源配線層で覆うとともに、セル列に埋め込める
クロックバッファを設け、セル列に沿ってクロック信号
チャネルを設けたものである。

また１組の設計データから特性の異なるＬＳＩを設計す
るためには、機能は同じでプロセス・回路の異なる複数
のセルライブラリを設けたものである。

またセルの設計工数低減のためには、数種の基本セルと
各セル毎のセル内配線の情報からセルライブラリを作成
することとしたものである。

さらに、論理回路の段数削減のために２種類のプリチャ
ージ型回路の組合せて用いたものである。

〔作用〕

セル内の高インピーダンス・ノードが電源配線層でシー
ルドされるので、その上を配線が通過できる。またセル
列に埋め込めるクロックバッファとクロック信号チャネ
ルを設けることにより、クロックバッファの配置に制限
がない。これらにより、プリチャージ型回路を用いたＬ
ＳＩをＤＡ核技術よる自動配置配線によって設計可能と
なる。

また使用セルとして複数のセルライブラリの中から最適
なものを選択することにより、要求性能、コスト等に応
じた設計を行うことができる。

またセルのレイアウト作業が、基本セルと配線情報から
シンボリツクに行えるので、セルライブラリ構築に要す
る時間を大幅に短縮できる。

さらに２種のプリチャージ回路を組合せて用いることに
より、従来例において必要であった入力信号制御用回路
を取り除くことができる。

〔実施例〕

以下、本発明の詳細な説明する。

第１図は本発明を実施したセルの例を示し、同図（ａ）
はセルの回路図、同図（ｂ）は同図（ａ）の回路のレイ
アウトの概略図、同図（Ｃ）及び（ｄ）は他の回路形式
によるセル回路図を示した妃のである。

図において、１０１，１０３，１０４はプリチャージ回
路による３人力ＡＮＤセル、１０２はＣＭＯＳスタティ
ック回路によるインバータセル。

Ｃｌ０Ｌ、ＣｌＯ２はクロック信号配線、１１０１〜１
１０３は入力信号配線、ｖＤＤは電源配線、ＧＮＤはグ
ランド配線、０１０１はＡＮＤセル１０１の出力信号配
線、０１０２はインバータセル１０２の出力信号配線、
０１０３は１０３の出力信号配線、０１０４は１０４の
出力信号配線、ＰＩＯＩ〜Ｐ１１５はＰＭＯ３ＦＥＴ、
Ｎｌ０Ｉ〜Ｎ１１５はＮＭＯ８ＦＥＴ、１，２はＮＭＯ
８ＦＥＴ、３．４はゲート、５，６゜８は拡散層接続用
コンタクトホール、７はセル間配線接続用スルーホール
、９〜１１はダイナミック・ノード、２０はクロック信
号給電用端子である。また第２図は第１図のＸ−Ｘ断面
を示したものである。２０１はシリコン基板、２０２は
ウェル、２０３は酸化膜、２０４，２０５，２０６は眉
間絶縁膜である。なお本図ではｊｌｏ】より上層の配線
層、層間絶縁膜、パッシベーション膜は省略されている
。この実施例では １、第１図に示した様にプリチャージ回路を用いたセル
１０１に於て電源およびグランド配線の配置、セルの外
形および高さ、入出力端子の位置等のレイアウトに関す
る仕様がＣＭＯＳスタティック回路のスタンダードセル
１０２と同じに設定されているため、セルの配置に関し
てはスタンダードセルと同様のＤＡ核技術用いて行うこ
とができる。

２、セル内のダイナミック・ノード９〜１１の上空は電
位が固定している電源配線ＶＤＤ及びグランド配線ＧＮ
Ｄでほぼ覆われているため。

セル上空を通過している信号配線１１０１とダイナミッ
ク・ノード間の静電容量を充分小さく抑えられるので、
セル上空の８Ｉｌ！線に制限がない。これによりスタン
ダードセルと同様に、セル間の接続配線を自動化するこ
とができる。

３、クロック信号配線Ｃ１０１をセル列に沿って、セル
の上端に隣接して設けた八め、（１）クロック信号を必
要とするセルは、クロック信号給電用端子２０を設ける
ことにより自動的に０１０１に接続される。（２）ＤＡ
により自動配置配線を行う際にクロック信号配線を行う
必要がない。

以上述べた１〜３により、本発明を適用することによっ
てプリチャージ回路を用いたセルを含むＬＳＩのスタン
ダードセルと同様のＤＡ核技術よる自動設計が可能とな
る。なおりロック信号配線Ｃ１０１はセル列に最も近い
チャネルに設けることにより、他の信号配線の障害とな
るのを防止することができる。またクロック信号配線に
接続されるＦＥＴの数は他の信号線より多いため、負荷
容量が大きく従って動作時に配線上を流れる電流も大き
いため配線抵抗による電位降下並びに延遅時間増加及び
マイグレーションに対する条件が他の信号配線より厳し
くなる。これを緩和するには第１図に示した様にＣ１０
１の線幅を他の信号線より広くすればよい。

以上の実施例では回路としてＣＭＯ８を用いたが、更に
高速化を図る方法の一つとして以下に述べる様に、バイ
ポーラ・トラジスタを併用したＢｉ−ＣＭＯ５回路があ
る。第３図（ａ）はＢｊＣＭＯＳプリチャージ回路の回
路図、第３図（ｂ）はＢ１ＣＭＯＳインバータ回路の回
路図を示したものである。Ｃ３０１はクロック信号配線
、１３０１〜１３０４は入力信号配線、０３０１゜０３
０２は出力信号配線、Ｐ３０１〜Ｐ３０３はＰＭＯ５Ｆ
ＥＴ、Ｎ３０１〜Ｎ３１０はＮＭＯ８ＦＥＴ、Ｑ３０１
〜Ｑ３０４はＮＰＮ型バイポーラトランジスタである。

また第４図（ａ）。

（ｂ）は第３図（、）とは異なる回路形式によるＢ１Ｃ
ＭＯＳプリチャージ回路の回路図を示したものであり、
Ｃ４０１，Ｃ４０２はクロック信号配線。

１４０１〜１４０５は人力信号配線、０４０１゜Ｃ４１
１は出力信号配線、Ｐ２Ｏ３〜Ｐ４０４及びＰ４１１〜
Ｐ４１５はＰＭＯ３ＦＥＴ、Ｎ４０１〜Ｎ４０８及びＮ
４１１〜Ｎ４１９はＮＭＯ３ＦＥＴ、Ｃ４０１及びＣ４
１１はＮＰＮ型バイポーラトランジスタである。ｄらに
第５図は第４図（ｂ）の回路のレイアウト例の概略を示
したものである。第１図（ｂ）と同様に本発明を適用す
ることによってＤＡ核技術よる自動設計が可能となる。

また第４図（ｂ）の回路ではＣ４０１とＣ４０２の２本
のクロック信号配線が必要であるため、第５図に示した
様にセル列の上下に隣接して配置している。

この様にＢｉＣＭＯ３回路を用いたセルが実現可能とな
ることにより １、Ｃ，ＭＯ５回路によるセルとＢｉＣＭＯ８回路によ
るセルがＤＡ核技術よる自動設計の面からは同等に取り
扱えるため、ＬＳＩの論理設計者がＤＡシステムに入力
した一組の論理設計データを用いてＣＭＯ８回路による
ＬＳＩとＢｉＣＭＯ３回路によるＬＳＩの両方を自動設
計できる。一般にＢｉＣＭＯ５回路を用いるとＣＭＯ８
回路を用いた場合に比べて高速のＬＳＩを実現できる一
方プロセスが複雑なためコストは高くなる。従って設計
対象のＬＳＩに要求される性能、コスト等に論理設計を
変更することなしに対応することができる。

２、一般にＤＡにより自動設計を行った場合、人手で設
計した場合と比較してセル間の配線長が増加するととも
に、そのばらつきも増大する。これは回路の負荷容量の
増加とそのばらつきの増大、更に回路の遅延時間の増加
とそのばらつきの増大の原因となる。前者は回路性能の
低下を招き後者もばらつきによる性能変化分をマージン
として予め見込んでおく必要があるため性能低下と等価
である。ここでＢｉＣＭＯ８回路を用いると、その電流
即動能力の大きさ故にＣＭＯ３回路に比して回路性能の
負荷容量依存性が小さいため上記の要因による性能低下
を低減できるので、自動設計によるＬＳＩに好適である
。

等が可能となり、その効果は大である。

次に本発明を適用したセルライブラリの構築方法につい
て述べる。一般に、スタンダードセル方式により自動設
計を行う場合、種々の請理機能を有するセルから成るセ
ルライブラリが必要である。

セルライブラリの構築には数十種類のセルが必要であり
、しかも従来はこれらを人手でレイアウトしていたため
、その工数は膨大なものであった。

従来の方法によりプリチャージ回路を含むセルのレイア
ウトを行うと、ダイナミック・ノードに関して前述の点
に留意しなければならないため工数は一段と増加する。

本発明はこの問題を解決するものである。

第６図（ａ）、（ｂ）、（ｃ）はセルライブラリに含ま
れるセルの回路図の例を示したものである。

これらは高速性を要求される加算器に対して一般的に用
いられる桁上げ先見発生回路を構成するのに必要なセル
である。なお桁上げ先見発生回路に関しては例えば、田
丸啓吉著「論理回路の基礎」第２２７頁において論じら
れている。

本発明を適用したセルは、セル内のＭＯＳ　　ＦＥＴ、
バイポーラトランジスタ、抵抗等のデバイス及び電源配
線に関するレイアウト情報のみを有する数種類のセル（
以下基本セルと呼ぶ）とセル内配線層、コンタクトホー
ル、スルーホール等及び必要な基本セルの配置に関する
レイアウト情報のみを有する各セルに固有のセル（以下
配線セルと呼ぶ）とを合成することにより作成する。第
７図（ａ）、（ｂ）は基本セルの例を示したものであり
、Ｐ２Ｏ３〜Ｐ７０３はＰＭＯ８ＦＥＴ、Ｎ７０１−Ｎ
７０４はＮＭＯ５ＦＥＴ、Ｖｏｏは電源配線、ＧＮＤは
グランド配線である。なお第６図に示した様な回路で直
列に接続されたＮ、ＭＯＳＦＥＴのゲート幅をグランド
に近い順に大きく設計することにより高速化を図ること
ができることが、プロシーディングスオブアイ・シー・
シー・シー、１９８２年、第１１２頁がら第１１５頁（
Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　１９８２　Ｉ
ＣＣＣ，１９８２゜ｐｐ、１１２−１１５）において論
じられているが、第７図に示した基本セルは種々のゲー
ト幅のＭＯＳＦＥＴを含むことによりこの様な設計を容
易に実現できる。第８図は基本セルと配線セルを合成す
ることによりセルのレイアウトを完成した結果列の概略
を示したものである。第８図（いは第６図（ａ）に、第
８図（ｂ）は第６図（ｂ）に、第８図（ｃ）は第６図（
ｃ）にそれぞれ対応する。第８図（ａ）。

（ｂ）のセルは第７図（ａ）に示した基本セルと、それ
ぞれのセルに固有の配線セルとを合成することによって
作成している。また第８図（Ｃ）のセルは第７図（ａ）
及び（ｂ）の基本セルを隣接して配置し、これらと配線
セルとを合成することにより作成する。更に、基本セル
のレイアウトは従来のセルレイアウトと同様の方法で行
うが、配線セルのレイアウトは、設計者がコンタクトホ
ール、スルーホールの位置及びセル内配線をシンボリッ
クに人力するのみで、実際のパターンへの変更作業はＤ
Ａで行う。以上述べたセル生成方式によりａ、従来数十
種必要であったセルのレイアウト作業が基本セルの数種
のみに削減可能である。

ｂ、基本セル設計時にダイナミック・ノードの取扱いを
検討しておくことにより、その基本セルを用いてセルを
合成する限りはセル毎に再検討する必要がない。

Ｃ１配線セルがシンポリンクにレイアウト可能なため、
セルの論理変更や新規セルの追加等を迅速に行える。

ｄ、レイアウトルールの変更等に伴ってセルのレイアウ
トを修正する必要がある場合、基本セルの修正と配線セ
ルのシンボリックデータをパターンに変更するＤＡのパ
ラメータの変更のみでよいため、従来全セルの修正が必
要であったのと比炉して作業量を著しく低減できる。

等の効果が得られ、セルライブラリの構築、修正に要す
る期間を短縮できる。

以上述べた方法により生成したセルをＤＡにより自動配
置、自動配線を行ってＬＳＩの設計を完了させる方式に
ついて以下に述べる。

ＬＳＩを設計する際、ある論理的まとまりを持ったブロ
ックをセルの配置、配線を行うことによって設計し、次
にブロックについて配置、配線を行うという様に階層的
に設計を進めるのが一般的である。第９図は本発明を適
用してセルの配置、配線を行って構成したブロックの例
を稜式的に示したものである。９０１は電源幹線、９０
２はグランド幹線、９１０〜９２４はプリチャージ回路
を用いたセル、Ｂ９０１〜Ｂ９０４はクロックバッファ
セル、Ｃ９０１〜Ｃ９０５はクロック信号線配線、ＴＨ
９０１〜ＴＨ９０３はスルーホール、９３０〜９３６は
セル間配線、９３７はクロック幹線である。プリチャー
ジ回路を用いてＬＳＩを設計する場合、同回路を用いた
すべてのセルに位相の合ったクロックを供給する必要が
あり、そのためにはセルにクロシフ信号を給電するクロ
ックバッファセルの負荷を等しくし、遅延時間の相違に
より生ずるスキューを防ぐ必要がある。第９図は、これ
を実施した例であり、最上段のセル列ではクロックを必
要とする３個のセル９１０゜９１１．９１２に対して１
個のクロックバッファセルＢ９０１及び１本のクロック
信号配線Ｃ９０１が設けられている。これに対して二段
目のセル列ではクロックを必要とするセルが多いため２
個のクロックバッファセルＢ９０２．Ｂ９．０３と２本
のクロック信号配線Ｃ９０２，Ｃ９０３を設け、セル列
を２分割してクロックを供給している。更に三段目と四
段目ではクロックを必要とするセルが少ないためクロッ
クバッファセルＢ９０４を両方の段で共通に用い、クロ
ック信号配線Ｃ９０４゜Ｃ９０５を介してクロックを供
給している。この様に各クロックバッファセルの負荷が
略等しくなる様に、その数を変化させる必要があるが、
本発明を適用したセルライブラリでは下記の理由により
この作業の自動化が可能である。

１、クロックバッファセルがプリチャージ回路を用いた
セル等と同じセル等と同じセルライブラリに在り、ＤＡ
から同等に扱える。

２、セル列に沿ってクロック信号配線用のチャネルが設
けられている。

第１０図はブロックの自動配置、自動配線を行うための
フローチャートの例を示したものである。

まずステップ１００１で論理設計者が対象となるブロッ
クの設計データを入力するが、この際プリチャージ回路
を用いたセルへのクロック供給系に関しては自動設計を
行うので入力の８謔はない。

次にステップ１００２では入力された設計データに基づ
きセルを自動的に仮配置する。次のステップ１００３で
は仮配置の結果による各セル列のクロックバッファセル
の負荷を計算する。続くステップ１００４では各クロッ
クバッファセルの負荷が略等しくなる様に必要な個数の
クロックバッファセルをセル列に挿入する。このステッ
プに於て、クロックを必要とするセルを多く含むセル例
では多くのクロックバッファセルが挿入され、その結果
セル列の長さが他のセル列と著しく異なるものとなる場
合等が生ずるため、ステップ１００５でこれを調べ不適
当な場合はステップ１０１０で仮配置を変更する。問題
がない場合はステップ１０６でクロック供電系の配線を
行うが本発明を適用したセルではクロック信号配線用の
チャネルが設けられているので、このステップは容易に
行うことができる。次のステップ１００７でセル間の自
動配線を行う。ステップ１００８では必要とする配線が
完了したかどうかを調べ、完了していない場合は仮装置
を変更し、完了した場合は空いているチャネル領域を詰
める等のコンパクションを行いブロックの自動設計が終
了する。

次に上記の方法により設計したブロックに対して自動配
置、自動配線を行う方法について述べる。

第１１図は本発明に依りＬＳＩのタロツク給電系を設計
した結果の一例であり、１１００はＬＳＩチップ、Ｂ１
１０１〜Ｂ１１０５はブロック。

１１０１はクロックブロック、ＣＰＡはクロック入力パ
ッド、ｉＣＢはクロック入力バッファ、ＣＢはクロック
バッファ、ＣＤはクロックドライバＬＩＩＯＩ〜Ｌ１１
０３．Ｌｉ２Ｏ２はブロック間’）Ｏッ’）配線、Ｅｌ
ｌｏｌ　〜Ｅ１１０５゜Ｂ１１１２はクロック入力端子
である。なおりロシクバソファＣＢは第９図のＢ９０１
〜Ｂ９０４のクロックバッファセルに相当する。なおＬ
ＳＩのクロック結電系については例えばアイ・ニス・シ
ー・シー・シー、ダイジェスト　オフ　テクイカルペー
パーズ、１９８７年、第８６頁（ＩＳＳＣＣＤｉｇｅｓ
ｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　ｐａｐｅｒｓ、　１９
８７．　ｐｐ、８６）において論じられている。

ブロック間のクロック配線に於ても前述のブロック内と
同様に各クロックドライバＣＤの負荷を略等しくするこ
とが必要である。第１１図の例に於てはブロックＢ１１
ｏ１及びＢ１１０５についてそれぞれクロックドライバ
とブロック間クロック配線を各１個ずつ割当てているの
に対し、クロックバッファＣＢを多数含むブロックＢ１
１０２には２個のクロックドライバとブロック間クロッ
ク配線を割当てている。またクロックバッファの少ない
ブーロックＢ１１０３、Ｂ１１０４には１個のクロック
ドライバとブロック間クロック配線を共有する様にして
いる。第１２図は第１１図の様なりロック給電系を自動
設計するためのフローチャートの一例を示したものであ
る。まずステップ１２０１で論理設計者がブロック及び
ブロック間の接続に関するデータを入力するが、この際
プリチャージ回路のクロック給電系については入力の必
要はない。次にステップ１２０２で各ブロックのクロッ
ク入力端子数を決める。なお、この決定方法については
後述する。続いてステップ１２０４では各ブロックの端
子数の和だけの数のクロックドライバから成るクロック
ブロックを構成し、これをチップ中央に配置する。ステ
ップ１２０５ではブロック間のり′ロック配線を行う。

ステップ１２０６ではステップ１２０５の結果が適当か
どうかを調べるがステップ１２０３ではクロックドライ
バの負荷として推定値を用いているため、実際に自動配
線を行った結果が不適当なものとなる場合があり得る。

ステップ１２０６でクロックドライバの負荷が適当と判
断された場合はステップ１２０７でクロック配線以外の
ブロック間配線を行い、配線が完了したかどうかをステ
ップ１２０７で調べ完了していればＬＳＩの自動設計を
終了する。

次に第１３図は第１２図のステップ１２０３を行うため
にクロックドライバの負荷を推定する方法の一例を示し
たものである。８１３０１〜Ｂ１３０５はブロック、１
３０１はチップの中心点、１３０４はブロックＢ１３０
４の中心点、ＣｉｎはクロックバッファＣＢの入力容量
である。

クロックブロック内のクロックドライバの負荷は配線容
量とクロックバッファの入力容量の合計であるが、前者
はＬＳＩの設計が終了するまで正確には算出できないた
め推定値を用いる必要がある。

一般にクロックブロック及び他のブロックは共にチップ
全体の面積に比較すると充分小さく、またチップ内の配
線は仮想的な格子上のチャネルを用いて行われるため、
配線長はチップの中心点１３０１とブロックの中心点１
３０４とのマンハッタン距離Ｌ　Ｘ　＋Ｌ　ｙと近似で
きる。従って、ブロック内のグロックバッファの数をｎ
、単位長当りの平均配線容量をＣ１とするとクロックド
ライバの負荷の推定値ＣＬＯＡＤは ｃＬＯＡＤ＝　Ｃｍ　・（Ｌｘ＋　Ｌｙ）＋　ｎ−Ｃ１
ｎとなる。

次に第１４図は上記等の方法で得られたＣ　ＬＯＡＤの
値を用いて、各ブロックの端子数を決定する方法のフロ
ーチャートの一例を示したものである。

ここでブロック相互間のグロックスキューに関する仕様
を満足するためのＣＬＯＡＤの上限値をＣＭ＾Ｘ、下限
値をＣｓ　Ｉ　Ｎとする。これらを実現するには第１４
図に従い各ブロックについて、まずＣＬＯ＾ＤがＣ）Ｉ
ＡＸ以下であるかどうかを調べる。これを満足していな
い場合はステップ１４０１でクロック入力端子の数を増
やすことによりＣＬＯＡＤを小さくする。これは第１１
図のブロックＢ１１０１の例に相当する。ＣＭ＾Ｘに関
する条件を満足したら次にＣＬＯＡＤがＣＭＩＮ以上で
あるかどうかを調べる。これを満足していない場合はス
テップ１４０２で近似例のブロックとクロックドライバ
を共用することによりＣＬＯＡＤを大きくする。これは
第１１図のブロックＢ１１０３及びＢ１１０４の例に相
当する。なお、この際Ｌｘ、Ｌｙの値としては例えば両
ブロックの内で大きい方の値を用いればよい。すべての
ブロックについてＣＭＩＮ＜ＣＬＯ八〇へ、ＣＭ＾Ｘが
満足されれば第１２図のステップ１２０３は終了する。

以上述べた様に本発明を適用することによす、ブロック
内及びブロック間のクロック給電系について論理設計者
が明示することなしに自動設計が可能となる。

次に第１５図はプリチャージ回路を複数段、直列に接続
した例を示した図であり、また第１６図はその入力信号
の例を示した図であり、１５０１〜１５０６はプリチャ
ージ回路、φはタロツク信号、１１５０１〜１１５０３
は入力信号、○１５０１は１５０１の出力信号、ＡＮＤ
はアンド回路、Ｎ１５０１．Ｎ１５０４はＮＭＯ５ＦＥ
Ｔである。例えば説開昭６２−９８８２７で論じられて
いる様に、プリチャージ回路には１５０１の様に信号が
入力されるＦＥＴＮ１５０１のソースが直接地されてい
るものと１５０４の様にクロック信号が入力されるＦＥ
ＴＮ１５０４が挿入されているものの２種がある。

前者は後者に比べより高速に動作するが、プリチャージ
動作中はソースが接地されたＦＥＴ　　Ｎ１５０１をオ
フ状態とする必要があった。このため第１６図の例の様
に１１５０２がプリチャージ期間中にハイレベルとなり
得る場合には第１５図（ａ）の様にＡＮＤを挿入し、同
期間中はｉ　１５０３を強制的にローレベルとする必要
があった。この結果１１５０２の入力に対しては回路段
数の増加ひいては遅延時間の増加を招いた。これに対し
第１５図（ｂ）では１５ｏ１を１５０４に差し換えるこ
とにより、ＡＮＤを不要としている。１５０４は１５０
１に比べ低速があるが、ＡＮＤが不要となることから直
列に接続された回路列全体で比較すると第１５図（ｂ）
は同図（ａ）より遅延時間を短縮可能である。しかしな
がら、これら２種の回路の使い分けをすべてのパスにつ
いて論理設計者がＤＡに指示するのは、非常に煩雑な作
業となり誤りを生ずる可能性がある。それに対し本発明
では（１）１５０１と１５０４の組合せの様に同じ論理
機能を持つ回路の異なる２セルを共にセルライブラリに
含む（２）論理設計者は論理機能のみを入力し、それに
対してどちらの回路を割当てるかはＤＡで選択するの２
点により上記の問題を避けることができる。

第１７図はセルを選択するフローチャートの例を示した
ものである。まず対象とするセルをすへて１５０１と同
型式の信号を入力するＦＥＴのソースが接地されたプリ
チャージ回路とする。次にステップ１７０１でソースが
接地されたＦＥＴの入力信号がすべてプリチャージ回路
の出力信号からどうかを調べる。次に、この条件を満た
さない入力信号がある場合はステップ１７０２で、アン
ド回路やオア回路の入力の様に入れ換えても論理機能が
等価な入力について、入れ換えにより上記条件を満たす
ことができるかどうかを調べる。これでも条件を満足で
きない場合は、ステップ１７０３で、このセルを入れ換
える。この様な手順でセルを選択することにより、１５
０１と同型式の回路を主に用い、必要な箇所にのみ１５
０４と同型式の回路を用いることによって高速の組合せ
を選択できる。なお第１８図は上記２種とは異なる型式
のプリチャージ回路であり、１１８０１゜ｉ　１８０２
は入力信号端子、０１８０１は出力信号端子である。こ
の回路を１５０１の回路に代えて使用することもでき、
この場合も同様に高速の論理回路を形成できる。

以上述べた様に本発明を適用することによりプリチャー
ジ回路を用いたセルライブラリを短期間で構築、修正可
能であるとともに、これを用いたＬＳＩの自動設計を可
能とし、高速ＬＳＩの設計工数を著しく削減することが
できる。

以上の実施例では、ＣＭＯ８及びＢｉＣＭＯ３回路によ
る数種のプリチャージ回路を例にとったが、本発明はそ
の他の型式のダイナミック回路にもそのまま適用できる
ものである。

〔発明の効果〕

本発明は、以上説明した様に構成されているので以下に
記載される様な効果を奏する。

１、内部にダイナミックな動作をするノードを含む回路
を用いたセルに於て、セルを電源配線層及びグランド配
線層で覆うことによりその上空に配線を通すことができ
る。

２、上記セルの外形、端子位置等のレイアウトに関する
仕様を他の回路型式によるセルと統一してセルライブラ
リを構築し、こ°のライブラリはクロックバッファセル
を含み、更にセル列に沿ってクロック信号配線を設ける
ことによりプリチャージ回路を用いたセルとその他の回
路を用いたセルの混在したブロックの自動設計を行える
。

３、上記ブロックをＬＳＩチップ領域内に配置しチップ
中央にクロックブロックを配置し。

後者の設計及び両者間の結線を自動化することにより設
計期間を短縮できる。

４、セルを基本セルと配線セルの合成で作成することに
より、セルライブラリの新規作成、追加、修正等に要す
る期間を短縮できる。

５、プリチャージ回路を直列に接続して成る信号パスに
於て、最適な回路の組合せを自動釣に選択することによ
りＬＳＩの高速化を図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図及びセルレイアウト
図、第２図は第１図のｘ　−ｘ　ＲｆＡ断面図、第３図
及び第４図は本発明の他の実施例の回路図、第５図は第
４図（ｂ）の回路のセルレイアウト図、第６図はセルの
回路図、第７図は本発明の一実施例の基本セル、第８図
は本発明の一実施例のセルレイアウト図、第９図は本発
明の一実施例のブロックレイアウト図、第１０図はブロ
ック自動レイアウトのフローチャート、第１１図は本発
明の一実施例のチンプレイアウト図、第１２図はチップ
自動レイアウトのフローチャート、第１３図はクロック
バッファの負荷推定方法を示す図、第１４図はクロック
バッファ数の決定方法のフローチャート、第１５図はプ
リチャージ回路による信号パスの一例を示す図、第１６
図は第１５図の入力信号波形を示す図、第１７図は最適
なセル組合せ決定のフローチャート、第１８図は他の回
路型式によるプリチャージ回路の回路図である。 符号の説明 １０１．１０３，１０４・・・３人力ＡＮＤセル。 １０２・・・インバータセル、Ｃｌ０Ｌ、ＣｌＯ２゜Ｃ
３０１，Ｃ４０１，Ｃ９０１，Ｃ９０２゜Ｃ９０３，Ｃ
９０４，Ｃ９０５＝・クロ７り信号配線、１ｌｏ１〜１
１０３，１３０１〜ｉ　３０４゜１４０１〜１４０５・
・・入力信号配線、　ＶＤｎ・・電源配線、ＧＮＤ・・
・グランド配線。 ０１０１〜０１０４，０３０１，０３０２゜０４０１．
０４１１・・・出力信号配線、ＰＩＯＩ〜ｐＨ５，Ｐ２
Ｏ３〜Ｐ３０４．Ｐ４０１〜Ｐ４０４．Ｐ４１１〜Ｐ４
１５．Ｐ７０１〜Ｐ７０３−ＰＭＯＳ　　ＦＥＴ、Ｎｌ
０Ｉ−Ｎ１１５．Ｎ３０１〜Ｎ３１０．Ｎ４０１〜Ｎ４
０８．Ｎ４１１〜Ｎ４１９．Ｎ７０１〜Ｎ７０４−ＮＭ
Ｏ８ＦＥＴ、Ｑ３０１〜Ｑ３０４．Ｑ４０１．Ｑ４１１
・・・ＮＰＮ型バイポーラトランジスタ、９１０〜９２
４．１５０１〜１５０６・・・プリチャージ回路を用い
たセル、Ｂ９０１〜Ｂ９０４・・・グロックバッファセ
ル、Ｂ１１ｏ１〜Ｂ１１０５・・・ブロック、１１０１
−・・クロックブロック、１１００・・ＬＳＩチップ、
ＣＢＩ、ＣＢ２・・・クロックバッファ、ＡＮＤ・・・
アにド回路、φ・・・クロック信号。 第を図 第 回 茅１図 （０ン （Ｄン 第４図 （α） （ｂ） ３λ力ＡＮＤｔｒし 第９図 第Ｃ図 （α〕 第Ｃ図 第 図 第９回 （ｂ） 第 １ｇ 図 第１２図 第１１図 １１（／ｌ） 卒１３図 乙’ｔＯＡｏ＝（：ｔ−（Ｌ：ｃ十りり＋ｗｃ＝第１４
図 寡１５回 （↓） 第１６回 １間

Claims (1)

1. 【特許請求の範囲】 １、スタンダードセル方式により配置及び相互間の結線
   が成されるユニットセルを有し、該セル内に論理演算動
   作時にフローティング状態となり得るノードが少なくと
   も１個存在するダイナミック回路を含み、該セル内の素
   子間の結線を行う配線層が少なくとも１層あり、該配線
   層の上層に電位が固定されかつセル内の該ノードを覆う
   シールド層が少なくとも１層あるとともに該シールド層
   の上層にセル間の結線を成す配線層を少なくとも１層配
   したことを特徴とする半導体集積回路装置。 ２、前記シールド層が電源配線及び／又はグランド配線
   を形成することを特徴とする請求項１に記載の半導体集
   積回路装置。 ３、半導体基板上に配線用の層を少なくとも４層有し、
   最下層から１層目及び２層目をセル内の素子間の結線を
   行う配線層とし、３層目をシールド層とし、３層目以降
   をセル間の結線を成す配線層とし、４層目以降をシール
   ド層の上空に配することを特徴とする請求項２に記載の
   半導体集積回路装置。 ４、ＦＥＴのゲート電極用金属層を前記配線層として用
   いることを特徴とする請求項３に記載の半導体集積回路
   装置。 ５、スタンダードセル方式により配置及び相互間の結線
   が成されるユニットセルのセルライブラリがダイナミッ
   ク回路を含むセル及びスタティック回路を含むセルの両
   者を含み、かつ両者を隣接し各セルの境界間に間隙を生
   ぜずに配置可能なことを特徴とする半導体集積回路装置
   。 ６、スタンダードセル方式により配置及び相互間の結線
   が成されるユニットセルのセルライブラリがダイナミッ
   ク回路を含むセルと、スタティック回路を含むセルとを
   含み、かつ、セルライブラリ内の２セルが隣接して配置
   される際の各セルの境界間の間隙は無いか或いは一定量
   か或いは一定量でかつ間隙に上記２セル以外のセルが挿
   入されるかのいずれかであり、かつこの選択が隣接する
   ２セルの組合せにより決定されることを特徴とする半導
   体集積回路装置。 ７、半導体基板上に所定のピッチを以って縦横に延在す
   る相互配線層によってユニットセル間を接続して成す半
   導体集積回路装置に於て、該ユニットセルはダイナミッ
   ク回路によるセルを含みかつ該ユニットセルを一次元的
   に配列して成したセル列と平行でかつ該セル列との距離
   が該ユニットセルにより決定される一定量である該ダイ
   ナミック回路用のクロック信号配線を設けかつダイナミ
   ック回路によるセルに該クロック信号配線への接続用端
   子を設けたことを特許とする半導体集積回路装置。 ８、前記クロック信号配線の線幅を他のセル相互配線よ
   り広く設定したことを特徴とする請求項７に記載の半導
   体集積回路装置。 ９、前記セル列を互いに平行に配置しセル列間の領域を
   相互配線用領域とし、前記クロック信号配線を他の相互
   配線とともに該領域内に置き、かつ該クロック信号配線
   を他の相互配線に比べセル列に近い位置に設けたことを
   特徴とする請求項７に記載の半導体集積回路装置。 １０、スタンダードセル方式により配置及び相互間の結
   線が成されるユニットセルのセルライブラリが、同じ論
   理的能力を持ちかつ遅延時間、回路型式、使用素子の内
   の少なくとも一項目が異なる複数のセルを含むことを特
   徴とする半導体集積回路装置。 １１、スタンダードセル方式により配置及び相互間の結
   線が成されるユニットセルのセルライブラリが、内部に
   バイポーラトランジスタを持つセルと該セルと同じ論理
   的能力を持ちかつ内部にバイポーラトランジスタを持た
   ないセルとを含むことを特徴とする半導体回路装置。 １２、スタンダードセル方式により配置及び相互間の結
   線が成されるユニットセルの少なくとも１個が、セル内
   の素子間の結線に関するレイアウト情報のみを有する第
   １のサブセルとセル内の素子のレイアウト情報のみを有
   する第２のサブセルとの合成から成ることを特徴とする
   半導体集積回路。 １３、ダイナミック回路を用いた前記ユニットセルを少
   なくとも１個含むことを特徴とする請求項１２に記載の
   半導体集積回路装置。 １４、前記第２のサブセルが２種以上のユニットセルに
   共通に用いられることを特徴とする請求項１２に記載の
   半導体集積回路装置。 １５、前記第１のサブセルがセル内のコンタクトホール
   の位置とスルーホールの位置とこれらを接続する配線の
   位置の情報を有することを特徴とする請求項１２に記載
   の半導体集積回路装置。 １６、前記第１のサブセルが内部に仮想的な格子を有し
   、前記コンタクトホール及び前記スルーホールを該格子
   の格子点上に設け、前記配線を該格子上に設けたことを
   特徴とする請求項１５に記載の半導体集積回路装置。 １７、前記第２のサブセルがＭＯＳＦＥＴとバイポーラ
   トランジスタのいずれか一方かまたは両方を含むことを
   特徴とする請求項１２に記載の半導体集積回路装置。 １８、前記第２のサブセルが導電型が同じでかつゲート
   幅の異なる２種以上のＭＯＳＦＥＴを含むことを特徴と
   する請求項１２に記載の半導体集積回路装置。 １９、ゲートに信号が入力されかつソースが接地された
   ＭＯＳＦＥＴのゲート幅が、ゲートに信号が入力されか
   つソースが接地されていないＭＯＳＦＥＴのゲート幅よ
   り大きいことを特徴とする請求項１７に記載の半導体集
   積回路装置。 ２０、スタンダードセル方式により配置及び相互間の結
   線が成されるユニットセルのセルライブラリが、ダイナ
   ミック回路を用いたセルを少なくとも１種類含みかつ該
   ダイナミック回路に入力されるクロック信号を出力する
   セルを少なくとも１種類含むことを特徴とする半導体集
   積回路装置。 ２１、半導体基板上に所定のピッチを以って縦横に延在
   する相互配線層によってユニットセル間を接続して成す
   半導体集積回路装置に於て、該ユニットセルがダイナミ
   ック回路を用いたセルを含みかつ該ユニットセルを一次
   元的に配列することによって成したセル列を互いに平行
   に配置してブロックを構成し、ダイナミック回路を用い
   たセルのクロック入力端子をグループに分割し、同一グ
   ループ内の全端子を互いに接続したクロック配線を有し
   かつ該クロック配線に付随する負荷容量を略等しくし、
   各グループ毎に該クロック配線を出力端子に接続したク
   ロックバッファセルを同数ずつ設けたことを特徴とする
   半導体集積回路装置。 ２２、前記セル列に平行に敷設した配線層を分割及び互
   いに接続することにより前記クロック配線を成したこと
   を特徴とする請求項２１に記載の半導体集積回路装置。 ２３、前記クロックバッファセルをセル列に設け、かつ
   各グループに１個ずつ設けたことを特徴とする請求項２
   １に記載の半導体集積回路装置。 ２４、半導体基板上に所定のピッチを以って縦横に延在
   する相互配線層によってユニットセル間を接続し、該ユ
   ニットセルがクロック信号を必要とするダイナミック回
   路を用いたセルを含む半導体集積回路装置の設計方法で
   あって、該クロック信号給電用の回路及び配線から成る
   クロック信号給電系を含まない設計情報に基づいて、該
   クロック信号給電系を設計し、他のユニットセルと共に
   配置及び配線することを特徴とする設計方法。 ２５、前記設計情報に基づいてユニットセルをスタンダ
   ードセル方式により仮配置し、ダイナミック回路を用い
   たセルを含むセル列には各セル列毎にセル列に平行にク
   ロック信号給電用配線を敷設し、該セル列内のダイナミ
   ック回路を用いたセルのクロック信号入力端子を該給電
   用配線に接続し、各給電用配線の負荷容量が略等しくな
   るべく給電用配線を分割あるいは結合し、各給電用配線
   毎に同数ずつのクロックドライバセルを割当て、該クロ
   ックドライバセルをセル列に挿入して本配置とし、これ
   に基づいてセル間の結線を配線することを特徴とする請
   求項２４に記載の設計方法。 ２６、前記給電用配線毎に１個のクロックドライバセル
   を割当てることを特徴とする請求項２５に記載の設計方
   法。 ２７、半導体基板上に、少なくとも１個のダイナミック
   回路を用いた論理回路と該回路にクロック信号を供給す
   る少なくとも１個のクロックバッファとを含む論理ブロ
   ックと、該クロックバッファハにクロック信号を供給す
   る少なくとも１個のクロックドライバを含むクロックブ
   ロックとを配置したＬＳＩチップに於て、該チップ上の
   全クロックバッファをグループに分割し、各グループ内
   のクロックバッファの入力端子に１個のクロックドライ
   バの出力端子を結線するとともに、各クロックドライバ
   の負荷容量を略等しく設定したことを特徴とする半導体
   集積回路装置。 ２８、少なくとも１個の、ダイナミック回路を用いた論
   理回路と、該回路にクロック信号を供給する少なくとも
   １個のクロックバッファとを含む論理ブロックを含む半
   導体集積回路装置の設計方法であって、該クロックバッ
   ファへのクロック信号給電用のクロックブロック及び両
   ブロック間の結線に関する情報を含まない設計情報に基
   づいて該クロックブロックを設計し、該論理ブロックと
   共に配置及び配線することを特徴とする設計方法。 ２９、前記設計情報に基づいて論理ブロックをＬＳＩチ
   ップ領域内に仮配置し、各論理ブロック毎にチップの中
   心点と論理ブロックの中心点とのマンハッタン距離をク
   ロックブロックと論理ブロック間の配線長推定値とし、
   該推定値から算出した配線容量値と論理ブロック内のク
   ロックバッファの入力容量との和が略等しくなるべく全
   クロックバッファをグループに分割し、該グループ数と
   同数のクロックドライバを配置して成るクロックブロッ
   クを構成し、該クロックブロックをＬＳＩチップの略中
   心に配置して本配置とし、これに基づいてブロック間の
   結線を配線することを特徴とする請求項２８に記載の設
   計方法。 ３０、論理入力信号とクロック入力信号が入力され、演
   算出力信号を出力し、プリチャージ動作と演算動作とを
   クロック入力信号に従って交互に行い、内部にＦＥＴ及
   び演算動作時にフローティング状態となり得るノードを
   含む論理回路網と、該論理回路網の演算出力信号が入力
   され、これに応じた外部出力信号を出力するバッファ回
   路とから成る論理回路に於て、ゲートに論理入力信号が
   印加され、ソースが固定電位に接続されたＦＥＴを少な
   くとも１個該論理回路網内に含む第１の型式の論理回路
   と、該ＦＥＴを含まずかつゲートに論理入力信号が印加
   される第１のＦＥＴと、ゲートにクロック入力信号が印
   加され、ソースが固定電位に接続され、ドレインが第１
   のＦＥＴのソースに接続され、プリチャージ動作時に非
   導通状態となる第２のＦＥＴとを少なくとも１組論理回
   路網内に含む第２の型式の論理回路との両型式の論理回
   路を同一ＬＳＩチップ内に含むことを特徴とする半導体
   集積回路装置。 ３１、前記第１及び第２の型式の論理回路を含み前者の
   論理回路網内の、ソースが固定電位に接続されたＦＥＴ
   のゲートに印加される論理入力信号は前記２種のいずれ
   かの論理回路の出力信号であることを特徴とする請求項
   ３０に記載の半導体集積回路装置。 ３２、前記プリチャージ動作時に論理回路網内のＦＥＴ
   が導通状態となる前記第２の型式の論理回路を少なくと
   も１個含むことを特徴とする請求項３０に記載の半導体
   集積回路装置。