JPH10303306A - 論理補償回路 - Google Patents
論理補償回路Info
- Publication number
- JPH10303306A JPH10303306A JP11212297A JP11212297A JPH10303306A JP H10303306 A JPH10303306 A JP H10303306A JP 11212297 A JP11212297 A JP 11212297A JP 11212297 A JP11212297 A JP 11212297A JP H10303306 A JPH10303306 A JP H10303306A
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Abstract
(57)【要約】
【課題】 論理変更が生じた場合にも容易にメタル配線
の修正を行うことだけでなく、設計期間の短縮、設計コ
ストの削減を目的とする。 【解決手段】 各種トランジスタサイズのダミーゲート
アレイセルを標準ライブラリとして作成しておく、ＬＳ
Ｉ製造後の論理変更において、前記ダミーゲートアレイ
セルから適当に配線することにより目的に応じたサイズ
の回路を構成し、論理変更があるセル間の配線とビアを
削除及び追加して、先に論理合成した回路と組み合わせ
ることにより論理修正を可能とする。
の修正を行うことだけでなく、設計期間の短縮、設計コ
ストの削減を目的とする。 【解決手段】 各種トランジスタサイズのダミーゲート
アレイセルを標準ライブラリとして作成しておく、ＬＳ
Ｉ製造後の論理変更において、前記ダミーゲートアレイ
セルから適当に配線することにより目的に応じたサイズ
の回路を構成し、論理変更があるセル間の配線とビアを
削除及び追加して、先に論理合成した回路と組み合わせ
ることにより論理修正を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計に関し、特に配置配線後の論理変更にお
ける論理補償回路に関するものである。
レイアウト設計に関し、特に配置配線後の論理変更にお
ける論理補償回路に関するものである。
【０００２】
【従来の技術】以下、従来の論理補償回路について図５
及び図６を参照して説明する。図５に、従来のスタンダ
ードセルを使用したセルの配置配線を行った後の集積回
路を示した。ライブラリとして予め設計済みの回路パタ
ン（ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路等の論
理回路からなる組合わせ回路１，３，５や、フリップフ
ロップ２，４等の順序回路）を組み合わせて設計を行う
スタンダードセル方式や、ライブラリ自体最初から設計
を行うフルカスタム方式のレイアウト設計では、基本の
ゲートセルを予め下地の全面に規則的に配置しておき、
論理回路図に従ったアルミ配線工程のみで対応するゲー
トアレイ方式とは異なり、ＬＳＩの下地製造工程に含ま
れるセルの配置を行った後に、メタル配線の製造工程に
あたる配線処理を行う。上記設計法では、基本セルを１
００％使用した最適設計が可能である一方で、ＬＳＩ製
造後に論理設計に誤りが発見され修正を行う場合には、
僅かな論理変更であったとしても、回路図及びネットリ
ストの変更を加えた後に、レイアウト設計でセルの配置
と配線を行っていた。そのため、ＬＳＩ製造においても
メタル配線工程だけでなく、下地製造工程を含めた全て
のプロセスを最初からやり直す必要があった。
及び図６を参照して説明する。図５に、従来のスタンダ
ードセルを使用したセルの配置配線を行った後の集積回
路を示した。ライブラリとして予め設計済みの回路パタ
ン（ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路等の論
理回路からなる組合わせ回路１，３，５や、フリップフ
ロップ２，４等の順序回路）を組み合わせて設計を行う
スタンダードセル方式や、ライブラリ自体最初から設計
を行うフルカスタム方式のレイアウト設計では、基本の
ゲートセルを予め下地の全面に規則的に配置しておき、
論理回路図に従ったアルミ配線工程のみで対応するゲー
トアレイ方式とは異なり、ＬＳＩの下地製造工程に含ま
れるセルの配置を行った後に、メタル配線の製造工程に
あたる配線処理を行う。上記設計法では、基本セルを１
００％使用した最適設計が可能である一方で、ＬＳＩ製
造後に論理設計に誤りが発見され修正を行う場合には、
僅かな論理変更であったとしても、回路図及びネットリ
ストの変更を加えた後に、レイアウト設計でセルの配置
と配線を行っていた。そのため、ＬＳＩ製造においても
メタル配線工程だけでなく、下地製造工程を含めた全て
のプロセスを最初からやり直す必要があった。
【０００３】図６に、従来のスタンダードセルまたはフ
ルカスタム方式のＬＳＩ開発における設計過程のフロー
チャートを示した。前記標準セルのライブラリを組み合
わせて論理設計、回路設計を行った（ステップＳ２０
１，２０２）後に作成された回路情報に基づき、レイア
ウト設計でセルの配置及び、セル間、ユニット間の配線
処理を行う（ステップＳ２０３，２０４）。レイアウト
設計された結果は、論理的にも電気的にも正しいことを
確かめるために論理検証が行われる（ステップＳ２０
５）。レイアウトパターンに問題が無いことが確認され
ると（ステップＳ２０６でＮＯ）、配置と配線のレイア
ウト情報をもとにマスタパターンが作製される（ステッ
プＳ２０７、２０８）が、その後、論理変更が必要にな
った場合（ステップＳ２０９でＹＥＳ）には、論理設
計、回路設計、あるいはレイアウト設計をやり直してい
た。
ルカスタム方式のＬＳＩ開発における設計過程のフロー
チャートを示した。前記標準セルのライブラリを組み合
わせて論理設計、回路設計を行った（ステップＳ２０
１，２０２）後に作成された回路情報に基づき、レイア
ウト設計でセルの配置及び、セル間、ユニット間の配線
処理を行う（ステップＳ２０３，２０４）。レイアウト
設計された結果は、論理的にも電気的にも正しいことを
確かめるために論理検証が行われる（ステップＳ２０
５）。レイアウトパターンに問題が無いことが確認され
ると（ステップＳ２０６でＮＯ）、配置と配線のレイア
ウト情報をもとにマスタパターンが作製される（ステッ
プＳ２０７、２０８）が、その後、論理変更が必要にな
った場合（ステップＳ２０９でＹＥＳ）には、論理設
計、回路設計、あるいはレイアウト設計をやり直してい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来の技術では、ＬＳＩの集積度や周波数の増大に伴
い、取り扱われる設計データの量も膨大なものとなって
おり、回路変更や論理変更は増加していく傾向にある。
一般的には、設計が進むほど設計変更に費やす時間や費
用がかさむため、設計の早い段階で誤りを発見できれば
ある程度設計の無駄を省くことができるが、チップを作
製してから発見される誤りにおいては致命的であり、修
正が必要になった場合には僅かな変更であっても、マス
ク作成やプロセスを繰り返さなければならなくなる。
た従来の技術では、ＬＳＩの集積度や周波数の増大に伴
い、取り扱われる設計データの量も膨大なものとなって
おり、回路変更や論理変更は増加していく傾向にある。
一般的には、設計が進むほど設計変更に費やす時間や費
用がかさむため、設計の早い段階で誤りを発見できれば
ある程度設計の無駄を省くことができるが、チップを作
製してから発見される誤りにおいては致命的であり、修
正が必要になった場合には僅かな変更であっても、マス
ク作成やプロセスを繰り返さなければならなくなる。
【０００５】前述のようにスタンダードセル方式やフル
カスタム方式では、基本セルを１００％使用することが
可能である一方で、セルの配置及び、配線を行ったレイ
アウト処理を行ったＬＳＩ製造後の回路変更や論理変更
においては、マスク作成等、下地処理工程から全プロセ
スをやり直すといった設計工数が必要となり、レイアウ
ト設計においても、ネットリスト情報を作成して再度セ
ルの配置、配線を行った後、更に再検討を行うといった
余分の設計工数作業が必要となるため、設計コストが高
くなり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）
も非常に長くなってしまうといった課題があった。
カスタム方式では、基本セルを１００％使用することが
可能である一方で、セルの配置及び、配線を行ったレイ
アウト処理を行ったＬＳＩ製造後の回路変更や論理変更
においては、マスク作成等、下地処理工程から全プロセ
スをやり直すといった設計工数が必要となり、レイアウ
ト設計においても、ネットリスト情報を作成して再度セ
ルの配置、配線を行った後、更に再検討を行うといった
余分の設計工数作業が必要となるため、設計コストが高
くなり、ＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）
も非常に長くなってしまうといった課題があった。
【０００６】本発明は、信頼性向上、保守性向上、設計
コスト削減、設計期間短縮、論理変更によるレイアウト
設計及び、マスク作成処理の設計期間の短縮を図るとと
もに、設計コストの削減、メタル配線処理工程のみの修
正による信頼性向上、保守性向上を目的とする。
コスト削減、設計期間短縮、論理変更によるレイアウト
設計及び、マスク作成処理の設計期間の短縮を図るとと
もに、設計コストの削減、メタル配線処理工程のみの修
正による信頼性向上、保守性向上を目的とする。
【０００７】
【課題を解決するための手段】本発明によれば、半導体
基板上に複数のゲートを配置し論理ゲート間を信号配線
で接続するスタンダードセル方式またはフルカスタム方
式を使用したレイアウト設計において、あらかじめダミ
ーゲートアレイセルを標準ライブラリセルとして作成し
ておき、レイアウト設計段階に前記ダミーゲートアレイ
セルを通常のセルと共に前記半導体基板上に組み込み、
論理設計の変更がある際に前記ダミーゲートアレイセル
を使用して配線することにより目的に応じたサイズの回
路を構成することができることを特徴とする論理補償回
路が得られる。
基板上に複数のゲートを配置し論理ゲート間を信号配線
で接続するスタンダードセル方式またはフルカスタム方
式を使用したレイアウト設計において、あらかじめダミ
ーゲートアレイセルを標準ライブラリセルとして作成し
ておき、レイアウト設計段階に前記ダミーゲートアレイ
セルを通常のセルと共に前記半導体基板上に組み込み、
論理設計の変更がある際に前記ダミーゲートアレイセル
を使用して配線することにより目的に応じたサイズの回
路を構成することができることを特徴とする論理補償回
路が得られる。
【０００８】又、本発明によれば、半導体基板上に複数
のゲートを配置し論理ゲート間を信号配線で接続するス
タンダードセル方式またはフルカスタム方式を使用した
レイアウト設計において、あらかじめダミーゲートアレ
イセルを標準ライブラリセルとして作成しておき、レイ
アウト設計段階に、クロック信号によって論理状態のデ
ータを蓄え保持する機能を持つフリップフロップと論理
回路素子とを備えた前記半導体基板上に、前記ダミーゲ
ートアレイセルをダミートランジスタ回路として組み込
み、論理設計変更の際に前記ダミーゲートアレイセルか
ら適当に配線することにより目的に応じたサイズの回路
を構成し、論理変更があるセル間の配線とビアを削除及
び追加して、先に論理合成した回路と組み合わせて修理
修正することを特徴とする論理補償回路が得られる。
のゲートを配置し論理ゲート間を信号配線で接続するス
タンダードセル方式またはフルカスタム方式を使用した
レイアウト設計において、あらかじめダミーゲートアレ
イセルを標準ライブラリセルとして作成しておき、レイ
アウト設計段階に、クロック信号によって論理状態のデ
ータを蓄え保持する機能を持つフリップフロップと論理
回路素子とを備えた前記半導体基板上に、前記ダミーゲ
ートアレイセルをダミートランジスタ回路として組み込
み、論理設計変更の際に前記ダミーゲートアレイセルか
ら適当に配線することにより目的に応じたサイズの回路
を構成し、論理変更があるセル間の配線とビアを削除及
び追加して、先に論理合成した回路と組み合わせて修理
修正することを特徴とする論理補償回路が得られる。
【０００９】又、本発明によれば、半導体基板上に複数
のゲートを配置し論理ゲート間を信号配線で接続するス
タンダードセル方式またはフルカスタム方式を使用した
レイアウト設計において、あらかじめダミーゲートアレ
イセルを標準ライブラリセルとして作成しておき、レイ
アウト設計段階に、クロック信号によって論理状態のデ
ータを蓄え保持する機能を持つフリップフロップと論理
回路素子とを備えた前記半導体基板上に、前記ダミーゲ
ートアレイセルをダミートランジスタ回路として組み込
み、論理設計変更の際に前記ダミーゲートアレイセルか
ら適当に配線することにより目的に応じたサイズの回路
を構成し、論理変更があるセル間の配線とビアを削除及
び追加して、先に論理合成した回路と組み合わせること
により、下地処理の工程であるセルの配置を変更するこ
となく、メタル配線処理工程のセル間の配線の変更のみ
で論理修正を行うことが可能であることを特徴とする論
理補償回路が得られる。
のゲートを配置し論理ゲート間を信号配線で接続するス
タンダードセル方式またはフルカスタム方式を使用した
レイアウト設計において、あらかじめダミーゲートアレ
イセルを標準ライブラリセルとして作成しておき、レイ
アウト設計段階に、クロック信号によって論理状態のデ
ータを蓄え保持する機能を持つフリップフロップと論理
回路素子とを備えた前記半導体基板上に、前記ダミーゲ
ートアレイセルをダミートランジスタ回路として組み込
み、論理設計変更の際に前記ダミーゲートアレイセルか
ら適当に配線することにより目的に応じたサイズの回路
を構成し、論理変更があるセル間の配線とビアを削除及
び追加して、先に論理合成した回路と組み合わせること
により、下地処理の工程であるセルの配置を変更するこ
となく、メタル配線処理工程のセル間の配線の変更のみ
で論理修正を行うことが可能であることを特徴とする論
理補償回路が得られる。
【００１０】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図１〜図４を参照して説明する。図２に示したよう
に、各種サイズのトランジスタのみが並んだダミーゲー
トアレイセル６を、他の標準セルライブラリーと一緒に
設計、検証を行い用意しておく。標準セルを組み合わせ
て論理回路を設計した（ステップＳ１０１，１０２）
後、レイアウト設計段階において、セルの配置処理を行
う際に、誤り曲線（ゲート量に対する論理の誤り件数）
等から得られる適当なパラメータと集積回路のゲート量
に応じて、ダミーゲートアレイセル６を、ダミーのトラ
ンジスタ回路として均等にばらまいて通常のセルと共に
前記半導体基板上に組み込み、配置する（ステップＳ１
０３）。さらに、セル間、ユニット間の配線処理を行う
（ステップ１０４）。レイアウト設計された結果は、論
理的にも電気的にも正しいことを確かめるために論理検
証が行われる（ステップＳ１０５）。レイアウトパター
ンに問題が無いことが確認されると（ステップＳ１０６
でＮＯ）、配置と配線のレイアウト情報をもとにマスタ
パターンが作製される（ステップＳ１０７、１０８）
が、その後、論理変更が必要になった場合（ステップＳ
１０９でＹＥＳ）には、レイアウト設計の配線をやり直
す。
いて図１〜図４を参照して説明する。図２に示したよう
に、各種サイズのトランジスタのみが並んだダミーゲー
トアレイセル６を、他の標準セルライブラリーと一緒に
設計、検証を行い用意しておく。標準セルを組み合わせ
て論理回路を設計した（ステップＳ１０１，１０２）
後、レイアウト設計段階において、セルの配置処理を行
う際に、誤り曲線（ゲート量に対する論理の誤り件数）
等から得られる適当なパラメータと集積回路のゲート量
に応じて、ダミーゲートアレイセル６を、ダミーのトラ
ンジスタ回路として均等にばらまいて通常のセルと共に
前記半導体基板上に組み込み、配置する（ステップＳ１
０３）。さらに、セル間、ユニット間の配線処理を行う
（ステップ１０４）。レイアウト設計された結果は、論
理的にも電気的にも正しいことを確かめるために論理検
証が行われる（ステップＳ１０５）。レイアウトパター
ンに問題が無いことが確認されると（ステップＳ１０６
でＮＯ）、配置と配線のレイアウト情報をもとにマスタ
パターンが作製される（ステップＳ１０７、１０８）
が、その後、論理変更が必要になった場合（ステップＳ
１０９でＹＥＳ）には、レイアウト設計の配線をやり直
す。
【００１１】すなわち、ＬＳＩ製造後に論理変更が必要
となった場合には、図３に示したように、ダミートラン
ジスタ回路であるダミーゲートアレイセル６を使用して
配線することにより、目的の論理素子を作成した後、論
理変更の対象となるセルの入出力端子間の配線やビアの
追加や削除によって修正を行うのである。この方法によ
れば、メタル配線工程からの修正を行うだけで、下地製
造工程からの全プロセス工程のやり直しを行わなければ
ならない問題を回避することが可能となる。なお、ダミ
ーゲートアレイセル６は、論理変更が発生した場合のみ
使用するダミートランジスタ回路であり、通常使用しな
い場合には、電源およびグランドのみに接続してある。
となった場合には、図３に示したように、ダミートラン
ジスタ回路であるダミーゲートアレイセル６を使用して
配線することにより、目的の論理素子を作成した後、論
理変更の対象となるセルの入出力端子間の配線やビアの
追加や削除によって修正を行うのである。この方法によ
れば、メタル配線工程からの修正を行うだけで、下地製
造工程からの全プロセス工程のやり直しを行わなければ
ならない問題を回避することが可能となる。なお、ダミ
ーゲートアレイセル６は、論理変更が発生した場合のみ
使用するダミートランジスタ回路であり、通常使用しな
い場合には、電源およびグランドのみに接続してある。
【００１２】図２の例では、問題となっている論理変更
箇所である組合わせ回路２の間の入力配線Ｄ２を切り離
した後、ダミーのゲートアレイセル中から適当なサイズ
のトランジスタから配線を変更することにより目的の回
路、例えば図３に示すインバータ回路７を構成し、図３
に示したように配線を接続し直して論理修正する。
箇所である組合わせ回路２の間の入力配線Ｄ２を切り離
した後、ダミーのゲートアレイセル中から適当なサイズ
のトランジスタから配線を変更することにより目的の回
路、例えば図３に示すインバータ回路７を構成し、図３
に示したように配線を接続し直して論理修正する。
【００１３】
【発明の効果】以上説明したように本発明によれば、図
４のフローチャートのように、集積回路内に予めダミー
トランジスタであるゲートアレイセルを、レイアウトの
配置段階で埋め込んでおくことにより、ＬＳＩ製造後に
論理変更が生じた場合においても、下地処理工程である
セルの配置の変更を行うことなく、論理変更箇所近辺に
配置されている専用のダミートランジスタの配線をつな
ぎかえるメタル配線工程のみで、論理の誤りを回避でき
るため、大幅な設計期間の短縮と、ＬＳＩ製造の低コス
ト化が可能となる。
４のフローチャートのように、集積回路内に予めダミー
トランジスタであるゲートアレイセルを、レイアウトの
配置段階で埋め込んでおくことにより、ＬＳＩ製造後に
論理変更が生じた場合においても、下地処理工程である
セルの配置の変更を行うことなく、論理変更箇所近辺に
配置されている専用のダミートランジスタの配線をつな
ぎかえるメタル配線工程のみで、論理の誤りを回避でき
るため、大幅な設計期間の短縮と、ＬＳＩ製造の低コス
ト化が可能となる。
【図１】本発明のダミーゲートアレイセルを含んだ集積
回路図である。
回路図である。
【図２】ダミーゲートアレイセルを含んだ論理修正箇所
の具体例を示した図である。
の具体例を示した図である。
【図３】ダミーゲートアレイセルを使用して論理修正を
行った図である。
行った図である。
【図４】本発明のレイアウト設計におけるフローチャー
トである。
トである。
【図５】従来のスタンダードセル方式の配置配線後の集
積回路図である。
積回路図である。
【図６】従来のレイアウト設計におけるフローチャート
である。
である。
１，３，５ 組合わせ回路 ２，４ フリップフロップ回路 ６ ダミーゲートアレイセル Ｄ１，Ｄ２，Ｄ２′ 入力配線 Ｑ１，Ｑ２ 出力配線 ＣＬＫ１，ＣＬＫ２ クロック信号
Claims (3)
- 【請求項１】 半導体基板上に複数のゲートを配置し論
理ゲート間を信号配線で接続するスタンダードセル方式
またはフルカスタム方式を使用したレイアウト設計にお
いて、あらかじめダミーゲートアレイセルを標準ライブ
ラリセルとして作成しておき、レイアウト設計段階に前
記ダミーゲートアレイセルを通常のセルと共に前記半導
体基板上に組み込み、論理設計の変更がある際に前記ダ
ミーゲートアレイセルを使用して配線することにより目
的に応じたサイズの回路を構成することができることを
特徴とする論理補償回路。 - 【請求項２】 半導体基板上に複数のゲートを配置し論
理ゲート間を信号配線で接続するスタンダードセル方式
またはフルカスタム方式を使用したレイアウト設計にお
いて、あらかじめダミーゲートアレイセルを標準ライブ
ラリセルとして作成しておき、レイアウト設計段階に、
クロック信号によって論理状態のデータを蓄え保持する
機能を持つフリップフロップと論理回路素子とを備えた
前記半導体基板上に、前記ダミーゲートアレイセルをダ
ミートランジスタ回路として組み込み、論理設計変更の
際に前記ダミーゲートアレイセルから適当に配線するこ
とにより目的に応じたサイズの回路を構成し、論理変更
があるセル間の配線とビアを削除及び追加して、先に論
理合成した回路と組み合わせて修理修正することを特徴
とする論理補償回路。 - 【請求項３】 半導体基板上に複数のゲートを配置し論
理ゲート間を信号配線で接続するスタンダードセル方式
またはフルカスタム方式を使用したレイアウト設計にお
いて、あらかじめダミーゲートアレイセルを標準ライブ
ラリセルとして作成しておき、レイアウト設計段階に、
クロック信号によって論理状態のデータを蓄え保持する
機能を持つフリップフロップと論理回路素子とを備えた
前記半導体基板上に、前記ダミーゲートアレイセルをダ
ミートランジスタ回路として組み込み、論理設計変更の
際に前記ダミーゲートアレイセルから適当に配線するこ
とにより目的に応じたサイズの回路を構成し、論理変更
があるセル間の配線とビアを削除及び追加して、先に論
理合成した回路と組み合わせることにより、下地処理の
工程であるセルの配置を変更することなく、メタル配線
処理工程のセル間の配線の変更のみで論理修正を行うこ
とが可能であることを特徴とする論理補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212297A JPH10303306A (ja) | 1997-04-30 | 1997-04-30 | 論理補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11212297A JPH10303306A (ja) | 1997-04-30 | 1997-04-30 | 論理補償回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303306A true JPH10303306A (ja) | 1998-11-13 |
Family
ID=14578749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11212297A Pending JPH10303306A (ja) | 1997-04-30 | 1997-04-30 | 論理補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303306A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526554B1 (en) | 1999-09-20 | 2003-02-25 | Nec Corporation | Integrated circuit layout system, integrated circuit layout method, and computer-readable storage medium storing program therefor |
| JP2005322694A (ja) * | 2004-05-06 | 2005-11-17 | Ricoh Co Ltd | 半導体集積回路のレイアウト設計方法及び製造方法 |
| JP2010251629A (ja) * | 2009-04-20 | 2010-11-04 | Toppan Printing Co Ltd | 集積半導体回路 |
| US10523188B2 (en) | 2016-02-23 | 2019-12-31 | Samsung Electronics Co., Ltd. | Semiconductor device |
-
1997
- 1997-04-30 JP JP11212297A patent/JPH10303306A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6526554B1 (en) | 1999-09-20 | 2003-02-25 | Nec Corporation | Integrated circuit layout system, integrated circuit layout method, and computer-readable storage medium storing program therefor |
| JP2005322694A (ja) * | 2004-05-06 | 2005-11-17 | Ricoh Co Ltd | 半導体集積回路のレイアウト設計方法及び製造方法 |
| JP2010251629A (ja) * | 2009-04-20 | 2010-11-04 | Toppan Printing Co Ltd | 集積半導体回路 |
| US10523188B2 (en) | 2016-02-23 | 2019-12-31 | Samsung Electronics Co., Ltd. | Semiconductor device |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990707 |