JPH07130741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07130741A JPH07130741A JP27815293A JP27815293A JPH07130741A JP H07130741 A JPH07130741 A JP H07130741A JP 27815293 A JP27815293 A JP 27815293A JP 27815293 A JP27815293 A JP 27815293A JP H07130741 A JPH07130741 A JP H07130741A
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Abstract
(57)【要約】
【目的】 段差のある下地膜上に配線層を形成する際
に、ハレ−ションを生じることなくマスクパタ−ンを形
成し配線層を良好に形成することである。 【構成】 半導体基板１１上には酸化膜１２とポリシリ
コン配線層１３と絶縁膜１４とが形成されている。この
ように段差のある絶縁膜１４上に導電層１５を堆積させ
た後、導電層１５の表面にサンドブラスト加工を施し
て、細かな凹凸を設ける。その後、導電層１５上にレジ
スト膜１６を形成する。所望のパタ−ンが形成されたマ
スクを介して露光を行い、現像処理をしてレジストパタ
−ン１６ａを形成して、配線層１５ａを形成する。
に、ハレ−ションを生じることなくマスクパタ−ンを形
成し配線層を良好に形成することである。 【構成】 半導体基板１１上には酸化膜１２とポリシリ
コン配線層１３と絶縁膜１４とが形成されている。この
ように段差のある絶縁膜１４上に導電層１５を堆積させ
た後、導電層１５の表面にサンドブラスト加工を施し
て、細かな凹凸を設ける。その後、導電層１５上にレジ
スト膜１６を形成する。所望のパタ−ンが形成されたマ
スクを介して露光を行い、現像処理をしてレジストパタ
−ン１６ａを形成して、配線層１５ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置における配線
層の製造方法に関し、特に配線層のマスクパタ−ンの製
造方法に関するものである。
層の製造方法に関し、特に配線層のマスクパタ−ンの製
造方法に関するものである。
【０００２】
【従来の技術】半導体装置内部に設けられる回路素子は
微細化されており、特に縦方向よりも横方向に関する微
細化が進んでいる。そのため、半導体基板表面は凹凸状
となっている。従って、配線層を形成する際に、配線層
の下地膜である絶縁膜を平坦にすることが望ましいが、
平坦化処理を施しても完全に平坦化することは難しい。
更に、むやみに絶縁膜の膜厚を厚くすることは、動作速
度を低下させることにも繋がり、このような電気的性質
においても十分に平坦化をすることはできない。従っ
て、配線層を段差のある絶縁膜上に形成することもあ
る。
微細化されており、特に縦方向よりも横方向に関する微
細化が進んでいる。そのため、半導体基板表面は凹凸状
となっている。従って、配線層を形成する際に、配線層
の下地膜である絶縁膜を平坦にすることが望ましいが、
平坦化処理を施しても完全に平坦化することは難しい。
更に、むやみに絶縁膜の膜厚を厚くすることは、動作速
度を低下させることにも繋がり、このような電気的性質
においても十分に平坦化をすることはできない。従っ
て、配線層を段差のある絶縁膜上に形成することもあ
る。
【０００３】以下、図５を参照して、段差を有する絶縁
膜に配線層を形成する方法を説明する。半導体基板上１
０１には、例えば、その表面に酸化膜１０２及びポリシ
リコン配線層１０３と、全面に絶縁膜１０４とが形成さ
れている。絶縁膜１０４上に導電層１０５を形成し、そ
の上にレジスト膜１０６を形成する（同図（ａ））。そ
の後、所望のパタ−ンのマスクを介して露光を行い、現
像処理を施してレジストパタ−ン１０６ａ〜ｃを形成す
る（同図（ｂ））。次に、このレジストパタ−ン１０６
ａ〜ｃをマスクに用いて反応性イオンエッチング法によ
り、導電層１０５をエッチングして所望の配線層１０５
ａ〜ｃを形成する（同図（ｃ））。
膜に配線層を形成する方法を説明する。半導体基板上１
０１には、例えば、その表面に酸化膜１０２及びポリシ
リコン配線層１０３と、全面に絶縁膜１０４とが形成さ
れている。絶縁膜１０４上に導電層１０５を形成し、そ
の上にレジスト膜１０６を形成する（同図（ａ））。そ
の後、所望のパタ−ンのマスクを介して露光を行い、現
像処理を施してレジストパタ−ン１０６ａ〜ｃを形成す
る（同図（ｂ））。次に、このレジストパタ−ン１０６
ａ〜ｃをマスクに用いて反応性イオンエッチング法によ
り、導電層１０５をエッチングして所望の配線層１０５
ａ〜ｃを形成する（同図（ｃ））。
【０００４】このような方法によると、段差付近のレジ
ストパタ−ン１０６ｂを形成する際に次のような問題が
生じる。同図（ｂ）によれば、段差部分のレジスト膜１
０６に入射した光は、本来入射光のない領域つまりレジ
ストパタ−ン１０６ｂの下部に反射する。この後、現像
処理を行うと、反射光で感光された部分が食われ、レジ
ストパタ−ンに食われが生じる。この現象をハレ−ショ
ンという。つまり、レジストパタ−ンは平坦部におい
て、レジストパタ−ン１０６ａの如く所望の寸法に形成
されるが、段差付近のレジストパタ−ン１０６ｂは細く
なり問題となる。但し、露光は同図（ａ）における処理
であり、同図（ｂ）は現像処理後の状態であるが、ハレ
−ションを明示するため同図（ｂ）を用いて説明した。
ストパタ−ン１０６ｂを形成する際に次のような問題が
生じる。同図（ｂ）によれば、段差部分のレジスト膜１
０６に入射した光は、本来入射光のない領域つまりレジ
ストパタ−ン１０６ｂの下部に反射する。この後、現像
処理を行うと、反射光で感光された部分が食われ、レジ
ストパタ−ンに食われが生じる。この現象をハレ−ショ
ンという。つまり、レジストパタ−ンは平坦部におい
て、レジストパタ−ン１０６ａの如く所望の寸法に形成
されるが、段差付近のレジストパタ−ン１０６ｂは細く
なり問題となる。但し、露光は同図（ａ）における処理
であり、同図（ｂ）は現像処理後の状態であるが、ハレ
−ションを明示するため同図（ｂ）を用いて説明した。
【０００５】また、レジスト膜１０６の膜厚が厚い部分
では解像度の低下が起こり、特に配線間隔の狭い配線層
１０５ｂ，ｃのレジストパタ−ン１０６ｂ，ｃを形成す
る場合に、露光時の光がレジスト膜１０６の下部にまで
入射されず、レジストパタ−ンｂ，ｃを良好に形成する
ことが難しい。
では解像度の低下が起こり、特に配線間隔の狭い配線層
１０５ｂ，ｃのレジストパタ−ン１０６ｂ，ｃを形成す
る場合に、露光時の光がレジスト膜１０６の下部にまで
入射されず、レジストパタ−ンｂ，ｃを良好に形成する
ことが難しい。
【０００６】更にまた、例えば導電層１０５がＡｌ金属
からなる場合、エッチング時のレジストの対Ａｌ選択比
が低いため、レジストパタ−ン１０６ａ〜ｃのコ−ナ−
部分が優先的にエッチングされ易い。すなわち、Ａｌ金
属を含む導電層１０５のエッチングでは、レジストパタ
−ン１０６ａ〜ｃ自身もエッチングされてしまい、マス
クとしての機能を十分に果たさない。このことは、絶縁
膜１０４の形状が平坦部分においても段差部分において
も同様であるが、特に段差部分に形成予定の配線層１０
５ｂを形成する際に大いに影響する。平坦部分における
レジストパタ−ン１０６ａは十分な寸法と形状を有して
いるため、形成される配線層１０５ａを細くするまでは
至らない。一方、段差部分におけるレジストパタ−ン１
０６ｂはパタ−ン自体が所望の寸法よりも細くなってい
るため、形成される配線層１０５ｂは益々細くなり問題
である。
からなる場合、エッチング時のレジストの対Ａｌ選択比
が低いため、レジストパタ−ン１０６ａ〜ｃのコ−ナ−
部分が優先的にエッチングされ易い。すなわち、Ａｌ金
属を含む導電層１０５のエッチングでは、レジストパタ
−ン１０６ａ〜ｃ自身もエッチングされてしまい、マス
クとしての機能を十分に果たさない。このことは、絶縁
膜１０４の形状が平坦部分においても段差部分において
も同様であるが、特に段差部分に形成予定の配線層１０
５ｂを形成する際に大いに影響する。平坦部分における
レジストパタ−ン１０６ａは十分な寸法と形状を有して
いるため、形成される配線層１０５ａを細くするまでは
至らない。一方、段差部分におけるレジストパタ−ン１
０６ｂはパタ−ン自体が所望の寸法よりも細くなってい
るため、形成される配線層１０５ｂは益々細くなり問題
である。
【０００７】そこで、ハレ−ションを防止するために、
導電層上に乱反射防止膜を形成し、その乱反射防止膜上
にレジストを塗布して、レジストパタ−ンを形成するこ
とができる。しかしながら、乱反射防止膜を用いること
は、反射防止膜の形成や加工及び除去に新たな設備投資
を伴い、工程が複雑化し寸法の制御が難しくなる。ま
た、レジスト膜の膜差による解像度の低下は防ぐことが
できない。
導電層上に乱反射防止膜を形成し、その乱反射防止膜上
にレジストを塗布して、レジストパタ−ンを形成するこ
とができる。しかしながら、乱反射防止膜を用いること
は、反射防止膜の形成や加工及び除去に新たな設備投資
を伴い、工程が複雑化し寸法の制御が難しくなる。ま
た、レジスト膜の膜差による解像度の低下は防ぐことが
できない。
【０００８】
【発明が解決しようとする課題】上述のように、段差の
ある下地膜上に配線層を形成する際に、配線層のマスク
となるレジストパタ−ンにハレ−ションが生じたり、レ
ジストの膜厚が厚い部分では解像度が不十分であり、レ
ジストパタ−ンを所望の寸法通りに形成することが難し
い。そのため、配線層を良好に形成することができず、
信頼性を著しく低下してる。
ある下地膜上に配線層を形成する際に、配線層のマスク
となるレジストパタ−ンにハレ−ションが生じたり、レ
ジストの膜厚が厚い部分では解像度が不十分であり、レ
ジストパタ−ンを所望の寸法通りに形成することが難し
い。そのため、配線層を良好に形成することができず、
信頼性を著しく低下してる。
【０００９】それ故に、本発明の一つの目的は、段差の
ある下地膜上に配線層を形成する際に、ハレ−ションを
生じることなくマスクパタ−ンを形成し配線層を良好に
形成する半導体装置の製造方法を提供することである。
ある下地膜上に配線層を形成する際に、ハレ−ションを
生じることなくマスクパタ−ンを形成し配線層を良好に
形成する半導体装置の製造方法を提供することである。
【００１０】また、他の目的は、リソグラフィの解像度
の低下を招くことなく、配線間隔の狭い配線層のマスク
パタ−ンを形成し配線層を良好に形成する半導体装置の
製造方法を提供することである。
の低下を招くことなく、配線間隔の狭い配線層のマスク
パタ−ンを形成し配線層を良好に形成する半導体装置の
製造方法を提供することである。
【００１１】
【課題を解決するための手段】本発明による半導体装置
の製造方法の一つは、半導体基板上に形成された段差の
ある下地膜上に表面に細かな凹凸を有する導電層を形成
する工程と、上記導電層上にレジスト膜を形成する工程
と、上記レジスト膜をパタ−ニングしてレジストパタ−
ンを形成する工程と、上記レジストパタ−ンをマスクに
上記導電層をエッチングして配線層を形成する工程とを
含む。
の製造方法の一つは、半導体基板上に形成された段差の
ある下地膜上に表面に細かな凹凸を有する導電層を形成
する工程と、上記導電層上にレジスト膜を形成する工程
と、上記レジスト膜をパタ−ニングしてレジストパタ−
ンを形成する工程と、上記レジストパタ−ンをマスクに
上記導電層をエッチングして配線層を形成する工程とを
含む。
【００１２】また、他の製造方法は、上記下地膜上に他
の導電層を形成する工程と、上記他の導電層上に絶縁膜
を形成する工程と、上記絶縁膜の表面を平坦にする工程
と、上記絶縁膜上にレジスト膜を形成する工程と、上記
レジスト膜をパタ−ニングしてレジストパタ−ンを形成
する工程と、上記レジストパタ−ンをマスクに上記絶縁
膜及び上記導電層をエッチングして配線層を形成する工
程とを含む。
の導電層を形成する工程と、上記他の導電層上に絶縁膜
を形成する工程と、上記絶縁膜の表面を平坦にする工程
と、上記絶縁膜上にレジスト膜を形成する工程と、上記
レジスト膜をパタ−ニングしてレジストパタ−ンを形成
する工程と、上記レジストパタ−ンをマスクに上記絶縁
膜及び上記導電層をエッチングして配線層を形成する工
程とを含む。
【００１３】
【作用】上記製造方法の一つによれば、上記導電層の表
面を細かな凹凸形成としているため、上記レジスト膜を
パタ−ニングする際に上記レジストに照射された光は乱
反射する。そのため、上記下地膜の段差部分に形成され
る配線層のマスクとなる上記レジストパタ−ンであって
も、ハレ−ションを生じることなく所望の寸法通りに形
成される。
面を細かな凹凸形成としているため、上記レジスト膜を
パタ−ニングする際に上記レジストに照射された光は乱
反射する。そのため、上記下地膜の段差部分に形成され
る配線層のマスクとなる上記レジストパタ−ンであって
も、ハレ−ションを生じることなく所望の寸法通りに形
成される。
【００１４】また、上記他の製造方法によれば、上記レ
ジスト膜は表面が平坦化された絶縁膜上に形成されるた
め、上記下地膜の段差に影響されずに、一様な膜厚に上
記レジスト膜を形成できる。従って、上記レジスト膜を
リソグラフィの解像度の低下を招くことなくパタ−ニン
グすることができ、所望の寸法通りにレジストパタ−ン
は形成される。
ジスト膜は表面が平坦化された絶縁膜上に形成されるた
め、上記下地膜の段差に影響されずに、一様な膜厚に上
記レジスト膜を形成できる。従って、上記レジスト膜を
リソグラフィの解像度の低下を招くことなくパタ−ニン
グすることができ、所望の寸法通りにレジストパタ−ン
は形成される。
【００１５】
【実施例】以下、図面を参照して本発明による半導体装
置の製造方法を説明する。本発明による第１の実施例を
図１より説明する。先ず、半導体基板１１上には酸化膜
１２とポリシリコン配線層１３と絶縁膜１４とが形成さ
れている。このように段差のある絶縁膜１４上に導電層
１５を堆積させた後、導電層１５の表面にサンドブラス
ト加工を施して、細かな凹凸を設ける。その後、導電層
１５上にレジスト膜１６を形成する（同図（ａ））。
置の製造方法を説明する。本発明による第１の実施例を
図１より説明する。先ず、半導体基板１１上には酸化膜
１２とポリシリコン配線層１３と絶縁膜１４とが形成さ
れている。このように段差のある絶縁膜１４上に導電層
１５を堆積させた後、導電層１５の表面にサンドブラス
ト加工を施して、細かな凹凸を設ける。その後、導電層
１５上にレジスト膜１６を形成する（同図（ａ））。
【００１６】次に、所望のパタ−ンが形成されたマスク
を介して露光を行い、現像処理をしてレジストパタ−ン
１６ａを形成する（同図（ｂ））。レジストパタ−ン１
６ａをマスクに用いて導電層１５をイオンエッチング
し、配線層１５ａを形成する。その後、レジストパタ−
ン１６ａを除去する（同図（ｃ））。
を介して露光を行い、現像処理をしてレジストパタ−ン
１６ａを形成する（同図（ｂ））。レジストパタ−ン１
６ａをマスクに用いて導電層１５をイオンエッチング
し、配線層１５ａを形成する。その後、レジストパタ−
ン１６ａを除去する（同図（ｃ））。
【００１７】このように、導電層１５の表面に細かな凹
凸を設けることにより、レジスト膜１６に照射される光
を乱反射させる。反射光は一箇所に集光されることがな
いため、形成予定のレジストパタ−ン１６ａが段差付近
にあっても、ハレ−ションを発生させることなく、所望
の寸法通りにレジストパタ−ン１６ａを形成することが
できる。それにより、配線層１５ａを良好に形成するこ
とができる。
凸を設けることにより、レジスト膜１６に照射される光
を乱反射させる。反射光は一箇所に集光されることがな
いため、形成予定のレジストパタ−ン１６ａが段差付近
にあっても、ハレ−ションを発生させることなく、所望
の寸法通りにレジストパタ−ン１６ａを形成することが
できる。それにより、配線層１５ａを良好に形成するこ
とができる。
【００１８】本発明による第２の実施例を図２より説明
する。但し、第１の実施例と異なるところのみを説明す
る。本実施例では、次に示すように導電層１５を形成す
る。第１の実施例と同様に形成された絶縁膜１４上に、
導電性粒子例えばタングステン粒子１５１を選択性ＣＶ
Ｄ法で形成し、その上にチタン膜１５２、窒化チタン膜
１５３及びＳｉ−Ｃｕ−Ａｌ膜１５４を順次堆積させ
る。本実施例では、導電層１５をタングステン粒子１５
１、チタン膜１５２、窒化チタン膜１５３及びＳｉ−Ｃ
ｕ−Ａｌ膜１５４からなる積層膜としている。
する。但し、第１の実施例と異なるところのみを説明す
る。本実施例では、次に示すように導電層１５を形成す
る。第１の実施例と同様に形成された絶縁膜１４上に、
導電性粒子例えばタングステン粒子１５１を選択性ＣＶ
Ｄ法で形成し、その上にチタン膜１５２、窒化チタン膜
１５３及びＳｉ−Ｃｕ−Ａｌ膜１５４を順次堆積させ
る。本実施例では、導電層１５をタングステン粒子１５
１、チタン膜１５２、窒化チタン膜１５３及びＳｉ−Ｃ
ｕ−Ａｌ膜１５４からなる積層膜としている。
【００１９】本実施例においても、導電層１５の表面、
つまりＳｉ−Ｃｕ−Ａｌ膜１５４の表面は細かな凹凸状
である。絶縁膜１４上にタングステン粒子１５１を形成
して表面を凹凸状に形成した後、チタン膜１５２、窒化
チタン膜１５３及びＳｉ−Ｃｕ−Ａｌ膜１５４を堆積さ
せるため、そのまま凹凸状になっている。従って、レジ
スト膜１６を露光した際に、反射光を散乱させることが
できるため、所望の寸法通りにレジストパタ−ン１６ａ
は形成される。
つまりＳｉ−Ｃｕ−Ａｌ膜１５４の表面は細かな凹凸状
である。絶縁膜１４上にタングステン粒子１５１を形成
して表面を凹凸状に形成した後、チタン膜１５２、窒化
チタン膜１５３及びＳｉ−Ｃｕ−Ａｌ膜１５４を堆積さ
せるため、そのまま凹凸状になっている。従って、レジ
スト膜１６を露光した際に、反射光を散乱させることが
できるため、所望の寸法通りにレジストパタ−ン１６ａ
は形成される。
【００２０】尚、導電性粒子としてタングステンを用い
ているが、これに限定されるものではなく、絶縁性粒子
でもよく、例えば多結晶シリコン、シリコン酸化膜、シ
リコン窒化膜を用いることができる。
ているが、これに限定されるものではなく、絶縁性粒子
でもよく、例えば多結晶シリコン、シリコン酸化膜、シ
リコン窒化膜を用いることができる。
【００２１】本発明による第３の実施例を図３より説明
する。但し、第１の実施例と異なるところのみを説明す
る。本実施例では、第１の実施例と同様に絶縁膜１４ま
で形成する。絶縁膜１４の表面にサンドブラスト加工を
施して細かな凹凸を設ける。その後、絶縁膜１４上に導
電層１５を形成する。その時、導電層１５の表面は凹凸
状となっている。次に、第１の実施例と同様に、レジス
トパタ−ン１６ａを形成する。このように、本実施例に
おいても、レジスト膜１６を露光した際に、反射光を散
乱させることができるため、所望の寸法通りにレジスト
パタ−ン１６ａは形成される。
する。但し、第１の実施例と異なるところのみを説明す
る。本実施例では、第１の実施例と同様に絶縁膜１４ま
で形成する。絶縁膜１４の表面にサンドブラスト加工を
施して細かな凹凸を設ける。その後、絶縁膜１４上に導
電層１５を形成する。その時、導電層１５の表面は凹凸
状となっている。次に、第１の実施例と同様に、レジス
トパタ−ン１６ａを形成する。このように、本実施例に
おいても、レジスト膜１６を露光した際に、反射光を散
乱させることができるため、所望の寸法通りにレジスト
パタ−ン１６ａは形成される。
【００２２】本発明による第４の実施例を図４より説明
する。先ず、第１の実施例と同様に絶縁膜１４まで形成
し、絶縁膜１４上に導電層１５を形成する。導電層１５
上に絶縁膜１７を少なくとも段差量と同程度の膜厚に形
成する。その後、レジストエッチバック等により絶縁膜
１７を平坦化する。次に、絶縁膜１７上にレジスト膜１
６を形成する。その時、レジスト膜１６は全面に亘り同
じ膜厚に形成さている（同図（ａ））。
する。先ず、第１の実施例と同様に絶縁膜１４まで形成
し、絶縁膜１４上に導電層１５を形成する。導電層１５
上に絶縁膜１７を少なくとも段差量と同程度の膜厚に形
成する。その後、レジストエッチバック等により絶縁膜
１７を平坦化する。次に、絶縁膜１７上にレジスト膜１
６を形成する。その時、レジスト膜１６は全面に亘り同
じ膜厚に形成さている（同図（ａ））。
【００２３】その後、第１の実施例と同様に、レジスト
膜１６にパタ−ニングを施してレジストパタ−ン１６ａ
を形成する（同図（ａ））。次に、レジストパタ−ン１
６ａをマスクに用いて絶縁膜１７及び導電層１５をエッ
チングして配線層１５ａを形成する。その後、レジスト
パタ−ン１６ａを除去する。ここで、配線層１５ａを形
成すると同時に形成される絶縁膜１７ａはそのまま絶縁
膜として用いることもできるし、除去することもできる
（同図（ｃ））。
膜１６にパタ−ニングを施してレジストパタ−ン１６ａ
を形成する（同図（ａ））。次に、レジストパタ−ン１
６ａをマスクに用いて絶縁膜１７及び導電層１５をエッ
チングして配線層１５ａを形成する。その後、レジスト
パタ−ン１６ａを除去する。ここで、配線層１５ａを形
成すると同時に形成される絶縁膜１７ａはそのまま絶縁
膜として用いることもできるし、除去することもできる
（同図（ｃ））。
【００２４】このように、レジスト膜１６は、導電層１
５の下地膜である絶縁膜１４の段差形状に影響されずに
一様に形成されるため、レジスト膜１６の膜厚差による
解像度の低下及びハレ−ションの発生を招くことがな
い。また、レジスト膜１６の膜厚はエッチングマスクと
して最低必要な厚さでよいため、配線間隔の狭い配線層
を形成する際にも、そのマスクとなるレジストパタ−ン
１６ａは容易に形成することができる。尚、配線層とし
てポリシリコン、シリサイド、Ａｌ金属等の導電性材を
用いることができるのはいうまでもない。
５の下地膜である絶縁膜１４の段差形状に影響されずに
一様に形成されるため、レジスト膜１６の膜厚差による
解像度の低下及びハレ−ションの発生を招くことがな
い。また、レジスト膜１６の膜厚はエッチングマスクと
して最低必要な厚さでよいため、配線間隔の狭い配線層
を形成する際にも、そのマスクとなるレジストパタ−ン
１６ａは容易に形成することができる。尚、配線層とし
てポリシリコン、シリサイド、Ａｌ金属等の導電性材を
用いることができるのはいうまでもない。
【００２５】
【発明の効果】本発明によれば、段差のある絶縁膜上に
配線層を形成する際にも、配線層のエッチングマスクと
なるレジストパタ−ンを所望の形状に形成することがで
き、配線層は十分な寸法を有するように形成される。ま
た、リソグラフィ技術でのレジストの膜厚の差による解
像度の差を解消することができ、段差部分での微細加工
性を向上することができる。
配線層を形成する際にも、配線層のエッチングマスクと
なるレジストパタ−ンを所望の形状に形成することがで
き、配線層は十分な寸法を有するように形成される。ま
た、リソグラフィ技術でのレジストの膜厚の差による解
像度の差を解消することができ、段差部分での微細加工
性を向上することができる。
【図１】本発明による第１の実施例の半導体装置の製造
方法を模式的に示す工程断面図である。
方法を模式的に示す工程断面図である。
【図２】本発明による第２の実施例の半導体装置の製造
方法を模式的に示し、特に導電層の形成方法を示す断面
図である。
方法を模式的に示し、特に導電層の形成方法を示す断面
図である。
【図３】本発明による第３の実施例の半導体装置の製造
方法を模式的に示し、特に絶縁層及び導電層の形成方法
を示す断面図である。
方法を模式的に示し、特に絶縁層及び導電層の形成方法
を示す断面図である。
【図４】本発明による第４の実施例の半導体装置の製造
方法を模式的に示す工程断面図である。
方法を模式的に示す工程断面図である。
【図５】従来の半導体装置の製造方法を模式的に示す工
程断面図である。
程断面図である。
１１…半導体基板、１２…酸化膜、１３…ポリシリコン
配線層 １４…絶縁膜、１５…導電層、１５１…タングステン粒
子、１５２…チタン膜 １５３…窒化チタン膜、１５４…Ｓｉ−Ｃｕ−Ａｌ膜、
１５ａ…配線層 １６…レジスト膜、１６ａ…レジストパタ−ン、１７…
絶縁膜
配線層 １４…絶縁膜、１５…導電層、１５１…タングステン粒
子、１５２…チタン膜 １５３…窒化チタン膜、１５４…Ｓｉ−Ｃｕ−Ａｌ膜、
１５ａ…配線層 １６…レジスト膜、１６ａ…レジストパタ−ン、１７…
絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 21/88 Ｈ
Claims (5)
- 【請求項１】 半導体基板上に形成された段差を有する
絶縁膜上に配線層を形成する半導体装置の製造方法にお
いて、 上記絶縁膜上に表面に細かな凹凸を有する導電層を形成
する工程と、 上記導電層上にレジスト膜を形成する工程と、 上記レジスト膜をパタ−ニングしてレジストパタ−ンを
形成する工程と、 上記レジストパタ−ンをマスクに用いて上記導電層をエ
ッチングして上記配線層を形成する工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 上記導電層表面の細かな凹凸は、上記導
電層の表面をブラスト処理をすることにより形成された
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 上記導電層表面の細かな凹凸は、上記絶
縁膜の表面をブラスト処理し、その上に上記導電層を形
成することにより形成されたことを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項４】 上記導電層表面の細かな凹凸は、上記絶
縁膜上に導電性粒子若しくは絶縁性粒子を形成し、その
上に上記導電層を形成することにより形成されたことを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項５】 半導体基板上に形成された段差を有する
第１の絶縁膜上に配線層を形成する半導体装置の製造方
法において、 上記第１の絶縁膜上に導電層を形成する工程と、 上記導電層上に第２の絶縁膜及び第１のレジスト膜を形
成し、エッチバックを施して上記第２の絶縁膜を平坦化
する工程と、 上記第２の絶縁膜上に第２のレジスト膜を形成する工程
と、 上記第２のレジスト膜をパタ−ニングしてレジストパタ
−ンを形成する工程と、 上記レジストパタ−ンをマスクに用いて上記第２の絶縁
膜及び上記導電層をエッチングして上記配線層を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27815293A JPH07130741A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27815293A JPH07130741A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07130741A true JPH07130741A (ja) | 1995-05-19 |
Family
ID=17593318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27815293A Pending JPH07130741A (ja) | 1993-11-08 | 1993-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07130741A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1092821A (ja) * | 1996-08-26 | 1998-04-10 | Lg Semicon Co Ltd | 半導体素子の配線形成方法 |
| US6326278B1 (en) | 1998-02-13 | 2001-12-04 | Nec Corporation | Method of protecting an alignment mark when manufacturing a semiconductor device |
| JP2007165633A (ja) * | 2005-12-14 | 2007-06-28 | Sharp Corp | 半導体装置、外観検査方法、外観検査装置 |
| JP2008175825A (ja) * | 2008-02-07 | 2008-07-31 | Denso Corp | 半導体力学量センサ |
-
1993
- 1993-11-08 JP JP27815293A patent/JPH07130741A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1092821A (ja) * | 1996-08-26 | 1998-04-10 | Lg Semicon Co Ltd | 半導体素子の配線形成方法 |
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| JP2007165633A (ja) * | 2005-12-14 | 2007-06-28 | Sharp Corp | 半導体装置、外観検査方法、外観検査装置 |
| JP4699891B2 (ja) * | 2005-12-14 | 2011-06-15 | シャープ株式会社 | 半導体装置及び半導体装置の外観検査方法 |
| JP2008175825A (ja) * | 2008-02-07 | 2008-07-31 | Denso Corp | 半導体力学量センサ |
| JP4645656B2 (ja) * | 2008-02-07 | 2011-03-09 | 株式会社デンソー | 半導体力学量センサ |
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