JP3841345B2 - 半導体素子の微細パターンの形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子の微細パターンの形成方法に関するものであり、特に高集積化に対応する微細パターンの形成が可能な半導体素子の微細パターンの形成方法に関するものである。
【0002】
【従来の技術】
図1は従来技術による半導体素子の微細パターンの形成方法を説明するための断面図である。
【0003】
まず、第1の絶縁膜10上に導電膜20と感光膜30を順次に形成する。次に、ピッチが(α+β)になるように前記感光膜30をパターニングした後に前記感光膜30をマスクとして前記導電膜20を局所的にドライエッチングした後に前記感光膜30を除去してパターンを形成する。
【0004】
一般的に、半導体素子の小型化を実現するための超微細パターンの形成に多くの投資と努力が注がれているが、正確なパターンサイズ(size)を得るのは困難である。
【0005】
例えば、パターンピッチが0.20μmであれば、幅が0.10μmの配線と幅が0.10μmのスペーシング(Spacing)とで構成される微細パターンを形成しなければならない。現在、ArF装置とフォトレジスター(PR)を使用して、このような0.20μmのパターンピッチが実現されている。
【0006】
他には、0.40μmのパターンピッチを実現するために、KrF装置とKrF用のフォトレジスター(PR)とが使用されている。
【0007】
【発明が解決しようとする課題】
しかし、従来の半導体素子の微細パターンの形成方法では、0.40μmのパターンピッチを実現する装備(KrF)とKrF用のフォトレジスター(PR)を使用して0.20μmピッチを有するパターンを作り出すことは出来なかった。
【0008】
したがって、本発明は上記問題点を解決するためになされたものであり、ドライエッチングの選択比が大きい二つの物質を利用して高集積化に対応する微細パターンの形成を可能にし、生産コストを減少させることができる半導体素子の微細パターンの形成方法を提供することにその目的がある。
【0009】
【課題を解決するための手段】
前記目的を達成するために、(α+β)のピッチサイズを有する半導体素子の微細パターンの形成方法において、半導体基板上に第1の絶縁膜及び第2の絶縁膜を順に形成する段階と、前記第2の絶縁膜上に、前記(α+β)のピッチサイズの2倍のピッチサイズを有する所定形状の感光膜を形成する段階と、前記感光膜をマスクとして第2の絶縁膜をドライエッチングする段階と、前記感光膜を除去する段階と、残された前記第2の絶縁膜を含む前記半導体基板の全面に第3の絶縁膜を形成する段階と、結果物構造上の、前記残された第2の絶縁膜のそれぞれの間に対応する部位に、第4の絶縁膜の底部の位置が、前記第2の絶縁膜の頂部の位置と部分的に重なるように当該第4の絶縁膜を形成する段階と、前記第3の絶縁膜と前記第4の絶縁膜とのドライエッチングの選択比が1:1である手法で第1の平坦化工程を実施し、前記第2の絶縁膜が露出されるとエッチングを中断する段階と、残された前記第4の絶縁膜と前記第2の絶縁膜とをマスクとして前記第3の絶縁膜をエッチングして第3の絶縁膜パターンを形成する段階と、前記第2の絶縁膜と前記第3の絶縁膜の間の空間を導電膜で充填させた後に、前記導電膜に第2の平坦化工程を実施して(α+β)のピッチサイズを有する導電膜配線を形成する段階を具備したことを特徴とする。
【0010】
前記第1の平坦化工程はエッチバック工程で実施されることが望ましい。
【0011】
前記第2の平坦化工程は化学的機械研磨(CMP)工程またはエッチバック工程で実施されることが望ましい。
【0012】
以上のような本発明の目的と別の特徴及び長所などは、以下の本発明の好適な実施例に対する関する説明から明確になるであろう。
【0013】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施例を説明する。
図2ないし図6は本発明の実施例による半導体素子の微細パターンの形成方法を説明するための断面図である。
【0014】
図2は、図1に示されたパターンと同一のパターンピッチを最終的に得るための工程途中の図であり、半導体基板(図示せず)上に第1の絶縁膜1と第2の絶縁膜パターン2と感光膜パターン3とが形成された状態を示す図である。図2に示すように、まず、半導体基板(図示せず)上に第1の絶縁膜1及び第2の絶縁膜を順に形成した後に、前記第2の絶縁膜上に所定形状の感光膜パターン3を形成する。この時、前記感光膜パターン3のパターンピッチは、図1に示された(α+β)のパターンピッチ(αは配線幅であり、βは隣り合う配線間のスペーシング幅である)の2倍になるようにパターニングされる。その後、前記第2の絶縁膜をドライエッチングして第2の絶縁膜パターン2を形成する。その際、第3の絶縁膜の厚さに基づく臨界寸法(CD)を調節するために、第2の絶縁膜の厚さはこの後に形成される第3の絶縁膜の厚さよりはるかに厚く堆積される。
【0015】
この後、図3に示されるように、前記感光膜パターン3を除去した後、その上部に第3の絶縁膜4を堆積させ、第2の絶縁膜パターン2の間の所定の部分に第4の絶縁膜5を形成する。具体的には、結果物構造の表面である第3の絶縁膜4表面上の、隣り合う第2の絶縁パターン2のそれぞれのほぼ中間位置の上方に対応する部位に第4の絶縁膜5が形成されている。この時、第4の絶縁パターン5の底部の位置が、第2の絶縁パターン2の頂部の位置と部分的に重なるように設定されている。
【0016】
続いて、第3及び第4の絶縁膜4,5の表面に化学的機械研磨(CMP)による平坦化工程を実施する。
【0017】
その後に、図4に示されるように、前記第3の絶縁膜4と前記第4の絶縁膜5のドライエッチングの選択比が1:1である手法(recipe)で、前記第2の絶縁膜2が露出されるまで所定の厚さのみをエッチバックする。この時、第3の絶縁膜4中には第4の絶縁膜5が残存している。
【0018】
その後に、手法を変えて前記第4の絶縁膜5及び前記第2の絶縁膜2が、第3の絶縁膜4に対して高い選択比のエッチング(10:1以上)を実現する手法を利用し、前記第3の絶縁膜4をエッチングする。その結果、第3の絶縁膜4が第4の絶縁膜5及び第2の絶縁膜パターン2に比べて速くエッチングされるため、前記第4の絶縁膜5の下部にある前記第3の絶縁膜が残存して第3の絶縁膜パターン4aが形成される。その後に、マスクとして作用した第4の絶縁膜5は上述の1:1手法で除去する。
【0019】
図6に示されるように、図5で最終的に残された前記第2の絶縁膜パターン2と前記第3の絶縁膜パターン4aとの間に導電膜(図示せず)を充填させた後に、化学的機械研磨(CMP)工程またはエッチバック工程により平坦化工程を行う。その後に、残された前記第2の絶縁膜2と前記第3の絶縁膜4とを除去すれば、実質的に図1のようなパターンピッチを有した導電膜配線6が形成される。
【0020】
【発明の効果】
以上で説明したように、本発明による半導体素子の微細パターンの形成方法において、ドライエッチングの選択比が大きい二つの物質を利用することで、高集積化に対応する微細パターンの形成が可能であり、その結果として半導体素子の生産コストを減少させることができる。
【0021】
上述の実施例は本発明の例示の目的のために開示されたものであり、当業者ならば本発明の思想の範囲内で多様な修正、変更、付加などが可能であり、このような修正、変更などは特許請求の範囲に属するものとして見るべきである。
【図面の簡単な説明】
【図1】従来技術による半導体素子の微細パターンの形成方法を説明するための断面図である
【図2】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図3】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図4】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図5】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【図6】本発明の実施例による半導体素子の微細パターンの形成方法の工程を説明するための断面図である
【符号の説明】
1 第1の絶縁膜
2 第2の絶縁膜
3 感光膜
4 第3の絶縁膜
5 第4の絶縁膜
6 導電膜配線
Claims (4)
- (α+β)のピッチサイズを有する半導体素子の微細パターンの形成方法において、
半導体基板上に第1の絶縁膜及び第2の絶縁膜を順に形成する段階と、
前記第2の絶縁膜上に、前記(α+β)のピッチサイズの2倍のピッチサイズを有する所定形状の感光膜を形成する段階と、
前記感光膜をマスクとして第2の絶縁膜をドライエッチングする段階と、
前記感光膜を除去する段階と、
残された前記第2の絶縁膜を含む前記半導体基板の全面に第3の絶縁膜を形成する段階と、
結果物構造上の、前記残された第2の絶縁膜のそれぞれの間に対応する部位に、第4の絶縁膜の底部の位置が、前記第2の絶縁膜の頂部の位置と部分的に重なるように当該第4の絶縁膜を形成する段階と、
前記第3の絶縁膜と前記第4の絶縁膜とのドライエッチングの選択比が1:1である手法で第1の平坦化工程を実施し、前記第2の絶縁膜が露出されるとエッチングを中断する段階と、
残された前記第4の絶縁膜と前記第2の絶縁膜とをマスクとして前記第3の絶縁膜をエッチングして第3の絶縁膜パターンを形成する段階と、
前記第2の絶縁膜と前記第3の絶縁膜の間の空間を導電膜で充填させた後に、前記導電膜に第2の平坦化工程を実施して(α+β)のピッチサイズを有する導電膜配線を形成する段階を具備したことを特徴とする半導体素子の微細パターンの形成方法。 - 前記第1の平坦化工程はエッチバック工程で実施されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第2の平坦化工程は化学的機械研磨(CMP)工程で実施されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
- 前記第2の平坦化工程はエッチバック工程で実施されることを特徴とする請求項1に記載の半導体素子の微細パターンの形成方法。
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