JPH05267253A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05267253A JPH05267253A JP6546092A JP6546092A JPH05267253A JP H05267253 A JPH05267253 A JP H05267253A JP 6546092 A JP6546092 A JP 6546092A JP 6546092 A JP6546092 A JP 6546092A JP H05267253 A JPH05267253 A JP H05267253A
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- Japan
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- pattern
- resist
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- etched
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- Drying Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】 微細パターンの形成に関し, 薄膜化された微
細なレジストパターンを利用し，且つ下地エッチングを
可能にすることを目的とする。 【構成】 １）被エッチング層１上にネガパターンとな
るようにレジストパターン2Aを形成する工程と，該レジ
ストパターンを覆って被エッチング層上に該レジストよ
りエッチング速度の小さい平坦化膜３を被着し，該レジ
ストパターン上の該平坦化膜をエッチバックして除去
し，次いで該レジストパターンを除去して，該被エッチ
ング層上に平坦化膜パターン3Aを形成する工程と，該平
坦化膜パターンをマスクにして該被エッチング層をエッ
チングする工程とを有する， ２）前記平坦化膜３が
スピンオングラス膜であるように構成する。
細なレジストパターンを利用し，且つ下地エッチングを
可能にすることを目的とする。 【構成】 １）被エッチング層１上にネガパターンとな
るようにレジストパターン2Aを形成する工程と，該レジ
ストパターンを覆って被エッチング層上に該レジストよ
りエッチング速度の小さい平坦化膜３を被着し，該レジ
ストパターン上の該平坦化膜をエッチバックして除去
し，次いで該レジストパターンを除去して，該被エッチ
ング層上に平坦化膜パターン3Aを形成する工程と，該平
坦化膜パターンをマスクにして該被エッチング層をエッ
チングする工程とを有する， ２）前記平坦化膜３が
スピンオングラス膜であるように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り, 特にエッチングマスクの微細化に関する。
係り, 特にエッチングマスクの微細化に関する。
【０００２】近年，半導体装置は微細化が進み，そのた
めリソグラフィ工程においてはレジストパターンの薄膜
化が要求されている。
めリソグラフィ工程においてはレジストパターンの薄膜
化が要求されている。
【０００３】
【従来の技術】従来のリソグラフィでは，基板上にレジ
スト膜を塗布し，露光，現像してパターニングしてい
た。このパターニングされたレジスト膜をマスクにして
下地をエッチングし，下地とレジスト膜とのエッチング
速度の差を利用して下地にパターンを形成していた。
スト膜を塗布し，露光，現像してパターニングしてい
た。このパターニングされたレジスト膜をマスクにして
下地をエッチングし，下地とレジスト膜とのエッチング
速度の差を利用して下地にパターンを形成していた。
【０００４】
【発明が解決しようとする課題】とろろが，デバイスの
微細化が進むにつれ，より微細なレジストパターンを形
成するためにはレジスト膜の薄膜化が必要となり，薄膜
化されるとレジストと下地とのエッチングの選択比を大
きくとることが困難となってきた。
微細化が進むにつれ，より微細なレジストパターンを形
成するためにはレジスト膜の薄膜化が必要となり，薄膜
化されるとレジストと下地とのエッチングの選択比を大
きくとることが困難となってきた。
【０００５】本発明は薄膜化された微細なレジストパタ
ーンを利用し，且つ下地エッチングの可能な微細パター
ンの形成を目的とする。
ーンを利用し，且つ下地エッチングの可能な微細パター
ンの形成を目的とする。
【０００６】
【課題を解決するための手段】上記課題の解決は， １）被エッチング層１上にネガパターンとなるようにレ
ジストパターン2Aを形成する工程と，該レジストパター
ンを覆って被エッチング層上に該レジストよりエッチン
グ速度の小さい平坦化膜３を被着し，該レジストパター
ン上の該平坦化膜をエッチバックして除去し，次いで該
レジストパターンを除去して，該被エッチング層上に平
坦化膜パターン3Aを形成する工程と，該平坦化膜パター
ンをマスクにして該被エッチング層をエッチングする工
程とを有する半導体装置の製造方法，あるいは ２）前記平坦化膜３がスピンオングラス膜である前記
１）記載の半導体装置の製造方法により達成される。
ジストパターン2Aを形成する工程と，該レジストパター
ンを覆って被エッチング層上に該レジストよりエッチン
グ速度の小さい平坦化膜３を被着し，該レジストパター
ン上の該平坦化膜をエッチバックして除去し，次いで該
レジストパターンを除去して，該被エッチング層上に平
坦化膜パターン3Aを形成する工程と，該平坦化膜パター
ンをマスクにして該被エッチング層をエッチングする工
程とを有する半導体装置の製造方法，あるいは ２）前記平坦化膜３がスピンオングラス膜である前記
１）記載の半導体装置の製造方法により達成される。
【０００７】
【作用】本発明では，下地（被エッチング層）の上にレ
ジストを塗布，ベーク，露光，現像してレジストパター
ンを形成し，紫外線照射によるベーク後に，レジストパ
ターンを覆って下地上に低温でレジストよりエッチング
速度の小さい平坦化膜を被着し，レジスト上の平坦化膜
をエッチバックして除去し，次いでレジストを除去する
と，レジストと同じ厚さで反転パターンが形成された平
坦化膜パターンが形成される。この平坦化膜パターンを
エッチングマスクにして下地をエッチングする。
ジストを塗布，ベーク，露光，現像してレジストパター
ンを形成し，紫外線照射によるベーク後に，レジストパ
ターンを覆って下地上に低温でレジストよりエッチング
速度の小さい平坦化膜を被着し，レジスト上の平坦化膜
をエッチバックして除去し，次いでレジストを除去する
と，レジストと同じ厚さで反転パターンが形成された平
坦化膜パターンが形成される。この平坦化膜パターンを
エッチングマスクにして下地をエッチングする。
【０００８】この構成により，薄膜レジストを用いてパ
ターニングの解像力を向上でき，レジストパターンを白
黒反転して転写して，レジストよりエッチング速度の小
さい平坦化膜マスクを用いるため十分大きなエッチング
選択比をもつことが可能となる。
ターニングの解像力を向上でき，レジストパターンを白
黒反転して転写して，レジストよりエッチング速度の小
さい平坦化膜マスクを用いるため十分大きなエッチング
選択比をもつことが可能となる。
【０００９】
【実施例】図１(A) 〜(E) は本発明の実施例を説明する
断面図である。図１(A) において，下地基板１上にレジ
スト(CMS) 膜２を厚さ0.1 μｍ塗布する。
断面図である。図１(A) において，下地基板１上にレジ
スト(CMS) 膜２を厚さ0.1 μｍ塗布する。
【００１０】図１(B) において，レジスト上を所望パタ
ーンの反転パターンを電子ビーム(EB)描画, 現像する。
次いで, レジストに紫外線照射を行いながらベークする
と, レジストパターン2Aが形成される。
ーンの反転パターンを電子ビーム(EB)描画, 現像する。
次いで, レジストに紫外線照射を行いながらベークする
と, レジストパターン2Aが形成される。
【００１１】図１(C) において，レジストよりエッチン
グ速度の小さい平坦化膜３として,スピンオングラス(SO
G),例えばOCD type 7 (東京応化製) を1000rpm で厚さ
0.3μｍ塗布しベークする。
グ速度の小さい平坦化膜３として,スピンオングラス(SO
G),例えばOCD type 7 (東京応化製) を1000rpm で厚さ
0.3μｍ塗布しベークする。
【００１２】図１(D) において，フッ素系ガスを用いて
SOG膜をレジスト表面が露出するまでエッチバックす
る。図１(E) において，剥離液を用いてレジストパター
ン2Aを除去すると, SOG パターン3Aが形成される。
SOG膜をレジスト表面が露出するまでエッチバックす
る。図１(E) において，剥離液を用いてレジストパター
ン2Aを除去すると, SOG パターン3Aが形成される。
【００１３】その後, SOG パターン3Aをマスクにして下
地基板をエッチングして下地基板にパターンを形成す
る。例えば, SOG は下地がポリシリコンの場合には選択
比がレジストの場合より４倍以上向上する。
地基板をエッチングして下地基板にパターンを形成す
る。例えば, SOG は下地がポリシリコンの場合には選択
比がレジストの場合より４倍以上向上する。
【００１４】実施例の効果を示す数値例を従来例と対比
して次に説明する。厚さ3000Åのポリシリコン膜を加工
するには従来例ではレジスト膜厚が少なくとも0.4 μｍ
以上必要となる。例えば高解像度を持つ電子ビームリソ
グラフィを用いても0.3 μｍのパターンを解像するのが
限界である。ところが本発明を用いればレジスト膜厚を
0.1 μｍまで薄くすることが可能となる。
して次に説明する。厚さ3000Åのポリシリコン膜を加工
するには従来例ではレジスト膜厚が少なくとも0.4 μｍ
以上必要となる。例えば高解像度を持つ電子ビームリソ
グラフィを用いても0.3 μｍのパターンを解像するのが
限界である。ところが本発明を用いればレジスト膜厚を
0.1 μｍまで薄くすることが可能となる。
【００１５】なお，３層レジスト膜を用いることでも本
発明と同様に，例えば上層レジスト膜を0.1 μｍまで薄
くすることにより0.1 μｍパターンまで解像できる可能
性があるが, 中間層, 下層をエッチングするときに寸法
シフト, また下地加工時の高アスペクト比のためマイク
ロローディング効果による寸法シフトを避けることがで
きないため，線幅のばらつきや寸法の忠実性の上で被エ
ッチング層パターンの解像性の低下は避けられない。
発明と同様に，例えば上層レジスト膜を0.1 μｍまで薄
くすることにより0.1 μｍパターンまで解像できる可能
性があるが, 中間層, 下層をエッチングするときに寸法
シフト, また下地加工時の高アスペクト比のためマイク
ロローディング効果による寸法シフトを避けることがで
きないため，線幅のばらつきや寸法の忠実性の上で被エ
ッチング層パターンの解像性の低下は避けられない。
【００１６】
【発明の効果】本発明によれば, 薄膜化された微細なレ
ジストパターンを白黒反転して形成したエッチング速度
の小さいSOG パターンを利用するため下地エッチングが
可能となる。その結果, 微細パターンの形成に寄与でき
た。
ジストパターンを白黒反転して形成したエッチング速度
の小さいSOG パターンを利用するため下地エッチングが
可能となる。その結果, 微細パターンの形成に寄与でき
た。
【図１】 本発明の実施例を説明する断面図
１ 下地基板 ２ レジスト膜 2A レジストパターン ３ レジストよりエッチング速度の小さい平坦化膜 3A 平坦化膜パターン
Claims (2)
- 【請求項１】 被エッチング層(1) 上にネガパターンと
なるようにレジストパターン(2A)を形成する工程と，該
レジストパターンを覆って被エッチング層上に該レジス
トよりエッチング速度の小さい平坦化膜(3）を被着し，
該レジストパターン上の該平坦化膜をエッチバックして
除去し，次いで該レジストパターンを除去して，該被エ
ッチング層上に平坦化膜パターン(3A)を形成する工程
と，該平坦化膜パターンをマスクにして該被エッチング
層をエッチングする工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記平坦化膜３がスピンオングラス膜で
あることを特徴とする請求項１記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6546092A JPH05267253A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6546092A JPH05267253A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267253A true JPH05267253A (ja) | 1993-10-15 |
Family
ID=13287764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6546092A Withdrawn JPH05267253A (ja) | 1992-03-24 | 1992-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267253A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026099B2 (en) | 2002-04-24 | 2006-04-11 | Kabushiki Kaisha Toshiba | Pattern forming method and method for manufacturing semiconductor device |
| KR20140022022A (ko) | 2011-03-28 | 2014-02-21 | 닛산 가가쿠 고교 가부시키 가이샤 | 패턴 반전막 형성용 조성물 및 반전 패턴 형성 방법 |
-
1992
- 1992-03-24 JP JP6546092A patent/JPH05267253A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026099B2 (en) | 2002-04-24 | 2006-04-11 | Kabushiki Kaisha Toshiba | Pattern forming method and method for manufacturing semiconductor device |
| KR20140022022A (ko) | 2011-03-28 | 2014-02-21 | 닛산 가가쿠 고교 가부시키 가이샤 | 패턴 반전막 형성용 조성물 및 반전 패턴 형성 방법 |
| US9165781B2 (en) | 2011-03-28 | 2015-10-20 | Nissan Chemical Industries, Ltd. | Composition for forming pattern reversal film and method for forming reversal pattern |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |