JPH07118518B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH07118518B2 JPH07118518B2 JP22212285A JP22212285A JPH07118518B2 JP H07118518 B2 JPH07118518 B2 JP H07118518B2 JP 22212285 A JP22212285 A JP 22212285A JP 22212285 A JP22212285 A JP 22212285A JP H07118518 B2 JPH07118518 B2 JP H07118518B2
- Authority
- JP
- Japan
- Prior art keywords
- signal line
- intersection
- parallel
- signal
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特に少なくとも一つの書
込み信号線対又は読出し信号線対を備えた半導体メモリ
に関する。
込み信号線対又は読出し信号線対を備えた半導体メモリ
に関する。
第２図は従来の半導体メモリの一例を示すブロック図で
ある。
ある。
D1,D2,D3,D4;1,2,3,４はディジット線、Ｉは書
込み信号線を駆動する駆動回路、M1,M2,……,M12はそれ
ぞれ１ビット分のメモリセル、Ｏは読出し信号を出力す
る出力増幅器、RD,▲▼は読出し信号線対、S1,S2,S
3,S4は接線用回路、W1W2,W3はワード線、WR,▲▼は
書込み信号線対、Ｘは行デコーダ、Ｙは列デコーダ、
Y1,Y2,Y3,Y4は出力線である。
込み信号線を駆動する駆動回路、M1,M2,……,M12はそれ
ぞれ１ビット分のメモリセル、Ｏは読出し信号を出力す
る出力増幅器、RD,▲▼は読出し信号線対、S1,S2,S
3,S4は接線用回路、W1W2,W3はワード線、WR,▲▼は
書込み信号線対、Ｘは行デコーダ、Ｙは列デコーダ、
Y1,Y2,Y3,Y4は出力線である。
第３図は従来のメモリセルの一例の回路図で、抵抗負荷
型のスタティック型メモリセルを示す。
型のスタティック型メモリセルを示す。
第４図は従来の接続用回路の一例の回路図で、書込み信
号WR,▲▼あるいは読出し信号線RD,▲▼とディ
ジット線D,とを接続する回路を示す。
号WR,▲▼あるいは読出し信号線RD,▲▼とディ
ジット線D,とを接続する回路を示す。
これらの図を用いて従来例を説明する。
メモリセルM1の内容を読出す場合には、行デコーダＸに
よりワード線W1が選択されると、ワード線W1に接続され
ている各メモリセルの内容がそれぞれのディジット線
,Dに微小電位変化として現われ（第３図のQ3,Q4が導
通している。）、列デコーダＹが動作して出力線Y1が高
電位となり、第４図のQ5が導通しディジット線D1,１
間の電位差が読出し信号線RD,▲▼にそれぞれ出力
され、差動増幅する出力増幅器Ｏが動作して、書込み信
号WRと▲▼は同一電位であるから読出し信号線RDと
▲▼のみの電位差を増幅し出力する。また、メモリ
セルM1に内容を書込む場合には、駆動回路Ｉを動作さ
せ、書込み信号線WRと▲▼との間に電位差が生じ、
後は読出し時と同じに、まずワード線W1が選択され、出
力線Y1が高電位となり、第４図のQ6,Q7が導通し、ディ
ジット線D1,１と書込み信号線WR,▲▼が接続し
て、書込み信号の電位産がディジット線D1,１を通し
てメモリセルM1に入力され、その内容が保持される。こ
の時、読出し信号線RDと▲▼との間に電位差が生じ
るが、出力増幅器Ｏは動作していないので他に影響はな
い。
よりワード線W1が選択されると、ワード線W1に接続され
ている各メモリセルの内容がそれぞれのディジット線
,Dに微小電位変化として現われ（第３図のQ3,Q4が導
通している。）、列デコーダＹが動作して出力線Y1が高
電位となり、第４図のQ5が導通しディジット線D1,１
間の電位差が読出し信号線RD,▲▼にそれぞれ出力
され、差動増幅する出力増幅器Ｏが動作して、書込み信
号WRと▲▼は同一電位であるから読出し信号線RDと
▲▼のみの電位差を増幅し出力する。また、メモリ
セルM1に内容を書込む場合には、駆動回路Ｉを動作さ
せ、書込み信号線WRと▲▼との間に電位差が生じ、
後は読出し時と同じに、まずワード線W1が選択され、出
力線Y1が高電位となり、第４図のQ6,Q7が導通し、ディ
ジット線D1,１と書込み信号線WR,▲▼が接続し
て、書込み信号の電位産がディジット線D1,１を通し
てメモリセルM1に入力され、その内容が保持される。こ
の時、読出し信号線RDと▲▼との間に電位差が生じ
るが、出力増幅器Ｏは動作していないので他に影響はな
い。
メモリの大容量化に伴いパターンの微細化が進むと、金
属配線用の幅や間隔に対して厚さが無視できなくなり、
隣接配線間の結合容量が増大する。例えば、256kビット
メモリでは配線の幅および間隔は１〜３μｍ、厚さ0.5
〜１μｍで、隣接配線間の容量は全配線容量の10〜40％
にもなる。このような微細パターンでは、第２図の回路
内の出力バスの平行な一対の読出し信号線RD,▲▼
のそれぞれと周辺の配線との間の各結合容量が異なるの
で、これら周辺の配線の電位が出力増幅器Ｏの動作完了
前に変化すると、読出し信号線RDと▲▼とに大きさ
の異なる雑音が生じてしまう。また、入力バスの平行な
一対の書込み信号線WR,▲▼についてもそれぞれと
周辺の配線との間の各結合容量が異なるので、これら周
辺の配線の電位がメモリセルＭに内容が保持される前に
変化すると、書込み信号線WRと▲▼にも大きさの異
なる雑音が生じてしまう。この雑音発生源としては、入
出力バスに近いワード線、列デコーダ駆動用の信号線あ
るいは入出力バス内の他の信号線などがある。
属配線用の幅や間隔に対して厚さが無視できなくなり、
隣接配線間の結合容量が増大する。例えば、256kビット
メモリでは配線の幅および間隔は１〜３μｍ、厚さ0.5
〜１μｍで、隣接配線間の容量は全配線容量の10〜40％
にもなる。このような微細パターンでは、第２図の回路
内の出力バスの平行な一対の読出し信号線RD,▲▼
のそれぞれと周辺の配線との間の各結合容量が異なるの
で、これら周辺の配線の電位が出力増幅器Ｏの動作完了
前に変化すると、読出し信号線RDと▲▼とに大きさ
の異なる雑音が生じてしまう。また、入力バスの平行な
一対の書込み信号線WR,▲▼についてもそれぞれと
周辺の配線との間の各結合容量が異なるので、これら周
辺の配線の電位がメモリセルＭに内容が保持される前に
変化すると、書込み信号線WRと▲▼にも大きさの異
なる雑音が生じてしまう。この雑音発生源としては、入
出力バスに近いワード線、列デコーダ駆動用の信号線あ
るいは入出力バス内の他の信号線などがある。
上述した従来の半導体メモリは、互いに逆相の信号を伝
達する読出し信号線対又は書込み信号線対と隣接する信
号伝達用配線間の結合容量が信号線対のそれぞれの信号
線に対して等しくなっていないので、信号線対に大きさ
の異なる雑音が生じ、出力増幅器が誤動作をしたり、メ
モリセルに誤つた情報が入力されたりするので、半導体
メモリの動作速度が低下するという欠点がある。
達する読出し信号線対又は書込み信号線対と隣接する信
号伝達用配線間の結合容量が信号線対のそれぞれの信号
線に対して等しくなっていないので、信号線対に大きさ
の異なる雑音が生じ、出力増幅器が誤動作をしたり、メ
モリセルに誤つた情報が入力されたりするので、半導体
メモリの動作速度が低下するという欠点がある。
本発明の目的は、雑音が少なく高速動作可能な半導体メ
モリを提供することにある。
モリを提供することにある。
本発明の半導体メモリは、マトリックス状に配置された
複数のメモリセルのそれぞれに駆動回路の出力信号を接
続用回路を介して供給する互いに逆相の信号を伝達し全
長を等分する第１の交差箇所で互いに交差して位置を入
替えるとともに前記第１の交差箇所以外の部分で互いに
平行して隣接配置された第１の信号線及び第２の信号線
でなる書込み信号線対と、前記メモリセルに蓄積された
信号を前記接続用回路を介して読出して出力増幅器に供
給する互いに逆相の信号を伝達し一端から全長の四分の
一及び四分の三の長さだけそれぞれ離れた第２の交差箇
所及び第３の交差箇所でそれぞれ互いに交差して位置を
入替えるとともに前記第２の交差箇所及び第３の交差箇
所以外の部分で互いに平行して隣接配置された第３の信
号線及び第４の信号線でなる読出し信号線対とを有し、
前記第３の信号線及び第４の信号線の平行部が前記第１
の信号線及び第２の信号線の平行部と平行で前記第２の
交差箇所及び第３の交差箇所をそれぞれ前記第１の信号
線及び第２の信号線が前記第１の交差箇所によって等分
された各部分の長さの二分の一の箇所に対向して配置さ
れ、それによって前記第１の信号線及び第２の信号線が
それぞれ前記第３の信号線及び第４の信号線との間に有
する結合容量を等しくしたというものである。
複数のメモリセルのそれぞれに駆動回路の出力信号を接
続用回路を介して供給する互いに逆相の信号を伝達し全
長を等分する第１の交差箇所で互いに交差して位置を入
替えるとともに前記第１の交差箇所以外の部分で互いに
平行して隣接配置された第１の信号線及び第２の信号線
でなる書込み信号線対と、前記メモリセルに蓄積された
信号を前記接続用回路を介して読出して出力増幅器に供
給する互いに逆相の信号を伝達し一端から全長の四分の
一及び四分の三の長さだけそれぞれ離れた第２の交差箇
所及び第３の交差箇所でそれぞれ互いに交差して位置を
入替えるとともに前記第２の交差箇所及び第３の交差箇
所以外の部分で互いに平行して隣接配置された第３の信
号線及び第４の信号線でなる読出し信号線対とを有し、
前記第３の信号線及び第４の信号線の平行部が前記第１
の信号線及び第２の信号線の平行部と平行で前記第２の
交差箇所及び第３の交差箇所をそれぞれ前記第１の信号
線及び第２の信号線が前記第１の交差箇所によって等分
された各部分の長さの二分の一の箇所に対向して配置さ
れ、それによって前記第１の信号線及び第２の信号線が
それぞれ前記第３の信号線及び第４の信号線との間に有
する結合容量を等しくしたというものである。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例のブロック図である。
第２図の従来例とメモリセル配置は同じであるが、出力
バスの一対の読出し信号線RDと▲▼は平行なまゝで
はなく、全長を二分する中央付近のａで交差し互いにそ
の位置を入替えて配置されている。また、入力バスの一
対の書込み信号線WRと▲▼は平行なままではなく、
左端から全長の1/4及び3/4の長さだけそれぞれ離れた２
箇所b1及びb2で交差し互いにその位置を入替えて配置さ
れている。
バスの一対の読出し信号線RDと▲▼は平行なまゝで
はなく、全長を二分する中央付近のａで交差し互いにそ
の位置を入替えて配置されている。また、入力バスの一
対の書込み信号線WRと▲▼は平行なままではなく、
左端から全長の1/4及び3/4の長さだけそれぞれ離れた２
箇所b1及びb2で交差し互いにその位置を入替えて配置さ
れている。
すなわち、書込み信号線WR,▲▼の交差箇所b1,b2は
いずれも読出し信号線RD,▲▼の交差箇所a1とずれ
ている。
いずれも読出し信号線RD,▲▼の交差箇所a1とずれ
ている。
従って、読出し信号線RDと▲▼とはワード線W1,W2,
W3,書込み信号線WR,▲▼，列デコーダＹ内の信号線
等の任意の信号線と同じ結合容量を有している。同様に
書込み信号線WRと▲▼とはワード線W1,W2,W3、読出
し信号線RD,▲▼、列デコーダＹ内の信号線等の任
意の信号線と同じ結合容量を有している。なお、列デコ
ーダＹの長さは書込み信号線WR,▲▼の長さより若
干小さいがこれらの全長は大きいので実際上その差は無
視して差支えない。
W3,書込み信号線WR,▲▼，列デコーダＹ内の信号線
等の任意の信号線と同じ結合容量を有している。同様に
書込み信号線WRと▲▼とはワード線W1,W2,W3、読出
し信号線RD,▲▼、列デコーダＹ内の信号線等の任
意の信号線と同じ結合容量を有している。なお、列デコ
ーダＹの長さは書込み信号線WR,▲▼の長さより若
干小さいがこれらの全長は大きいので実際上その差は無
視して差支えない。
そういうわけで、出力増幅器Ｏの動作完了前にワード線
W1,W2,W3、列デコーダＹ内の信号線又は書込み信号線W
R,▲▼の電位が変動すると一対の読出し信号線RDと
▲▼とには大きさの等しい雑音が生じ、差動増幅を
行なう出力増幅器は誤動作しない。同様に、メモリセル
に情報を入力する場合にも、その入力動作時にワード線
W1,W2,W3、列デコーダＹ内の信号線又は読出し信号線R
D,▲▼の電位が変動すると、書込み信号線WRと▲
▼とには大きさの等しい雑音が生じるのでフリップ・
フロップ型のメモリセルに誤情報が書込まれることはな
い。
W1,W2,W3、列デコーダＹ内の信号線又は書込み信号線W
R,▲▼の電位が変動すると一対の読出し信号線RDと
▲▼とには大きさの等しい雑音が生じ、差動増幅を
行なう出力増幅器は誤動作しない。同様に、メモリセル
に情報を入力する場合にも、その入力動作時にワード線
W1,W2,W3、列デコーダＹ内の信号線又は読出し信号線R
D,▲▼の電位が変動すると、書込み信号線WRと▲
▼とには大きさの等しい雑音が生じるのでフリップ・
フロップ型のメモリセルに誤情報が書込まれることはな
い。
以上フリップ・フロップ型のメモリセルを有する場合に
ついて説明したが、メモリセルの型が異なっていても容
量結合による雑音は従来に比較して少くなるのであるか
ら誤情報が書込まれる可能性は大幅に低減されることは
いうまでもない。
ついて説明したが、メモリセルの型が異なっていても容
量結合による雑音は従来に比較して少くなるのであるか
ら誤情報が書込まれる可能性は大幅に低減されることは
いうまでもない。
又、入力バスと出力バス内にそれぞれ一対の信号線が存
在する場合について述べたが、互いに逆相の信号が伝達
される信号線の対の数はいくらあってもよい。
在する場合について述べたが、互いに逆相の信号が伝達
される信号線の対の数はいくらあってもよい。
以上説明したように、本発明は、書込み信号線対及び又
は読出し信号線対を一箇所以上で交差して互いにその位
置を入替えて配置することにより、これらの信号線対の
それぞれが他の任意の信号線との間に有する結合容量を
等しくかつ少なくできるので、信号線の電位変動に基く
容量結合による雑音が小さくなり、半導体メモリの高速
動作を可能にするという効果がある。
は読出し信号線対を一箇所以上で交差して互いにその位
置を入替えて配置することにより、これらの信号線対の
それぞれが他の任意の信号線との間に有する結合容量を
等しくかつ少なくできるので、信号線の電位変動に基く
容量結合による雑音が小さくなり、半導体メモリの高速
動作を可能にするという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来の半導体メモリの一例を示すブロック図、第３図は
従来のメモリセルの一例の回路図、第４図は従来の接続
用回路の一例の回路図である。 D1,D2,D3,D4;1,2,3,４……ディジット線、Ｉ…
…駆動回路、M1,M2,……,M12……メモリセル、Ｏ……出
力増幅器、RD,▲▼……読出し信号線、S1,S2,S3,S4
……接続用回路、W1,W2,W3……ワード線、WR,▲▼
……書込み信号線、Ｘ……行デコーダ、Ｙ……列デコー
ダ、Y1,Y2,Y3,Y4……出力線。
従来の半導体メモリの一例を示すブロック図、第３図は
従来のメモリセルの一例の回路図、第４図は従来の接続
用回路の一例の回路図である。 D1,D2,D3,D4;1,2,3,４……ディジット線、Ｉ…
…駆動回路、M1,M2,……,M12……メモリセル、Ｏ……出
力増幅器、RD,▲▼……読出し信号線、S1,S2,S3,S4
……接続用回路、W1,W2,W3……ワード線、WR,▲▼
……書込み信号線、Ｘ……行デコーダ、Ｙ……列デコー
ダ、Y1,Y2,Y3,Y4……出力線。
Claims (1)
- 【請求項１】マトリックス状に配置された複数のメモリ
セルのそれぞれに駆動回路の出力信号を接続用回路を介
して供給する互いに逆相の信号を伝達し全長を等分する
第１の交差箇所で互いに交差して位置を入替えるととも
に前記第１の交差箇所以外の部分で互いに平行して隣接
配置された第１の信号線及び第２の信号線でなる書込み
信号線対と、前記メモリセルに蓄積された信号を前記接
続用回路を介して読出して出力増幅器に供給する互いに
逆相の信号を伝達し一端から全長の四分の一及び四分の
三の長さだけそれぞれ離れた第２の交差箇所及び第３の
交差箇所でそれぞれ互いに交差して位置を入替えるとと
もに前記第２の交差箇所及び第３の交差箇所以外の部分
で互いに平行して隣接配置された第３の信号線及び第４
の信号線でなる読出し信号線対とを有し、前記第３の信
号線及び第４の信号線の平行部が前記第１の信号線及び
第２の信号線の平行部と平行で前記第２の交差箇所及び
第３の交差箇所をそれぞれ前記第１の信号線及び第２の
信号線が前記第１の交差箇所によって等分された各部分
の長さの二分の一の箇所に対向して配置され、それによ
って前記第１の信号線及び第２の信号線がそれぞれ前記
第３の信号線及び第４の信号線との間に有する結合容量
を等しくしたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22212285A JPH07118518B2 (ja) | 1985-10-04 | 1985-10-04 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22212285A JPH07118518B2 (ja) | 1985-10-04 | 1985-10-04 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6281751A JPS6281751A (ja) | 1987-04-15 |
| JPH07118518B2 true JPH07118518B2 (ja) | 1995-12-18 |
Family
ID=16777506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22212285A Expired - Lifetime JPH07118518B2 (ja) | 1985-10-04 | 1985-10-04 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118518B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63160092A (ja) * | 1986-12-22 | 1988-07-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0834300B2 (ja) * | 1988-08-09 | 1996-03-29 | 三菱電機株式会社 | 配線構造を有する半導体記憶装置 |
| JP2508245B2 (ja) * | 1989-03-07 | 1996-06-19 | 三菱電機株式会社 | 半導体メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596067B2 (ja) * | 1975-03-14 | 1984-02-08 | 株式会社日立製作所 | 半導体メモリ |
| JPS59231852A (ja) * | 1983-06-15 | 1984-12-26 | Hitachi Ltd | 半導体装置 |
| JPS6263465A (ja) * | 1985-09-13 | 1987-03-20 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
-
1985
- 1985-10-04 JP JP22212285A patent/JPH07118518B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6281751A (ja) | 1987-04-15 |
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