JP2508245B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JP2508245B2 JP2508245B2 JP1054311A JP5431189A JP2508245B2 JP 2508245 B2 JP2508245 B2 JP 2508245B2 JP 1054311 A JP1054311 A JP 1054311A JP 5431189 A JP5431189 A JP 5431189A JP 2508245 B2 JP2508245 B2 JP 2508245B2
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- semiconductor memory
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多ビット構成をとった半導体メモリ装置、
特にデータバスのパターンレイアウトに関するものであ
る。
特にデータバスのパターンレイアウトに関するものであ
る。
第２図は従来の多ビット構成の半導体メモリ装置にお
けるパターンレイアウトを示す模式上面図である。図に
おいて、（１）はメモリセル領域、（２）は周辺回路領
域、（３）はリード専用データバス、（４）はライト専
用データバスで、これらデータバス（３）（４）は、い
ずれもいわゆるシングルエンド型の信号線の構成を採用
している。（５）は半導体メモリセル装置である。
けるパターンレイアウトを示す模式上面図である。図に
おいて、（１）はメモリセル領域、（２）は周辺回路領
域、（３）はリード専用データバス、（４）はライト専
用データバスで、これらデータバス（３）（４）は、い
ずれもいわゆるシングルエンド型の信号線の構成を採用
している。（５）は半導体メモリセル装置である。
従来の多ビット構成の半導体メモリ装置では、ライト
専用データバス（４）は図に示すようにライト専用デー
タバル（４）同士、また、リード専用データバス（３）
はリード専用データバス（３）同士でそれぞれ互いに隣
接するようにレイアウトされているか、若しくはリード
とライトとで同じバスラインを使用しているかのどちら
かであった。
専用データバス（４）は図に示すようにライト専用デー
タバル（４）同士、また、リード専用データバス（３）
はリード専用データバス（３）同士でそれぞれ互いに隣
接するようにレイアウトされているか、若しくはリード
とライトとで同じバスラインを使用しているかのどちら
かであった。
その理由はリードとライトでデータバスを共有した方
が配線の数が減少すること、また、データバスを共有し
ない場合にもリード専用データバス（３）同士、ライト
専用データバス（４）同士を近接してレイアウトして
も、何ら不具合を生じなかったからである。
が配線の数が減少すること、また、データバスを共有し
ない場合にもリード専用データバス（３）同士、ライト
専用データバス（４）同士を近接してレイアウトして
も、何ら不具合を生じなかったからである。
したがって、従来の多ビット構成の半導体メモリ装置
では、リードとライトとのデータバスを共有するか、若
しくは、リード専用データバス（３）同士、ライト専用
データバス（４）同士を近接して、レイアウトしてい
た。
では、リードとライトとのデータバスを共有するか、若
しくは、リード専用データバス（３）同士、ライト専用
データバス（４）同士を近接して、レイアウトしてい
た。
半導体メモリ装置の高集積化が進み、金属線で形成さ
れたデータバス間の距離が短くなってくると、金属線間
の容量は大きくなり、かつ、メモリが高速化されてくる
と、データバス間の容量によるデータの遅延がアクセス
タイムに大きく影響を与えてくる。
れたデータバス間の距離が短くなってくると、金属線間
の容量は大きくなり、かつ、メモリが高速化されてくる
と、データバス間の容量によるデータの遅延がアクセス
タイムに大きく影響を与えてくる。
ところで、従来の半導体メモリ装置におけるライト専
用データバスおよびリード専用データバスは以上のよう
にレイアウトされているので、隣接するデータバスの信
号が同相の変化をする。即ち、例えば、一群のライト専
用データバスは各データバスが各ビットの信号伝達を任
っているので、これら一群のデータバスでの信号レベル
の変化（例えば“H"→“L"または“L"→“H"）は互いに
同時に行われる。この同相の変化をする場合で、特に一
方のデータバスの信号が“H"→“L"に、そして、隣接す
る他方のデータバスの信号が逆に“L"→“H"に変化する
ときは、実質的に、具掛けの容量の２倍に近い容量が存
在するかのような動作となり（ミラー容量）、データバ
スでのデータの遅延時間が大きく増大しアクセスタイム
に大きな影響を与えるという問題点があった。
用データバスおよびリード専用データバスは以上のよう
にレイアウトされているので、隣接するデータバスの信
号が同相の変化をする。即ち、例えば、一群のライト専
用データバスは各データバスが各ビットの信号伝達を任
っているので、これら一群のデータバスでの信号レベル
の変化（例えば“H"→“L"または“L"→“H"）は互いに
同時に行われる。この同相の変化をする場合で、特に一
方のデータバスの信号が“H"→“L"に、そして、隣接す
る他方のデータバスの信号が逆に“L"→“H"に変化する
ときは、実質的に、具掛けの容量の２倍に近い容量が存
在するかのような動作となり（ミラー容量）、データバ
スでのデータの遅延時間が大きく増大しアクセスタイム
に大きな影響を与えるという問題点があった。
この発明は上記のような問題点を解決するためになさ
れたもので、データバス同士の干渉によるミラー容量の
影響を受けない、半導体メモリ装置を得ることを目的と
する。
れたもので、データバス同士の干渉によるミラー容量の
影響を受けない、半導体メモリ装置を得ることを目的と
する。
この発明に係る半導体メモリ装置は、従来リード専用
データバスは、リード専用データバス同士、ライン専用
データバスはライト専用データバス同士、隣接されてレ
イアウトされていたものを、リード専用データバスとラ
イト専用データバスとを交互に（サンドウィッチ状に）
レイアウトしたものである。
データバスは、リード専用データバス同士、ライン専用
データバスはライト専用データバス同士、隣接されてレ
イアウトされていたものを、リード専用データバスとラ
イト専用データバスとを交互に（サンドウィッチ状に）
レイアウトしたものである。
この発明におけるデータバスは、リード専用データバ
スとライト専用データバスを交互に（サンドウィッチ状
に）レイアウトすることにより、データバス金属配線間
のミラー容量を減少させ、半導体メモリ装置を高速化す
る。
スとライト専用データバスを交互に（サンドウィッチ状
に）レイアウトすることにより、データバス金属配線間
のミラー容量を減少させ、半導体メモリ装置を高速化す
る。
以下、この発明の一実施例を図について説明する。第
１図は半導体メモリ装置のパターンレイアウトを示す模
式上面図である。図において、（１）〜（５）は第２図
の従来例に示したものと同等であるので説明を省略す
る。リード専用データバス（３）は、半導体メモリセル
装置（５）の外部から与えられたデータを周辺回路領域
（２）を通してメモリセル領域（１）まで連絡している
ライト専用データバス（４）と１本づつ交互に（サンド
ウィッチ状に）レイアウトされている。
１図は半導体メモリ装置のパターンレイアウトを示す模
式上面図である。図において、（１）〜（５）は第２図
の従来例に示したものと同等であるので説明を省略す
る。リード専用データバス（３）は、半導体メモリセル
装置（５）の外部から与えられたデータを周辺回路領域
（２）を通してメモリセル領域（１）まで連絡している
ライト専用データバス（４）と１本づつ交互に（サンド
ウィッチ状に）レイアウトされている。
次に動作について説明する。
データバスがリード専用データバス（３）とライト専
用データバス（４）とに分離されており、リード専用デ
ータバス（３）とライト専用データバス（４）とがサン
ドウィッチ状にレイアウトされている。金属配線間の間
隔は従来の半導体メモリ装置におけるデータバスと変わ
らないので、金属配線間の見掛けの容量は変わっていな
い。
用データバス（４）とに分離されており、リード専用デ
ータバス（３）とライト専用データバス（４）とがサン
ドウィッチ状にレイアウトされている。金属配線間の間
隔は従来の半導体メモリ装置におけるデータバスと変わ
らないので、金属配線間の見掛けの容量は変わっていな
い。
一般に、並行に並べられている金属線の信号が同相の
変化をするときに限り、実際の金属線間容量より大きな
容量が付いているように働く。これをミラー容量と一般
に呼ぶ。
変化をするときに限り、実際の金属線間容量より大きな
容量が付いているように働く。これをミラー容量と一般
に呼ぶ。
このため、従来の半導体メモリ装置におけるデータバ
スのレイアウトでは、隣接したデータバスの信号が同相
に変化するため、ミラー容量が働き、データバスでの遅
延が大きくなる。
スのレイアウトでは、隣接したデータバスの信号が同相
に変化するため、ミラー容量が働き、データバスでの遅
延が大きくなる。
しかし、この発明における半導体メモリ装置のデータ
バスのレイアウトでは、リード専用データバス（３）の
隣にはライト専用データバス（４）がレイアウトされて
おり、更にライト専用データバス（４）の隣にはリード
専用データバス（３）がレイアウトされている。また、
リード動作とライト動作とは異なる時間帯に実行され、
しかも、両データバス（３）（４）はいずれもシングル
エンド型の信号線を採用しているので、結局、１本の信
号線とこれに隣接する他の１本の信号線との信号が同相
に変化することは確実になくなる訳である。従って、線
間の容量が見掛けの値以上に大きくなって、アクセスタ
イムの遅延を招くという不具合がなくなり、アクセスを
高速化することが可能になる。
バスのレイアウトでは、リード専用データバス（３）の
隣にはライト専用データバス（４）がレイアウトされて
おり、更にライト専用データバス（４）の隣にはリード
専用データバス（３）がレイアウトされている。また、
リード動作とライト動作とは異なる時間帯に実行され、
しかも、両データバス（３）（４）はいずれもシングル
エンド型の信号線を採用しているので、結局、１本の信
号線とこれに隣接する他の１本の信号線との信号が同相
に変化することは確実になくなる訳である。従って、線
間の容量が見掛けの値以上に大きくなって、アクセスタ
イムの遅延を招くという不具合がなくなり、アクセスを
高速化することが可能になる。
以上のようにこの発明によれば、リード専用データバ
スとライト専用データバスを交互に（サンドウィッチ状
に）レイアウトしたので、ミラー容量によるデータバス
での遅延をなくすことができ、半導体メモリ装置を高速
化することができる。
スとライト専用データバスを交互に（サンドウィッチ状
に）レイアウトしたので、ミラー容量によるデータバス
での遅延をなくすことができ、半導体メモリ装置を高速
化することができる。
第１図はこの発明の一実施例による半導体メモリ装置の
パターンレイアウトを示す模式上面図、第２図は従来の
半導体メモリ装置のパターンレイアウトを示す模式上面
図である。 図において、（１）はメモリセル領域、（２）は周辺回
路領域、（３）はリード専用データバス、（４）はライ
ト専用データバス、（５）は半導体メモリセル装置であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
パターンレイアウトを示す模式上面図、第２図は従来の
半導体メモリ装置のパターンレイアウトを示す模式上面
図である。 図において、（１）はメモリセル領域、（２）は周辺回
路領域、（３）はリード専用データバス、（４）はライ
ト専用データバス、（５）は半導体メモリセル装置であ
る。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】多ビット構成をとり、共にシングルエンド
型のライト専用データバスおよびリード専用データバス
を上記ビット数に応じて複数本並行してレイアウトする
半導体メモリ装置において、 上記ライト専用データバスとリード専用データバスとを
それぞれ１本づつ交互にレイアウトしたことを特徴とす
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054311A JP2508245B2 (ja) | 1989-03-07 | 1989-03-07 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054311A JP2508245B2 (ja) | 1989-03-07 | 1989-03-07 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232895A JPH02232895A (ja) | 1990-09-14 |
| JP2508245B2 true JP2508245B2 (ja) | 1996-06-19 |
Family
ID=12967033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1054311A Expired - Fee Related JP2508245B2 (ja) | 1989-03-07 | 1989-03-07 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508245B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07118518B2 (ja) * | 1985-10-04 | 1995-12-18 | 日本電気株式会社 | 半導体メモリ |
| JP2514327B2 (ja) * | 1986-04-23 | 1996-07-10 | 日立超エル・エス・アイエンジニアリング株式会社 | 半導体集積回路装置 |
-
1989
- 1989-03-07 JP JP1054311A patent/JP2508245B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02232895A (ja) | 1990-09-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |