JPS6321279B2 - - Google Patents
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- Publication number
- JPS6321279B2 JPS6321279B2 JP61023777A JP2377786A JPS6321279B2 JP S6321279 B2 JPS6321279 B2 JP S6321279B2 JP 61023777 A JP61023777 A JP 61023777A JP 2377786 A JP2377786 A JP 2377786A JP S6321279 B2 JPS6321279 B2 JP S6321279B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- data lines
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特に、メモリの
周辺回路に関するものである。
周辺回路に関するものである。
従来の1MOSTセルを用いたメモリでは、特開
昭48−73031に記載されるごとく2本のデータ線
にあらわれた差動の信号を検出するためにプリア
ンプ(通常フリツプフロツプ使用)が使われる。
このプリアンプからみて、上記2本のデータ線に
は常に高低といつた反対の電圧があらわれる。ま
たこの2本のデータ線のいずれかのデータ線にの
み入出力データ信号を与える回路が付加されてい
た。
昭48−73031に記載されるごとく2本のデータ線
にあらわれた差動の信号を検出するためにプリア
ンプ(通常フリツプフロツプ使用)が使われる。
このプリアンプからみて、上記2本のデータ線に
は常に高低といつた反対の電圧があらわれる。ま
たこの2本のデータ線のいずれかのデータ線にの
み入出力データ信号を与える回路が付加されてい
た。
また、入力側と出力側を別々に設けた例として
特開昭48−26338号公報がある。
特開昭48−26338号公報がある。
上記従来技術に示される構成である場合、入出
力手段は1つしかなかつた。
力手段は1つしかなかつた。
この為に、入力及び出力をいかに制御しても当
該構成から制限される範囲の動作しかできなかつ
た。
該構成から制限される範囲の動作しかできなかつ
た。
本発明は、上記欠点を解決するものであり、従
来のメモリでは不可能であつた動作を可能とする
ものである。
来のメモリでは不可能であつた動作を可能とする
ものである。
本発明では、1つの半導体メモリに、2つの入
出力手段を設けることにより、従来のメモリでは
不可能であつた一方の手段によつて、データを出
力している時にも、他の手段によりデータを出力
するという動作を可能とした。
出力手段を設けることにより、従来のメモリでは
不可能であつた一方の手段によつて、データを出
力している時にも、他の手段によりデータを出力
するという動作を可能とした。
本発明では、第2図に示すようにランダムに読
み出し及び書き込みのできる手段YDに加えて、
シフトレジスタSRを設ける。したがつて従来通
り選択された1ビツトに対しては、ランダムに読
み出せたり、書きこめたりできる他に、1本のワ
ード線につながる全ビツトに対して、このSRを
通して書きこめたり読み出せたりといつた並列処
理もできる。すなわち1本のワード線が選択され
た場合に、それにつながる全ビツトからの読み出
し信号がSRにとり入れられて、外部に直列にと
り出され、同時に全ビツトの読み出し信号の中の
1ビツトのみYデコーダを通して外部にもデータ
としてとり出せる。またSRとYデコーダの動作
を選択的に行なえば、Yデコーダを通した1ビツ
トのデータと、SRを通した多数ビツトのデータ
のいずれかを選択的にとり出すことも可能であ
る。また書きこみも、SRを用いれば、同一ワー
ド線につながる全ビツトに同時に行なうこともで
きるし、従来通りYデコーダを通してランダムに
1ビツトに対して行なうこともできる。また、ま
たあきらかにこのSRは、1本のワード線がつな
がる全ビツトの検査を同時に行なうための手段に
も使える。
み出し及び書き込みのできる手段YDに加えて、
シフトレジスタSRを設ける。したがつて従来通
り選択された1ビツトに対しては、ランダムに読
み出せたり、書きこめたりできる他に、1本のワ
ード線につながる全ビツトに対して、このSRを
通して書きこめたり読み出せたりといつた並列処
理もできる。すなわち1本のワード線が選択され
た場合に、それにつながる全ビツトからの読み出
し信号がSRにとり入れられて、外部に直列にと
り出され、同時に全ビツトの読み出し信号の中の
1ビツトのみYデコーダを通して外部にもデータ
としてとり出せる。またSRとYデコーダの動作
を選択的に行なえば、Yデコーダを通した1ビツ
トのデータと、SRを通した多数ビツトのデータ
のいずれかを選択的にとり出すことも可能であ
る。また書きこみも、SRを用いれば、同一ワー
ド線につながる全ビツトに同時に行なうこともで
きるし、従来通りYデコーダを通してランダムに
1ビツトに対して行なうこともできる。また、ま
たあきらかにこのSRは、1本のワード線がつな
がる全ビツトの検査を同時に行なうための手段に
も使える。
本実施例では、1対のデータ線の夫々に信号入
出力手段を設けることにより、データ線を有効に
用いることができ、更に電気的平衡を保つことが
可能となる。
出力手段を設けることにより、データ線を有効に
用いることができ、更に電気的平衡を保つことが
可能となる。
電気的平衡は、1対のデータ線それぞれに、入
出力手段が接続されることにより得られている。
出力手段が接続されることにより得られている。
なお、SRとYDプリアンプからみて同じ側のデ
ータ線に配置することも原理的にはできるが、一
般にYD,SRの占有面積が大なためレイアウト上
得策ではない。また電気的に平衡すべき2本のデ
ータ線(たとえばdo,)の平衡度をくずさな
いためにも、YD,SRは、互いに異なつたデータ
線に配置するのがよい。
ータ線に配置することも原理的にはできるが、一
般にYD,SRの占有面積が大なためレイアウト上
得策ではない。また電気的に平衡すべき2本のデ
ータ線(たとえばdo,)の平衡度をくずさな
いためにも、YD,SRは、互いに異なつたデータ
線に配置するのがよい。
以上のように従来の1MOSTセル方式メモリ
に、入出力手段を2つ設ければ、従来のメモリの
特性を失うことなくデータの処理を並列に行うこ
とができるので高性能のメモリが得られる。
に、入出力手段を2つ設ければ、従来のメモリの
特性を失うことなくデータの処理を並列に行うこ
とができるので高性能のメモリが得られる。
なお以上の説明は1MOSTセルを用いた例であ
るが、一般のメモリにも適用できることは明らか
である。
るが、一般のメモリにも適用できることは明らか
である。
第1図:従来の1MOSTセルを用いたメモリ、
第2図:本発明のシフトレジスタを付加したメモ
リ。 YD:デコーダ、Wi,Wj:ワード線、M:セ
ル、PA0〜PA3:プリアンプ、do,:データ
線、Di,Do:それぞれデータ入力、データ出力、
SR:シフトレジスタ。
第2図:本発明のシフトレジスタを付加したメモ
リ。 YD:デコーダ、Wi,Wj:ワード線、M:セ
ル、PA0〜PA3:プリアンプ、do,:データ
線、Di,Do:それぞれデータ入力、データ出力、
SR:シフトレジスタ。
Claims (1)
- 【特許請求の範囲】 1 複数のワード線と、複数のデータ線と、上記
ワード線と上記データ線の交点に設けられた複数
のメモリセルと、上記データ線に接続されたプリ
アンプと、 上記メモリセルの信号の読み出し及び、書き込
みを行うことにより入出力動作を行う第1の手段
と、 上記メモリセルの信号を並列に読み出し順次出
力すること及び上記メモリセルへの信号を順次読
み込み並列に書込むことの少なくともいずれかを
なすことにより、出力若しくは入力動作を行う第
2の手段とを有する半導体メモリにおいて、 上記メモリセルは1MOSTセルからなり、か
つ、上記第1及び第2の手段は互いに独立に動作
しうることを特徴とする半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61023777A JPS61180991A (ja) | 1986-02-07 | 1986-02-07 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61023777A JPS61180991A (ja) | 1986-02-07 | 1986-02-07 | 半導体メモリ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59070847A Division JPS605496A (ja) | 1984-04-11 | 1984-04-11 | 半導体メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61180991A JPS61180991A (ja) | 1986-08-13 |
JPS6321279B2 true JPS6321279B2 (ja) | 1988-05-06 |
Family
ID=12119765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61023777A Granted JPS61180991A (ja) | 1986-02-07 | 1986-02-07 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61180991A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0220335A (ja) * | 1988-05-20 | 1990-01-23 | Beckett Ind Inc | マイクロ波加熱材 |
JPH0676061U (ja) * | 1993-03-30 | 1994-10-25 | 雪印乳業株式会社 | 食品容器 |
CN1065498C (zh) * | 1995-06-09 | 2001-05-09 | 原弘 | 保持信息记录载体用的保管夹 |
-
1986
- 1986-02-07 JP JP61023777A patent/JPS61180991A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0220335A (ja) * | 1988-05-20 | 1990-01-23 | Beckett Ind Inc | マイクロ波加熱材 |
JPH0676061U (ja) * | 1993-03-30 | 1994-10-25 | 雪印乳業株式会社 | 食品容器 |
CN1065498C (zh) * | 1995-06-09 | 2001-05-09 | 原弘 | 保持信息记录载体用的保管夹 |
Also Published As
Publication number | Publication date |
---|---|
JPS61180991A (ja) | 1986-08-13 |
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