JPH07111448A - インタフェース回路及びこれを具える電圧上昇回路 - Google Patents
インタフェース回路及びこれを具える電圧上昇回路Info
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- JPH07111448A JPH07111448A JP6149456A JP14945694A JPH07111448A JP H07111448 A JPH07111448 A JP H07111448A JP 6149456 A JP6149456 A JP 6149456A JP 14945694 A JP14945694 A JP 14945694A JP H07111448 A JPH07111448 A JP H07111448A
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Abstract
し、効率を改善する。 【構成】 第3分岐の第1トランジスタP5の第2主電
極が出力端Sを構成し、第3分岐のトランジスタP5,
N6の寸法は第2分岐のトランジスタP3,N4よりも
大きく、第1及び第2インバータINV1,INV2の
応答時間が、第3分岐の第1及び第2トランジスタP
5,N6が決して同じ瞬時にオン状態とならないように
選択されている。インターフェース回路の第3分岐の第
1及び第2トランジスタP5,N6は決して同じ瞬時に
オン状態とならない為、回路の効率を著しく低下させる
ことなくこれらトランジスタの寸法を大きくすることが
できる。この場合、第2分岐の第1及び第2トランジス
タP3,N4の寸法を小さくすることができる為、これ
らトランジスタによる短絡によってはほんのわずかなス
パイク電流を生ぜしめるにすぎない。
Description
1端子に得られる基準レベルと第1電圧レベルとの間で
変化する入力信号により始動され、この基準レベルと第
2端子に得られる第2電圧レベルとの間で変化する出力
信号を生じ、この出力信号が入力信号よりも大きい又は
入力信号に等しい値をたどるようにするインタフェース
回路であって、 −第1及び第2分岐であって、各分岐が互いに相補を成
す第1トランジスタ及び第2トランジスタを有し、これ
らはトランジスタの各々が第1及び第2主電極と制御電
極とを有し、第1トランジスタの第1主電極−第2主電
極間通路と第2トランジスタの第2主電極−第1主電極
間通路とが前記の端子間に直列に配置され、第1及び第
2分岐の第1トランジスタの制御電極が第2及び第1分
岐の第1トランジスタの第2主電極にそれぞれ接続され
ている当該第1及び第2分岐と、 −第1インバータモジュールであって、その入力端がイ
ンタフェース回路の入力端と第1分岐の第2トランジス
タの制御電極とに接続され、第1インバータモジュール
の出力端が第2分岐の第2トランジスタの制御電極に接
続されている当該第1インバータモジュールとを具えて
いるインタフェース回路に関するものである。
電源電圧を有する回路と高電源電圧を有する回路とのイ
ンタフェース機能を達成する電圧上昇回路に用いられて
いる。
タを充電するインタフェース回路は欧州特許出願第03
42581号明細書に開示されている。インタフェース
回路の入力信号が例えば高レベルから低レベルに変化す
る場合の過渡状態では、第2分岐の第1及び第2トラン
ジスタの双方が短時間の間オン状態になる。この短時間
の短絡によりスパイク電流を生ぜしめ、このスパイク電
流はこれら2つのトランジスタの寸法が大きくなればな
る程大きくなる。
に20mA程度のサージ電流に耐える必要のあるマイク
ロチップカード読取装置のインタフェース回路の場合、
前記のトランジスタの寸法を大きくする必要があり、従
って電圧上昇回路の全体の効率を可成り低下させる。本
発明の目的は、この欠点を解消した小型の高電流インタ
フェース回路を提供せんとするにあ。
され、第1端子に得られる基準レベルと第1電圧レベル
との間で変化する入力信号により始動され、この基準レ
ベルと第2端子に得られる第2電圧レベルとの間で変化
する出力信号を生じ、この出力信号が入力信号よりも大
きい又は入力信号に等しい値をたどるようにするインタ
フェース回路であって、 −第1及び第2分岐であって、各分岐が互いに相補を成
す第1トランジスタ及び第2トランジスタを有し、これ
らトランジスタの各々が第1及び第2主電極と制御電極
とを有し、第1トランジスタの第1主電極−第2主電極
間通路と第2トランジスタの第2主電極−第1主電極間
通路とが前記の端子間に直列に配置され、第1及び第2
分岐の第1トランジスタの制御電極が第2及び第1分岐
の第1トランジスタの第2主電極にそれぞれ接続されて
いる当該第1及び第2分岐と、 −第1インバータモジュールであって、その入力端がイ
ンタフェース回路の入力端と第1分岐の第2トランジス
タの制御電極とに接続され、第1インバータモジュール
の出力端が第2分岐の第2トランジスタの制御電極に接
続されている当該第1インバータモジュールとを具えて
いるインタフェース回路において、 −互いに相補を成す第1トランジスタ及び第2トランジ
スタを有する第3分岐であって、これらトランジスタの
寸法は第2分岐のトランジスタの寸法に比べて大きく、
第3分岐の第1トランジスタの第1主電極−第2主電極
間通路と第3分岐の第2トランジスタの第2主電極−第
1主電極間通路とが前記の端子間に直列に配置され、第
3分岐の第1トランジスタの第2主電極がインタフェー
ス回路の出力端を構成し、第3分岐の第1トランジスタ
の制御電極が第2分岐の第1トランジスタの制御電極に
接続されている当該第3分岐と、 −第2インバータモジュールであって、その入力端がイ
ンタフェース回路の入力端に接続さ、第2インバータモ
ジュールの出力端が第3分岐の第2トランジスタの制御
電極に接続されている当該第2インバータモジュールと
を具え、第1及び第2インバータモジュールの応答時間
が、第3分岐の第1及び第2トランジスタが決して同じ
瞬時にオン状態とならないように選択されていることを
特徴とする。
第2トランジスタは決して同じ瞬時にオン状態とならな
い為、回路の効率を著しく低下させることなくこれらト
ランジスタの寸法を大きくすることができる。この場
合、第2分岐の第1及び第2トランジスタの寸法を小さ
くすることができる為、これらトランジスタによる短絡
によってはほんのわずかなスパイク電流を生ぜしめるに
すぎない。
ース回路を有する電圧上昇回路にも関するものであり、
前記の第1トランジスタと同じ極性でブレーカスイッチ
を構成するトランジスタの制御電極を制御するインタフ
ェース回路が設けられ、このトランジスタの第1主電極
が第1及び第2電圧レベル間で変化する信号を生じる第
3端子に接続され、このトランジスタの第2主電極が第
2端子に接続されていることを特徴とする。
おいて、第1トランジスタはPチャネルMOSFET及
び第2トランジスタはNチャネルMOSFETであるも
のとする。従って、第1主電極、第2主電極及び制御電
極はそれぞれこれらトランジスタのソース、ドレイン及
びゲートである。図面では、Pチャネルトランジスタを
文字Pの後にトランジスタの参照番号を付したもので示
し、同様に、Nチャネルトランジスタを文字Nの後にト
ランジスタの参照番号を付したもので示してある。
インタフェース回路は第1Nチャネルトランジスタ及び
第2Pチャネルトランジスタを以って構成しうる。図1
に示す従来のインタフェース回路は、PチャネルMOS
トランジスタP1及びNチャネルMOSトランジスタN
2を有する分岐と、PチャネルMOSトランジスタP3
及びNチャネルMOSトランジスタN4を有する分岐と
の2つの分岐を具えている。トランジスタP1及びP3
のソースは電圧V2を生じる端子Q2に接続され、これ
らのドレインはトランジスタN2及びN4のドレインに
それぞれ接続されている。トランジスタN2及びN4の
ソースは基準電圧VRを生じる端子QRに接続され、こ
れらのゲートはトランジスタN2の場合直接、トランジ
スタN4の場合インバータモジュールINV1を介して
入力信号端子Eに接続されている。トランジスタP3の
ゲートはトランジスタP1のドレインに接続され、トラ
ンジスタP1のゲートはインタフェース回路の出力端S
を構成するトランジスタP3のドレインに接続されてい
る。
場合の)第1定常状態中トランジスタN4が遮断しトラ
ンジスタN2が導通し、これにより基準電圧VRに近い
レベルをトランジスタP3のゲートに印加し、従ってこ
のトランジスタP3も導通する。従って、出力端Sにお
ける出力信号のレベルは殆どV2に等しくなり、トラン
ジスタP1は遮断される。入力信号が電圧レベルV1か
ら基準電圧レベルVRに変化することにより得られる過
渡状態中トランジスタP3及びN4の双方が導通する。
この短期間の短絡により回路の出力端Sに以下のスパイ
ク電流が生ぜしめられる。
及びN4の導通時のドレイン−ソース間抵抗の値であ
る。これらの値は Rds=〔L/(W・μ・C0 )〕・(Vgs−Vs )-1 に等しい。ここに、Lはチャネルの長さであり、Wはチ
ャネルの幅であり、μは電荷キャリアの移動度であり、
C0 は単位表面積当りのトランジスタのゲート−基板間
容量であり、Vgsはゲート−ソース間電圧であり、Vs
はトランジスタのしきい値電圧である。従って、これら
の抵抗の値が小さくなればなる程、すなわちトランジス
タP3及びN4の寸法が大きくなればなる程このスパイ
ク電流は大きくなる。
及びN4の寸法は大きくする必要がある。従って、この
ようなインタフェース回路を用いることにより全体の効
率を低下させる。
に対し得られる効率を改善しうる本発明によるインタフ
ェース回路の一実施例を示す。図2による本発明インタ
フェース回路は図1に示す素子に加えて、PチャネルM
OSトランジスタP5とNチャネルMOSトランジスタ
N6とを有する第3分岐を具えている。トランジスタP
5のソースは端子Q2に接続され、ゲートはトランジス
タP3のゲートに接続され、ドレインはトランジスタN
6のドレインに接続されている。トランジスタN6のソ
ースは端子QRに接続され、ゲートはインバータモジュ
ールINV2を経て入力端子Eに接続されている。この
場合、この回路の出力端子はトランジスタP5及びN6
のドレインを以って構成する。
2は、トランジスタP5及びN6が決して同じ瞬時にオ
ンとならないように構成されている。従って、これらト
ランジスタの寸法が大きくなることにより全体の効率に
は何の影響も及ぼさない。その理由は、この回路の第3
分岐にスパイク電流が生じない為である。
VRに低下すると、トランジスタN2及びP5がオン状
態から遮断状態に変化し、一方トランジスタN4及びP
6が遮断状態からオン状態に変化する。トランジスタP
5及びN6が同じ時間にオンとならないようにするため
には、トランジスタP5がもはやオン状態でなくなった
際にのみトランジスタN6がオン状態に切換わるように
する必要がある。すなわち、インバータモジュールIN
V1が入力信号の低下に対しインバータモジュールIN
V2よりも高速に動作するようにする必要がある。これ
とは逆に、入力信号が基準レベルVRから電圧レベルV
1に上昇した場合、トランジスタN6がもはやオン状態
でなくなった際にのみトランジスタP5をオン状態に切
換える必要がある。すなわち、インバータモジュールI
NV2を入力信号の上昇に対しインバータモジュールI
NV1よりも高速に動作させる必要がある。
に、各インバータモジュールを互いに相補を成す2つの
トランジスタP10及びN11によりCMOS技術で形
成し、これらトランジスタのドレインを互いに接続して
インバータモジュールの出力端Yを構成し、これらトラ
ンジスタのゲートをインバータモジュールの入力端Xに
接続し、トランジスタP10のソースを端子Q2に接続
し、トランジスタN11のソースを端子QRに接続す
る。又、各トランジスタの寸法は上述した応答時間を得
るようにする。
含む電圧上昇回路の一例を示す基本回路図である。この
回路は、4つのブレーカスイッチIT1,IT2,IT
3及びIT4と、2つのキャパシタC1及びC2とを有
する。キャパシタC1の第1端子はブレーカスイッチI
T3を経てノードB2に接続されているとともにブレー
カスイッチIT2を経て接地されている。キャパシタC
1の第2端子Q3はブレーカスイッチIT1を経てノー
ドB1に接続されているとともに、PチャネルMOSト
ランジスタを用いて構成されたブレーカスイッチIT4
を経て端子Q2に接続されている。トランジスタIT4
のゲートは図2に示すようなインタフェース回路の出力
端Sに接続され、このインタフェース回路の端子QRは
接地する。端子Q2はキャパシタC2を経て接地されて
いる。
びB2に得られる電圧V1から出発して2・V1に等し
い電圧V2を端子Q2に得るようにすることができる。
このようにするために、まず最初、ブレーカスイッチI
T1及びIT2を閉じることによりキャパシタC1を電
圧V1で充電する。次に、キャパシタC2を電圧2・V
1で充電するためにはブレーカスイッチIT3及びIT
4を閉じ、キャパシタC1の基準電位を電圧V1にす
る。電圧V2=2・V1が端子Q3に得られると、トラ
ンジスタIT4をオンにしてキャパシタC2を充電する
必要がある。従って、このトランジスタIT4のゲート
に電圧V2に比べて低レベルの信号を供給する必要があ
る。この信号は、電圧信号VRが入力端に供給されてい
る図2のインタフェース回路によりトランジスタIT4
のゲートに供給される。これとは逆に、ブレーカスイッ
チIT4を閉じるためには、電圧信号V2をトランジス
タIT4のゲートに供給する。この信号は、レベルV1
の信号が供給されているインタフェース回路によりブレ
ーカスイッチIT4のゲートに供給される。
インタフェース回路の場合、キャパシタC2が高電流放
電に耐えるようにする必要がある。従って、ブレーカス
イッチIT4の寸法を大きくし、そのゲート−基板間容
量を可成り大きくする。従って、第3分岐の2つのトラ
ンジスタP5及びN6の寸法をも大きくしうる。
ェース回路に対するこのような電圧上昇回路の実際の構
成例で入力信号の周波数を2MHzに等しくした場合、
使用するチャネル幅/チャネル長の比(W/L)は以下
の通りである。 トランジスタP1 :W/L=100/2 トランジスタN2 :W/L=100/2 トランジスタP3 :W/L= 30/2 トランジスタN4 :W/L= 20/2 トランジスタP5 :W/L= 1500/2 トランジスタN6 :W/L= 1000/2 トランジスタIT4:W/L= 10000/2 インバータINV1→トランジスタP10:W/L=30/2 →トランジスタN11:W/L=6/2 インバータINV2→トランジスタP10:W/L=30/2 →トランジスタN11:W/L=50/2
ンタフェース回路は過渡状態でほんの数百マイクロアン
ペア消費するだけであり、一方従来のインタフェース回
路は数百ミリアンペア消費した。従って、図4に示す電
圧上昇回路の効率を72%から85%に高めることがで
きる。本発明は上述した実施例に限定されず、幾多の変
更を加えうること勿論である。
る。
示す回路図である。
ールを示す回路図である。
昇回路の一例を示す基本回路図である。
Claims (5)
- 【請求項1】 入力端(E) に供給され、第1端子(Q
R)に得られる基準レベル(VR)と第1電圧レベル
(V1)との間で変化する入力信号により始動され、こ
の基準レベル(VR)と第2端子(Q2)に得られる第
2電圧レベル(V2)との間で変化する出力信号を生
じ、この出力信号が入力信号よりも大きい又は入力信号
に等しい値をたどるようにするインタフェース回路であ
って、 −第1及び第2分岐であって、各分岐が互いに相補を成
す第1トランジスタ(P1,P3)及び第2トランジス
タ(N2,N4)を有し、これらトランジスタの各々が
第1及び第2主電極と制御電極とを有し、第1トランジ
スタの第1主電極−第2主電極間通路と第2トランジス
タの第2主電極−第1主電極間通路とが前記の端子(Q
2,QR)間に直列に配置され、第1及び第2分岐の第
1トランジスタ(P1,P3)の制御電極が第2及び第
1分岐の第1トランジスタ(P3,P1)の第2主電極
にそれぞれ接続されている当該第1及び第2分岐と、 −第1インバータモジュール(INV1)であって、そ
の入力端がインタフェース回路の入力端(E)と第1分
岐の第2トランジスタ(N2)の制御電極とに接続さ
れ、第1インバータモジュールの出力端が第2分岐の第
2トランジスタ(N4)の制御電極に接続されている当
該第1インバータモジュール(INV1)とを具えてい
るインタフェース回路において、 −互いに相補を成す第1トランジスタ(P5)及び第2
トランジスタ(N6)を有する第3分岐であって、これ
らトランジスタの寸法は第2分岐のトランジスタの寸法
に比べて大きく、第3分岐の第1トランジスタの第1主
電極−第2主電極間通路と第3分岐の第2トランジスタ
の第2主電極−第1主電極間通路とが前記の端子(Q
2,QR)間に直列に配置され、第3分岐の第1トラン
ジスタの第2主電極がインタフェース回路の出力端
(S)を構成し、第3分岐の第1トランジスタの制御電
極が第2分岐の第1トランジスタ(P3)の制御電極に
接続されている当該第3分岐と、 −第2インバータモジュール(INV2)であって、そ
の入力端がインタフェース回路の入力端(E)に接続
さ、第2インバータモジュールの出力端が第3分岐の第
2トランジスタ(N6)の制御電極に接続されている当
該第2インバータモジュール(INV2)とを具え、第
1及び第2インバータモジュール(INV1,INV
2)の応答時間が、第3分岐の第1及び第2トランジス
タ(P5,N6)が決して同じ瞬時にオン状態とならな
いように選択されていることを特徴とするインタフェー
ス回路。 - 【請求項2】 請求項1に記載のインタフェース回路に
おいて、前記のトランジスタ(P1,P3,P5,N
2,N4,N6)がMOS電界効果トランジスタである
ことを特徴とするインタフェース回路。 - 【請求項3】 請求項1又は2に記載のインタフェース
回路において、各インバータモジュール(INV1,I
NV2)が互いに相補を成す2つのトランジスタを有
し、これらトランジスタの寸法はインタフェース回路の
入力端(E)に得られる入力信号が第1電圧レベル(V
1)から基準レベル(VR)に変化する際に第1インバ
ータモジュール(INV1)の応答が第2インバータモ
ジュール(INV2)の応答よりも早く、前記入力信号
が基準レベル(VR)から第1電圧レベル(V1)に変
化する際に第1インバータモジュールの応答が第2イン
バータモジュールの応答よりも遅くなるような寸法とな
っていることを特徴とするインタフェース回路。 - 【請求項4】 請求項1〜3のいずれか一項に記載の少
なくとも1つのインタフェース回路を具えることを特徴
とする電圧上昇回路。 - 【請求項5】 請求項4に記載の電圧上昇回路におい
て、前記の第1トランジスタと同じ極性でブレーカスイ
ッチを構成するトランジスタ(IT4)の制御電極を制
御するインタフェース回路が設けられ、このトランジス
タ(IT4)の第1主電極が第1及び第2電圧レベル
(V1,V2)間で変化する信号を生じる第3端子(Q
3)に接続され、このトランジスタ(IT4)の第2主
電極が第2端子(Q2)に接続されていることを特徴と
する電圧上昇回路。
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