JP3125764B2 - 論理回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路に関する
もので、特にその入力信号のノイズの低減に関するもの
である。

【０００２】

【従来の技術】従来より、高速動作が可能なＣＭＯＳ回
路として、ダイナミックＣＭＯＳ回路が知られている。
図２は、従来のダイナミックＣＭＯＳ回路の例を示す回
路図である。図示するように、このダイナミックＣＭＯ
Ｓ回路は、ｐチャネルＭＯＳ型電界効果トランジスタ
（以下、ＰＭＯＳトランジスタという）Ｐ０と、ｎチャ
ネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳト
ランジスタという）Ｎ０、Ｎ１と、インバータＩＶ１と
を備える。

【０００３】このダイナミックＣＭＯＳ回路において、
クロック入力端子ＣＬＫから入力されるクロック信号が
Ｈ（ハイ）レベルのとき、ＰＭＯＳトランジスタＰ０と
ＮＭＯＳトランジスタＮ０とは、いずれもＯＮ状態とな
る。このとき、入力端子ＩＮからＮＭＯＳトランジスタ
Ｎ１のゲートに入力される入力信号入力信号がＨレベル
であると、ＮＭＯＳトランジスタＮ１がＯＮ状態になる
ことにより、ダイナミックノードＡに蓄積された電荷が
グラウンドに放出され、インバータＩＶ１を介して出力
端子ＯＵＴから出力される出力信号は、Ｈレベルとな
る。

【０００４】一方、がＬ（ロー）レベルであると、ＮＭ
ＯＳトランジスタＮ１がＯＦＦ状態となることにより、
ダイナミックノードＡに電荷が蓄積され、インバータＩ
Ｖ１を介して出力端子ＯＵＴから出力される出力信号
は、Ｌレベルとなる。ここで、入力端子ＩＮからの入力
信号にノイズが混入すると、そのノイズレベルによって
ＮＭＯＳトランジスタＮ１がＯＮ状態となってしまう。
このため、ダイナミックノードＡに蓄積されていた電荷
がＯＮ状態のＮＭＯＳトランジスタＮ１、Ｎ０を介して
グラウンドに放出され、ダイナミックノードＡの電位レ
ベルが低下する。この電位レベルがインバータＩＶ１の
スレショナルドレベルを越えると、出力端子ＯＵＴから
出力される出力信号は、ＬレベルからＨレベルに変化し
てしまう。

【０００５】

【発明が解決しようとする課題】ところで、スタティッ
クＣＭＯＳ回路では、ＰＭＯＳトランジスタとＮＭＯＳ
トランジスタとの２つで入力信号を受けるため、出力信
号のスレショナルドレベルは、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタとのバランスによって決定され
る。これに対して、上記のダイナミックＣＭＯＳ回路で
は、ＮＭＯＳトランジスタのみで入力信号を受けている
ため、ＮＭＯＳトランジスタのスレショナルドレベルが
回路全体のスレショナルドレベルとなる（ＰＭＯＳトラ
ンジスタのみで入力信号を受けるものも同様）。従っ
て、従来、ダイナミックＣＭＯＳ回路は、入力信号にノ
イズが混入したときに、誤動作を引き起こし易いという
問題点があった。

【０００６】このような入力信号へのノイズ混入による
誤動作を防止するため、特開平１０−１１２６４６号公
報に記載の半導体論理回路が提案されている。この半導
体論理回路では、図３に示すように、回路ＮＢＬの反転
論理を出力する回路／ＮＢＬを設け、回路ＮＢＬの出力
に回路／ＮＢＬの出力で制御されるフィードバックトラ
ンジスタＭＰ１３、ＭＰ３を設けている。

【０００７】しかしながら、この半導体論理回路では、
ノイズによる出力信号ＯＵＴの発生そのものは許容して
いるもので、出力信号ＯＵＴは、入力信号に混入したノ
イズが消えるまでは正常なレベルに戻すことができなか
った。また、論理を反転させた回路／ＮＢＬやフィード
バックトランジスタＭＰ１３、ＭＰ３などを設けなけれ
ばならないため、このような誤動作防止回路を設けない
場合に比べて、半導体チップ上での面積が２倍以上必要
になるという問題点もあった。

【０００８】本発明は、上記従来技術の問題点を解消す
るためになされたものであり、簡易な回路を付加するこ
とで、論理回路のノイズマージンを大きくすることを目
的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の論理回路は、電流路の一端が電源に接続さ
れ、他端が接地されており、制御端子に供給された信号
電圧のレベルによって導通状態または非導通状態にされ
る第１のトランジスタを備え、該第１のトランジスタの
状態に従って、前記電源から所定のノードに電荷を蓄積
させ、または所定のノードに蓄積された電荷を放出させ
る論理回路であって、前記制御端子に供給する信号電圧
を入力する入力端子と、前記入力端子と前記第１のトラ
ンジスタの制御端子との間の信号線に電流路の一端が接
続され、他端が接地されており、前記制御端子に供給さ
れている信号電圧のレベルに応じて導通状態または非導
通状態にされるアクティブ素子とを備えることを特徴と
する。

【００１０】上記論理回路では、入力端子から入力され
た信号電圧がローレベルとなっている状態でノイズが混
入し、瞬間的にハイレベルとなった場合に、アクティブ
素子が導通状態となっていると、入力された信号電圧に
よる電荷が該アクティブ素子を介して放電されることに
より、第１のトランジスタの制御端子に供給される信号
電圧をローレベルとしておくことができる。これによ
り、入力信号へのノイズの混入の影響を、低減させるこ
とができる。

【００１１】上記論理回路は、クロック信号を入力する
クロック入力端子と、電流路の一端が前記電源に接続さ
れ、他端が前記第１のトランジスタの電流路の一端に接
続されて、前記第１のトランジスタの電流路の一端を前
記電源に接続させ、かつ制御端子に前記クロック入力端
子から入力されたクロック信号が供給される第２のトラ
ンジスタと、電流路の一端が前記第１のトランジスタの
電流路の他端に接続され、他端が接地されて、前記第１
のトランジスタの電流路の他端を接地させ、かつ制御端
子に前記クロック入力端子から入力されたクロック信号
が供給される第３のトランジスタとをさらに備えるもの
とすることができる。この場合、前記所定のノードは、
前記第１のトランジスタの電流路の一端と前記第２のト
ランジスタの電流路の他端とを接続する信号線上にある
こととなり、前記第２、第３のトランジスタは、前記ク
ロック信号のレベルに応じていずれか一方が導通状態と
なり、他方が非導通状態となるように設定する。

【００１２】この場合、第２、第３のトランジスタが実
質的なＣＭＯＳ構造を構成し、クロック信号のレベルが
ハイまたはローのいずれかの間は、所定のノードに電荷
が蓄積されるダイナミック回路が構成される。このよう
なダイナミック回路は、入力信号が極性の異なる２つの
トランジスタの制御端子に供給されるスタティック回路
よりもノイズの影響を受けやすいので、本発明が特に有
効なものとなる。

【００１３】上記論理回路において、前記アクティブ素
子は、前記信号電圧によって前記信号線に与えられる電
荷のすべてを電流路の他端から放出させずに、前記第１
のトランジスタの制御端子に供給する信号電圧のレベル
を、徐々に前記入力端子に供給された信号電圧のレベル
までするように、導通状態の抵抗値が設定されているこ
とを好適とする。

【００１４】上記論理回路において、前記アクティブ素
子は、例えば、ドレインが前記信号線に接続され、ソー
スが接地されているｎチャネル型電界効果トランジスタ
によって構成されたものとすることができる。この場
合、上記論理回路は、前記アクティブ素子のドレインと
前記トランジスタの制御端子との間の信号線上の信号電
圧のレベルを反転し、前記ｎチャネル型電界効果トラン
ジスタのゲートに供給するインバータ回路をさらに備え
るものとすることができる。

【００１５】なお、上記論理回路は、前記第１のトラン
ジスタが複数あり、それぞれのトランジスタに対応する
入力端子からそれぞれ制御端子に信号電圧が供給される
ものとしてもよい。この場合、前記アクティブ素子（ｎ
チャネル型電界効果トランジスタ）及び／またはインバ
ータ回路は、各第１のトランジスタに対応して設ければ
よい。なお、複数の第１のトランジスタは、直列及び並
列のいずれの接続形態をとるものでもよい。

【００１６】

【発明の実施の形態】以下、添付図面を参照して、本発
明の実施の形態について説明する。

【００１７】図１は、この実施の形態にかかるダイナミ
ックＣＭＯＳ回路の構成を示す回路図である。図示する
ように、このダイナミックＣＭＯＳ回路は、ｐチャネル
ＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトラン
ジスタというＰ０、ｎチャネルＭＯＳ型電界効果トラン
ジスタ（以下、ＮＭＯＳトランジスタという）Ｎ０、Ｎ
１、及びインバータＩＶ１に加えて、ノイズ低減用のＮ
ＭＯＳトランジスタＮ２と、それを制御するためのイン
バータＩＶ２とを備えている。

【００１８】ＰＭＯＳトランジスタＰ０は、ゲートがク
ロック入力端子ＣＬＫに接続されており、クロック入力
端子ＣＬＫから入力されたクロック信号がＨ（ハイ）レ
ベル（例えば、５Ｖ）のときにＯＦＦ状態（非導通状
態）となり、Ｌ（ロー）レベル（例えば、０Ｖ）のとき
にＯＮ状態（導通状態）となる。ＮＭＯＳトランジスタ
Ｎ０は、ゲートがクロック入力端子ＣＬＫに接続されて
おり、クロック入力端子ＣＬＫから入力されたクロック
信号がＨレベルのときにＯＮ状態となり、Ｌレベルのと
きにＯＦＦ状態となる。

【００１９】インバータＩＶ２は、入力端子ＩＮからの
入力信号のレベルを反転して出力し、ＮＭＯＳトランジ
スタＮ２のゲートに供給する。ＮＭＯＳトランジスタＮ
２は、インバータＩＶ２の出力信号がＨレベルのときに
ＯＮ状態となり、ＬレベルのときにＯＦＦ状態となる。
ＮＭＯＳトランジスタＮ２のドレインは、入力端子ＩＮ
とＮＭＯＳトランジスタＮ１との間の信号線に接続され
ており、ソースは接地されている。

【００２０】ＮＭＯＳトランジスタＮ１は、ゲートが入
力端子ＩＮからの接続線に接続されている。もっとも、
入力端子ＩＮとＮＭＯＳトランジスタＮ１のゲートとの
間の接続線には、ＮＭＯＳトランジスタＮ２のソースと
インバータＩＶ２の入力端子とが接続されている。ＮＭ
ＯＳトランジスタＮ１は、この接続線を介して入力端子
ＩＮから入力された入力信号がＨレベルのときにＯＮ状
態となり、ＬレベルのときにＯＦＦ状態となる。

【００２１】また、ＰＭＯＳトランジスタＰ０のドレイ
ンは、電圧源に接続されており、ソースはＮＭＯＳトラ
ンジスタＮ１のドレインに接続されている。ＮＭＯＳト
ランジスタＮ１のソースは、ＮＭＯＳトランジスタＮ０
のドレインに接続されている。また、ＮＭＯＳトランジ
スタＮ１のソースは、接地されている。

【００２２】インバータＩＶ１は、ＰＭＯＳトランジス
タＰ０とＮＭＯＳトランジスタＮ１との間の接続線（ダ
イナミックノードＡ）の信号レベルを反転して、出力端
子ＯＵＴに出力する。

【００２３】なお、ＮＭＯＳトランジスタＮ２のオン抵
抗は、入力端子ＩＮに入力された入力信号がＬレベルか
らＨレベルに変化したとき（変化時においてＮＭＯＳト
ランジスタＮ２はＯＮ状態）、入力端子ＩＮからＮＭＯ
ＳトランジスタＮ２を介して実質的にすべての電荷がグ
ラウンドに放出されることが内容に、適度な大きさに設
定されている。一方、ＰＭＯＳトランジスタＰ０、ＮＭ
ＯＳトランジスタＮ０、Ｎ１のオン抵抗は、十分に小さ
い値に設定されている。

【００２４】以下、この実施の形態にかかるダイナミッ
クＣＭＯＳ回路の動作について、説明する。以下では、
クロック信号のレベルと入力信号のレベルとがどのよう
な状態になっているかに従って、場合分けをして説明す
る。

【００２５】（１）クロック信号がＬレベルで、入力信
号がＬレベルのとき クロック信号入力端子ＣＬＫからのクロック信号がＬレ
ベルであると、ＰＭＯＳトランジスタＰ０はＯＮ状態と
なり、ＮＭＯＳトランジスタＮ０はＯＦＦ状態となる。
この状態で、入力端子ＩＮからの入力信号がＬレベルで
あると、ＮＭＯＳトランジスタＮ１は、ＯＦＦ状態とな
る。これにより、電圧源からＰＭＯＳトランジスタＰ０
を介してダイナミックノードＡに電荷が蓄積され、ダイ
ナミックノードＡがＨレベルとなる。これがインバータ
ＩＶ１によって反転され、出力端子ＯＵＴから出力され
る出力信号は、Ｌレベルとなる。

【００２６】この状態で、入力端子ＩＮから入力される
入力信号にノイズが混入し、入力信号が瞬間的にＨレベ
ルとなった場合には、信号の伝播遅延により未だＯＮ状
態となっているＮＭＯＳトランジスタＮ２を介して、か
なりの量の電荷がグラウンドに放出される。このため、
ＮＭＯＳトランジスタＮ１のゲートに入力する信号がＨ
レベルになるまでには、ある程度の時間を要する。とこ
ろが通常は、ＮＭＯＳトランジスタＮ１のゲートへの入
力信号がＨレベルに達するよりも先に、ノイズは消失し
て、入力端子ＩＮから入力される入力信号がＬレベルに
戻る。従って、ＮＭＯＳトランジスタＮ１は、ノイズが
混入しても入力信号が瞬間的にＨレベルとなってもＯＦ
Ｆ状態を保つことができる。もっとも、この場合は、Ｎ
ＭＯＳトランジスタＮ１がＯＮ状態となっても、ＮＭＯ
ＳトランジスタＮ０がＯＦＦレベルとなっているため、
ダイナミックノードＡに蓄積されている電荷がグラウン
ドに放出されることはない。

【００２７】（２）クロック信号がＬレベルで、入力信
号がＨレベルのとき クロック信号入力端子ＣＬＫからのクロック信号がＬレ
ベルであると、ＰＭＯＳトランジスタＰ０はＯＮ状態と
なり、ＮＭＯＳトランジスタＮ０はＯＦＦ状態となる。
この状態で、入力端子ＩＮからの入力信号がＨレベルで
あると、ＮＭＯＳトランジスタＮ１は、ＯＮ状態とな
る。このとき、ＯＦＦ状態のＮＭＯＳトランジスタＮ０
により、ダイナミックノードＡに蓄積されている電荷が
グラウンドに放出されることはなく、ダイナミックノー
ドＡはＨレベルとなる。これがインバータＩＶ１によっ
て反転され、出力端子ＯＵＴから出力される出力信号
は、Ｌレベルとなる。

【００２８】この状態で、入力端子ＩＮから入力される
入力信号にノイズが混入し、入力信号のレベルが瞬間的
にＬレベルとなった場合には、ＮＭＯＳトランジスタＮ
１は瞬間的にＯＦＦ状態となる。この場合も、ダイナミ
ックノードＡに蓄積されている電荷がグラウンドに放出
されることはなく、ダイナミックノードＡはＨレベルの
ままとなる。従って、入力信号へのノイズ混入による影
響はない。

【００２９】（３）クロック信号がＨレベルで、入力信
号がＬレベルのとき クロック信号入力端子ＣＬＫからのクロック信号がＬレ
ベルであると、ＰＭＯＳトランジスタＰ０はＯＦＦ状態
となり、ＮＭＯＳトランジスタＮ０はＯＮ状態となる。
この状態で、入力端子ＩＮからの入力信号がＬレベルで
あると、ＮＭＯＳトランジスタＮ１は、ＯＦＦ状態とな
る。これにより、ダイナミックノードＡに蓄積されてい
る電荷はグラウンドに放出されることなく保持され、ダ
イナミックノードＡがＨレベルとなる。これがインバー
タＩＶ１によって反転され、出力端子ＯＵＴから出力さ
れる出力信号は、Ｌレベルとなる。

【００３０】この状態で、入力端子ＩＮから入力される
入力信号にノイズが混入し、入力信号のレベルが瞬間的
にＨレベルとなった場合に、信号の伝播遅延により未だ
ＯＮ状態となっているＮＭＯＳトランジスタＮ２を介し
て、かなりの量の電荷がグラウンドに放出される。この
ため、ＮＭＯＳトランジスタＮ１のゲートに入力する信
号がＨレベルになるまでには、ある程度の時間を要す
る。ところが通常は、ＮＭＯＳトランジスタＮ１のゲー
トへの入力信号がＨレベルに達するよりも先に、ノイズ
は消失して、入力端子ＩＮから入力される入力信号がＬ
レベルに戻る。従って、ＮＭＯＳトランジスタＮ１は、
ノイズが混入しても入力信号が瞬間的にＨレベルとなっ
てもＯＦＦ状態を保つことができ、ダイナミックノード
Ａに蓄積されている電荷をグラウンドに放出しないで済
むようになる。これにより、ノイズの影響を受けずに動
作することが可能となる。

【００３１】一方、入力端子ＩＮから入力される入力信
号がノイズの影響ではなく、状態変化によってＬレベル
からＨレベルになった場合には、ＮＭＯＳトランジスタ
Ｎ２がある程度のオン抵抗を有しているため、入力信号
の立ち上がりタイミングから若干遅れてＮＭＯＳトラン
ジスタＮ１のゲートに入力される信号がＨレベルにな
る。これにより、ＮＭＯＳトランジスタＮ１がＯＮ状態
となり、ダイナミックノードＡに蓄積されている電荷を
グラウンドに放出させて、ダイナミックノードＡをＬレ
ベルとすることが可能となる。このため、ダイナミック
ＣＭＯＳ回路として正常に動作することが可能となる。

【００３２】（４）クロック信号がＨレベルで、入力信
号がＨレベルのとき クロック信号入力端子ＣＬＫからのクロック信号がＬレ
ベルであると、ＰＭＯＳトランジスタＰ０はＯＦＦ状態
となり、ＮＭＯＳトランジスタＮ０はＯＮ状態となる。
この状態で、入力端子ＩＮからの入力信号がＨレベルで
あると、ＮＭＯＳトランジスタＮ１は、ＯＮ状態とな
る。これにより、ダイナミックノードＡに蓄積されてい
る電荷はＮＭＯＳトランジスタＮ１、Ｎ０を介してグラ
ウンドに放出され、ダイナミックノードＡがＬレベルと
なる。これがインバータＩＶ１によって反転され、出力
端子ＯＵＴから出力される出力信号は、Ｈレベルとな
る。

【００３３】この状態で、入力端子ＩＮから入力される
入力信号にノイズが混入し、入力信号のレベルが瞬間的
にＬレベルとなった場合には、ＮＭＯＳトランジスタＮ
１は瞬間的にＯＦＦ状態となる。しかし、ＰＭＯＳトラ
ンジスタＰ０がＯＦＦ状態となっているために、ダイナ
ミックノードＡに電荷が蓄積されることはなく、ダイナ
ミックノードＡは、Ｌレベルのままとなる。従って、入
力信号へのノイズ混入による影響はない。

【００３４】以上説明したように、この実施の形態にか
かるダイナミックＣＭＯＳ回路では、入力端子ＩＮから
入力される入力信号がＬレベルのときにノイズが混入
し、入力信号が瞬間的にＨレベルとなっても、ＯＮ状態
となっているＮＭＯＳトランジスタＮ２を介してかなり
の部分の電荷がグラウンドに放出される。このため、Ｎ
ＭＯＳトランジスタＮ１のゲートの電位がノイズの混入
と実質的に同時にＨレベルとならず、若干の時間を有す
る。一方、このような場合のノイズのレベルは、通常、
すぐにＬレベルに戻るため、ＮＭＯＳトランジスタＮ１
のゲートの電位がＨレベルになることはなく、ノイズに
よってＮＭＯＳトランジスタＮ１がＯＮ状態にされるこ
とがない。従って、ダイナミックノードＡに蓄積された
電荷がグラウンドに放出されず、ノイズの混入によっ
て、ダイナミックノードＡのレベル、ひいては出力端子
ＯＵＴから出力される出力信号のレベルに影響を与える
ことがない。

【００３５】また、この実施の形態にかかるダイナミッ
クＣＭＯＳ回路では、インバータＩＶ２とＮＭＯＳトラ
ンジスタＮ２とを付加するだけで、入力端子ＩＮからの
入力信号のノイズレベルを低減させることができる。こ
のため、このダイナミックＣＭＯＳ回路を半導体チップ
上に形成する場合に必要となる面積は、ノイズレベルの
低減のための回路を設けない場合に比べて、大幅に増大
することがない。

【００３６】本発明は、上記の実施の形態に限られず、
種々の変形、応用が可能である。以下、本発明に適用可
能な上記の実施の形態の変形態様について、説明する。

【００３７】上記の実施の形態では、クロック入力端子
ＣＬＫからのクロック信号がＨレベルで、入力端子ＩＮ
からの入力信号がＬレベルのときに、入力端子ＩＮに混
入したノイズを低減するための回路として、ＮＭＯＳト
ランジスタＮ２と、インバータＩＶ２とを設けていた。
これに対し、入力端子ＩＮに混入したノイズを低減する
ための回路として、入力端子ＩＮとＮＭＯＳトランジス
タＮ０との間の接続線にゲートとドレインとが接続さ
れ、ソースが接地されているＰＭＯＳトランジスタを設
けてもよい。

【００３８】上記の実施の形態では、入力端子ＩＮから
の入力信号は、ＮＭＯＳトランジスタＮ０に入力されて
いた。しかしながら、本発明は、入力信号がＰＭＯＳト
ランジスタに入力されるダイナミック回路にも適用する
ことができる。この場合、上記の実施の形態で示した回
路とは論理が逆となり、クロック信号がＬレベルで入力
信号がＨレベルのときに入力端子に混入したノイズを低
減することが可能となる。

【００３９】上記の実施の形態では、入力端子ＩＮが１
つだけ設けられたダイナミックＣＭＯＳ回路について説
明した。すなわち、上記の実施の形態におけるダイナミ
ックＣＭＯＳ回路の入力信号は、１つだけであった。し
かしながら、本発明は、入力信号が複数であるダイナミ
ックＣＭＯＳ回路にも適用することができる。この場合
には、各入力信号に対応して、上記のような入力端子か
ら混入したノイズを低減するための回路を設ければよ
い。

【００４０】上記の実施の形態では、ＰＭＯＳトランジ
スタＰ０とＮＭＯＳトランジスタＮ０とによるＣＭＯＳ
構造を有するダイナミックＣＭＯＳ回路を例として説明
した。しかしながら、本発明は、ＣＭＯＳ構造を有しな
いダイナミック回路についても適用することができる。

【００４１】上記の実施の形態では、クロック信号がＬ
レベルのときにダイナミックノードＡに電荷が蓄積され
るダイナミック回路に適用した場合について説明した。
しかしながら、本発明は、例えば、図２（ａ）に示すよ
うなＮＯＴ回路にも適用することができる。図２のＮＯ
Ｔ回路では、入力端子ＩＮからの入力信号が、ノイズの
混入により瞬間的にＬレベルからＨレベルに変化したと
き、上記と同様にＯＮ状態となっているＮＭＯＳトラン
ジスタＮ２を介して電荷が放出され、ＮＭＯＳトランジ
スタＮ１のゲートへ入力するノイズのレベルを低減させ
る。また、同様に、図２（ｂ）に示すようなＮＡＮＤ回
路、図２（ｃ）に示すようなＮＯＲ回路などにも、本発
明を適用することができる。

【００４２】

【発明の効果】以上説明したように、本発明の論理回路
によれば、簡易な回路を付加することで、入力信号に対
するノイズマージンを大きくすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるダイナミックＣＭ
ＯＳ回路の構成を示す回路図である。

【図２】本発明の実施の形態の変形にかかるＮＯＴ回路
の構成を示す回路図である。

【図３】従来のダイナミックＣＭＯＳ回路の構成を示す
回路図である。

【図４】従来のダイナミックＣＭＯＳ回路の構成を示す
回路図である。

【符号の説明】

Ａ ダイナミックノード ＣＬＫ クロック入力端子 ＩＮ 入力端子 ＯＵＴ 出力端子 Ｎ０ ＮＭＯＳトランジスタ（ｎチャネルＭＯＳ型電
界効果トランジスタ） Ｎ１ ＮＭＯＳトランジスタ Ｎ２ ＮＭＯＳトランジスタ Ｐ１ ＰＭＯＳトランジスタ（ｐチャネルＭＯＳ型電
界効果トランジスタ） ＩＶ１ インバータ ＩＶ２ インバータ

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】電流路の一端が電源に接続され、他端が接
   地されており、制御端子に供給された信号電圧のレベル
   によって導通状態または非導通状態にされる第１のトラ
   ンジスタを備え、該第１のトランジスタの状態に従っ
   て、前記電源から所定のノードに電荷を蓄積させ、また
   は所定のノードに蓄積された電荷を放出させる論理回路
   であって、 前記制御端子に供給する信号電圧を入力する入力端子
   と、 前記入力端子と前記第１のトランジスタの制御端子との
   間の信号線に電流路の一端が接続され、他端が接地され
   ており、前記制御端子に供給されている信号電圧のレベ
   ルに応じて導通状態または非導通状態にされるアクティ
   ブ素子とを備えることを特徴とする論理回路。
2. 【請求項２】クロック信号を入力するクロック入力端子
   と、 電流路の一端が前記電源に接続され、他端が前記第１の
   トランジスタの電流路の一端に接続されて、前記第１の
   トランジスタの電流路の一端を前記電源に接続させ、か
   つ制御端子に前記クロック入力端子から入力されたクロ
   ック信号が供給される第２のトランジスタと、 電流路の一端が前記第１のトランジスタの電流路の他端
   に接続され、他端が接地されて、前記第１のトランジス
   タの電流路の他端を接地させ、かつ制御端子に前記クロ
   ック入力端子から入力されたクロック信号が供給される
   第３のトランジスタとをさらに備え、 前記所定のノードは、前記第１のトランジスタの電流路
   の一端と前記第２のトランジスタの電流路の他端とを接
   続する信号線上にあり、 前記第２、第３のトランジスタは、前記クロック信号の
   レベルに応じていずれか一方が導通状態となり、他方が
   非導通状態となることを特徴とする請求項１に記載の論
   理回路。
3. 【請求項３】前記アクティブ素子は、前記信号電圧によ
   って前記信号線に与えられる電荷のすべてを電流路の他
   端から放出させずに、前記第１のトランジスタの制御端
   子に供給する信号電圧のレベルを、徐々に前記入力端子
   に供給された信号電圧のレベルまでするように、導通状
   態の抵抗値が設定されていることを特徴とする請求項１
   または２に記載の論理回路。
4. 【請求項４】前記アクティブ素子は、ドレインが前記信
   号線に接続され、ソースが接地されているｎチャネル型
   電界効果トランジスタによって構成され、 前記アクティブ素子のドレインと前記トランジスタの制
   御端子との間の信号線上の信号電圧のレベルを反転し、
   前記ｎチャネル型電界効果トランジスタのゲートに供給
   するインバータ回路をさらに備えることを特徴とする請
   求項１乃至３のいずれか１項に記載の論理回路。