JPH0793987A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0793987A JPH0793987A JP7116994A JP7116994A JPH0793987A JP H0793987 A JPH0793987 A JP H0793987A JP 7116994 A JP7116994 A JP 7116994A JP 7116994 A JP7116994 A JP 7116994A JP H0793987 A JPH0793987 A JP H0793987A
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- transistor
- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Read Only Memory (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 単一電源動作で、かつ、内部に電源電圧より
高い電圧を発生し、論理処理する高圧回路を有する半導
体集積回路において、高圧回路での消費電流を減少する
ことにより低電圧の電源電圧での駆動を可能にする。 【構成】 ブロックトランジスタ１、Ｖｃｃ系回路２、
Ｖｐｐ系回路３、ゲート電位可変回路４で構成する。ブ
ロックトランジスタ１のゲート電位を、ゲート電位可変
回路４で制御する。ゲート電位可変回路４は、イネーブ
ル信号により、ブロックトランジスタ１のゲート電位を
制御する信号を出力する。
高い電圧を発生し、論理処理する高圧回路を有する半導
体集積回路において、高圧回路での消費電流を減少する
ことにより低電圧の電源電圧での駆動を可能にする。 【構成】 ブロックトランジスタ１、Ｖｃｃ系回路２、
Ｖｐｐ系回路３、ゲート電位可変回路４で構成する。ブ
ロックトランジスタ１のゲート電位を、ゲート電位可変
回路４で制御する。ゲート電位可変回路４は、イネーブ
ル信号により、ブロックトランジスタ１のゲート電位を
制御する信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリ装置な
どのような電源電圧範囲内で動作する回路と高電圧で動
作する回路とからなる半導体集積回路装置に関する。さ
らに、具体的には単一電源の半導体集積回路に関するも
ので、その内部に電源電圧より高い電圧で動作する回路
を有する半導体集積回路に関する。
どのような電源電圧範囲内で動作する回路と高電圧で動
作する回路とからなる半導体集積回路装置に関する。さ
らに、具体的には単一電源の半導体集積回路に関するも
ので、その内部に電源電圧より高い電圧で動作する回路
を有する半導体集積回路に関する。
【０００２】
【従来の技術】従来は、図２に示すようにＶｃｃ系回路
２とＶｐｐ系回路３との間にブロックトランジスタ１を
設け、Ｖｃｃ系回路２への入力信号によって高圧電位を
出力する構成となっている。また、Ｖｃｃ系回路２とＶ
ｐｐ系回路３とを接続するブロックトランジスタ１のゲ
ート電位はＶｃｃに固定されていた。
２とＶｐｐ系回路３との間にブロックトランジスタ１を
設け、Ｖｃｃ系回路２への入力信号によって高圧電位を
出力する構成となっている。また、Ｖｃｃ系回路２とＶ
ｐｐ系回路３とを接続するブロックトランジスタ１のゲ
ート電位はＶｃｃに固定されていた。
【０００３】さらに、通常Ｖｃｃ系回路２が効率よくＶ
ｐｐ系回路３を駆動できるように、ブロックトランジス
タ１は、低いしきい値電圧（例えば０Ｖ）を持つＮＭＯ
Ｓトランジスタで構成されている。上記Ｖｃｃ系回路と
は電源電圧またはそれ以下の電圧で動作する回路のこと
である。Ｖｐｐ系回路とは、電源電圧より高い電圧で動
作する回路のことであり、一般的には集積回路の内部の
昇圧回路で発生する少なくとも電源電圧の２倍以上の電
圧で動作する回路系のことである。
ｐｐ系回路３を駆動できるように、ブロックトランジス
タ１は、低いしきい値電圧（例えば０Ｖ）を持つＮＭＯ
Ｓトランジスタで構成されている。上記Ｖｃｃ系回路と
は電源電圧またはそれ以下の電圧で動作する回路のこと
である。Ｖｐｐ系回路とは、電源電圧より高い電圧で動
作する回路のことであり、一般的には集積回路の内部の
昇圧回路で発生する少なくとも電源電圧の２倍以上の電
圧で動作する回路系のことである。
【０００４】
【発明が解決しようとする課題】しかし、従来の技術で
は、特に、Ｖｃｃが低くなった場合、Ｖｐｐ系回路３か
らＶｃｃ系回路２へ電流がリークしてしまうという問題
があった。そこで、本発明の目的は、Ｖｃｃが低くなっ
た場合でも、Ｖｐｐ系からＶｃｃ系へのリークが抑えら
れる半導体集積回路装置を提供することである。リーク
電流を減少することにより、２Ｖより小さい低電圧の電
源電圧で動作する半導体集積回路装置を提供することで
ある。
は、特に、Ｖｃｃが低くなった場合、Ｖｐｐ系回路３か
らＶｃｃ系回路２へ電流がリークしてしまうという問題
があった。そこで、本発明の目的は、Ｖｃｃが低くなっ
た場合でも、Ｖｐｐ系からＶｃｃ系へのリークが抑えら
れる半導体集積回路装置を提供することである。リーク
電流を減少することにより、２Ｖより小さい低電圧の電
源電圧で動作する半導体集積回路装置を提供することで
ある。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明はブロックトランジスタのゲートを可変する
回路を有する構成とし、必要時以外はブロックトランジ
スタのゲート電位を下げて、Ｖｐｐ系からＶｃｃ系への
リーク電流を抑えられるようにした。
に、本発明はブロックトランジスタのゲートを可変する
回路を有する構成とし、必要時以外はブロックトランジ
スタのゲート電位を下げて、Ｖｐｐ系からＶｃｃ系への
リーク電流を抑えられるようにした。
【０００６】
【作用】上記のように構成することにより、Ｖｃｃ系回
路２がＶｃｃレベルを出力し、Ｖｐｐ系回路３がＶｐｐ
を出力している状態、つまりブロックトランジスタ１の
ソースがＶｃｃ、ドレインがＶｐｐとなっている状態に
おいて、Ｖｃｃが低くなり、バックゲート効果が弱まっ
ても、ブロックトランジスタ１のゲート電位をＶｃｃよ
り低くすることで、Ｖｐｐ系からＶｃｃ系へのリーク電
流を抑えられることになる。
路２がＶｃｃレベルを出力し、Ｖｐｐ系回路３がＶｐｐ
を出力している状態、つまりブロックトランジスタ１の
ソースがＶｃｃ、ドレインがＶｐｐとなっている状態に
おいて、Ｖｃｃが低くなり、バックゲート効果が弱まっ
ても、ブロックトランジスタ１のゲート電位をＶｃｃよ
り低くすることで、Ｖｐｐ系からＶｃｃ系へのリーク電
流を抑えられることになる。
【０００７】
【実施例】以下に、本発明の実施例を図面に基づいて詳
細に説明する。図１は、本発明の実施例の回路図であ
る。ブロックトランジスタ１のゲート電極の電位をゲー
ト電位可変回路４で制御する構成になっている。
細に説明する。図１は、本発明の実施例の回路図であ
る。ブロックトランジスタ１のゲート電極の電位をゲー
ト電位可変回路４で制御する構成になっている。
【０００８】図３は、本発明のさらに具体的な実施例で
あり、Ｖｃｃ系回路２として、例えばＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２とからなるインバ
ータ回路を用いる。Ｖｐｐ系回路３としては、ＮＭＯＳ
トランジスタ１３、１４、１５、１６、容量１７および
１８からなる高電圧スイッチング回路を用いている。ブ
ロックトランジスタ１とＶｐｐ系回路３との間が出力端
子となっている。また、ゲート電位可変回路４としてＮ
ＡＮＤ回路を用いている。
あり、Ｖｃｃ系回路２として、例えばＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２とからなるインバ
ータ回路を用いる。Ｖｐｐ系回路３としては、ＮＭＯＳ
トランジスタ１３、１４、１５、１６、容量１７および
１８からなる高電圧スイッチング回路を用いている。ブ
ロックトランジスタ１とＶｐｐ系回路３との間が出力端
子となっている。また、ゲート電位可変回路４としてＮ
ＡＮＤ回路を用いている。
【０００９】インバータ回路２を構成しているＰＭＯＳ
トランジスタ１１とＮＭＯＳトランジスタ１２のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ１のソースに接続され
る。ＰＭＯＳトランジスタ１１のソースはＶｃｃ端子
に、ＮＭＯＳトランジスタ１２のソースはグランド端子
にそれぞれ接続される。
トランジスタ１１とＮＭＯＳトランジスタ１２のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ１のソースに接続され
る。ＰＭＯＳトランジスタ１１のソースはＶｃｃ端子
に、ＮＭＯＳトランジスタ１２のソースはグランド端子
にそれぞれ接続される。
【００１０】高電圧スイッチング回路３を構成している
ＮＭＯＳトランジスタ１３および１４のドレインは共通
でＶｐｐ端子に接続され、ＮＭＯＳトランジスタ１３の
ゲートは出力端子に、ソースはＮＭＯＳトランジスタ１
４のゲート、ＮＭＯＳトランジスタ１５のドレインおよ
びゲート、ＮＭＯＳトランジスタ１６のソースに接続さ
れ、さらに容量１７に接続される。ＮＭＯＳトランジス
タ１４のソースはＮＭＯＳトランジスタ１６のドレイン
およびゲートに接続され、さらに容量１８に接続され
る。ＮＭＯＳトランジスタ１５のソースは出力端子に接
続される。また、容量１７はクロック端子に、容量１８
は反転クロック端子に接続される。
ＮＭＯＳトランジスタ１３および１４のドレインは共通
でＶｐｐ端子に接続され、ＮＭＯＳトランジスタ１３の
ゲートは出力端子に、ソースはＮＭＯＳトランジスタ１
４のゲート、ＮＭＯＳトランジスタ１５のドレインおよ
びゲート、ＮＭＯＳトランジスタ１６のソースに接続さ
れ、さらに容量１７に接続される。ＮＭＯＳトランジス
タ１４のソースはＮＭＯＳトランジスタ１６のドレイン
およびゲートに接続され、さらに容量１８に接続され
る。ＮＭＯＳトランジスタ１５のソースは出力端子に接
続される。また、容量１７はクロック端子に、容量１８
は反転クロック端子に接続される。
【００１１】ＮＡＮＤ回路４の一つの入力端子は出力端
子に接続され、もう一方の入力端子はイネーブル端子に
接続される。また、ＮＡＮＤ回路４の出力端子はブロッ
クトランジスタ１のゲートに接続される。ブロックトラ
ンジスタ１のドレインは出力端子に接続される。次に動
作を説明する。
子に接続され、もう一方の入力端子はイネーブル端子に
接続される。また、ＮＡＮＤ回路４の出力端子はブロッ
クトランジスタ１のゲートに接続される。ブロックトラ
ンジスタ１のドレインは出力端子に接続される。次に動
作を説明する。
【００１２】まず、出力に高電圧Ｖｐｐを伝える場合
は、入力端子に図４の波形図に示すような“Ｈ”レベル
から“Ｌ”レベルになる信号を印加する。インバータ回
路２は“Ｌ”レベルを検出し、ブロックトランジスタ１
のソースへ、“Ｈ”レベルを出力する。インバータ回路
２が“Ｈ”レベルを出力するまでは、出力端子は“Ｌ”
レベルにあるので、ＮＡＮＤ回路４は、“Ｈ”レベルを
出力しており、ブロックトランジスタ１のゲートも
“Ｈ”レベルになっている。よって、インバータ回路２
が“Ｈ”レベルを出力すると、ブロックトランジスタ１
は、この電位を出力端子へ伝達する。この時点で、Ｖｐ
ｐ端子にはＶｐｐが印加されており、また、クロック端
子と反転クロック端子には、Ｖｃｃを波高値とするクロ
ックが送られているので、高電圧スイッチング回路３は
出力端子にＶｐｐを伝達する。この時、イネーブル端子
は、“Ｈ”レベルにあるので、図４の波形図に示すよう
に、出力端子のレベルがＮＡＮＤ回路４の反転レベルＶ
ＤＥＴを越えたところで、ＮＡＮＤ回路４は“Ｌ”レベ
ルを出力し、ブロックトランジスタ１はＯＦＦ状態とな
るので、Ｖｐｐ系からＶｃｃ系へのリークを抑えること
ができる。
は、入力端子に図４の波形図に示すような“Ｈ”レベル
から“Ｌ”レベルになる信号を印加する。インバータ回
路２は“Ｌ”レベルを検出し、ブロックトランジスタ１
のソースへ、“Ｈ”レベルを出力する。インバータ回路
２が“Ｈ”レベルを出力するまでは、出力端子は“Ｌ”
レベルにあるので、ＮＡＮＤ回路４は、“Ｈ”レベルを
出力しており、ブロックトランジスタ１のゲートも
“Ｈ”レベルになっている。よって、インバータ回路２
が“Ｈ”レベルを出力すると、ブロックトランジスタ１
は、この電位を出力端子へ伝達する。この時点で、Ｖｐ
ｐ端子にはＶｐｐが印加されており、また、クロック端
子と反転クロック端子には、Ｖｃｃを波高値とするクロ
ックが送られているので、高電圧スイッチング回路３は
出力端子にＶｐｐを伝達する。この時、イネーブル端子
は、“Ｈ”レベルにあるので、図４の波形図に示すよう
に、出力端子のレベルがＮＡＮＤ回路４の反転レベルＶ
ＤＥＴを越えたところで、ＮＡＮＤ回路４は“Ｌ”レベ
ルを出力し、ブロックトランジスタ１はＯＦＦ状態とな
るので、Ｖｐｐ系からＶｃｃ系へのリークを抑えること
ができる。
【００１３】即ち、図３に示した本発明のゲート電位可
変回路は、出力端子の信号をフィードバックして制御さ
れている。また、ブロックトランジスタ１がＯＦＦ状態
になっても、高電圧スイッチング回路３を構成している
ＮＭＯＳトランジスタ１３がＯＦＦしない程度に出力端
子のレベルが上がっていれば、高電圧スイッチング回路
３は動作を続け、出力端子に電源電圧より高電圧のＶｐ
ｐを伝達する。
変回路は、出力端子の信号をフィードバックして制御さ
れている。また、ブロックトランジスタ１がＯＦＦ状態
になっても、高電圧スイッチング回路３を構成している
ＮＭＯＳトランジスタ１３がＯＦＦしない程度に出力端
子のレベルが上がっていれば、高電圧スイッチング回路
３は動作を続け、出力端子に電源電圧より高電圧のＶｐ
ｐを伝達する。
【００１４】次に、高電圧スイッチング回路３は動作さ
せずに、インバータ回路２によって“Ｈ”レベルを出力
端子に伝える場合は、イネーブル端子を“Ｌ”レベルに
固定することで、ＮＡＮＤ回路４は“Ｈ”レベルを出力
するので、ブロックトランジスタ１はＯＮ状態となり、
入力端子に“Ｌ”レベルを印加すれば、電源電圧の
“Ｈ”レベルを出力端子に伝えることができる。
せずに、インバータ回路２によって“Ｈ”レベルを出力
端子に伝える場合は、イネーブル端子を“Ｌ”レベルに
固定することで、ＮＡＮＤ回路４は“Ｈ”レベルを出力
するので、ブロックトランジスタ１はＯＮ状態となり、
入力端子に“Ｌ”レベルを印加すれば、電源電圧の
“Ｈ”レベルを出力端子に伝えることができる。
【００１５】以上説明した電源電圧Ｖｃｃは一般的には
０．５Ｖ〜５Ｖの範囲の電圧であり、高圧電圧Ｖｐｐは
Ｖｃｃの少なくとも２倍以上の電圧である。また、本発
明はブロックトランジスタ１が絶縁ゲート電界効果型ト
ランジスタであり、その基板が電源のグランド電位に接
地されていることにより、基板効果を受ける構成になっ
ている場合、効率的に電流の転送またはブロックするの
に特に有効である。基板効果を利用して効果的にブロッ
クするためには、トランジスタ１のしきい値電圧は±
０．１５Ｖの範囲が望ましい。
０．５Ｖ〜５Ｖの範囲の電圧であり、高圧電圧Ｖｐｐは
Ｖｃｃの少なくとも２倍以上の電圧である。また、本発
明はブロックトランジスタ１が絶縁ゲート電界効果型ト
ランジスタであり、その基板が電源のグランド電位に接
地されていることにより、基板効果を受ける構成になっ
ている場合、効率的に電流の転送またはブロックするの
に特に有効である。基板効果を利用して効果的にブロッ
クするためには、トランジスタ１のしきい値電圧は±
０．１５Ｖの範囲が望ましい。
【００１６】図５は、本発明の具体的な第２の実施例で
あり、Ｖｃｃ系回路２として、例えばＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２とからなるインバ
ータ回路を用いる。Ｖｐｐ系回路３としては、ＰＭＯＳ
トランジスタ２１、２３およびＮＭＯＳトランジスタ２
２とからなる高電圧スイッチング回路を用いている。ブ
ロックトランジスタ１とＶｐｐ系回路３との間が出力端
子となっている。また、ゲート電位可変回路４として
は、ＰＭＯＳトランジスタ３１、３２、ＮＭＯＳトラン
ジスタ３３および３４とからなる回路を用いている。
あり、Ｖｃｃ系回路２として、例えばＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２とからなるインバ
ータ回路を用いる。Ｖｐｐ系回路３としては、ＰＭＯＳ
トランジスタ２１、２３およびＮＭＯＳトランジスタ２
２とからなる高電圧スイッチング回路を用いている。ブ
ロックトランジスタ１とＶｐｐ系回路３との間が出力端
子となっている。また、ゲート電位可変回路４として
は、ＰＭＯＳトランジスタ３１、３２、ＮＭＯＳトラン
ジスタ３３および３４とからなる回路を用いている。
【００１７】インバータ回路２を構成しているＰＭＯＳ
トランジスタ１１とＮＭＯＳトランジスタ１２のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ１のソースに接続され
る。ＰＭＯＳトランジスタ１１のソースはＶｃｃ端子
に、ＮＭＯＳトランジスタ１２のソースはグランド端子
にそれぞれ接続される。
トランジスタ１１とＮＭＯＳトランジスタ１２のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ１のソースに接続され
る。ＰＭＯＳトランジスタ１１のソースはＶｃｃ端子
に、ＮＭＯＳトランジスタ１２のソースはグランド端子
にそれぞれ接続される。
【００１８】高電圧スイッチング回路３を構成している
ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２
のゲートは共通で出力端子に接続され、またそれぞれの
ドレインも共通でＰＭＯＳトランジスタ２３のゲートに
接続される。ＰＭＯＳトランジスタ２３のドレインは出
力端子に接続される。また、ＰＭＯＳトランジスタ２１
と２３のソースおよび基板はＶｐｐ端子に接続され、Ｎ
ＭＯＳトランジスタ２２のソースはグランド端子に接続
される。
ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２
のゲートは共通で出力端子に接続され、またそれぞれの
ドレインも共通でＰＭＯＳトランジスタ２３のゲートに
接続される。ＰＭＯＳトランジスタ２３のドレインは出
力端子に接続される。また、ＰＭＯＳトランジスタ２１
と２３のソースおよび基板はＶｐｐ端子に接続され、Ｎ
ＭＯＳトランジスタ２２のソースはグランド端子に接続
される。
【００１９】ゲート電位可変回路４を構成しているＰＭ
ＯＳトランジスタ３１とＮＭＯＳトランジスタ３４のゲ
ートは共通でイネーブル端子に接続される。ＰＭＯＳト
ランジスタ３２とＮＭＯＳトランジスタ３３のゲートと
ドレインは全て共通でＰＭＯＳトランジスタ３１のドレ
インと接続され、かつブロックトランジスタ１のゲート
に接続される。ＮＭＯＳトランジスタ３３のソースはＮ
ＭＯＳトランジスタ３４のドレインに接続される。ま
た、ＰＭＯＳトランジスタ３１と３２のソースは共通で
Ｖｃｃ端子に、ＮＭＯＳトランジスタ３４のソースはグ
ランド端子にそれぞれ接続される。さらにブロックトラ
ンジスタ１のドレインは出力端子に接続される。次に動
作を説明する。
ＯＳトランジスタ３１とＮＭＯＳトランジスタ３４のゲ
ートは共通でイネーブル端子に接続される。ＰＭＯＳト
ランジスタ３２とＮＭＯＳトランジスタ３３のゲートと
ドレインは全て共通でＰＭＯＳトランジスタ３１のドレ
インと接続され、かつブロックトランジスタ１のゲート
に接続される。ＮＭＯＳトランジスタ３３のソースはＮ
ＭＯＳトランジスタ３４のドレインに接続される。ま
た、ＰＭＯＳトランジスタ３１と３２のソースは共通で
Ｖｃｃ端子に、ＮＭＯＳトランジスタ３４のソースはグ
ランド端子にそれぞれ接続される。さらにブロックトラ
ンジスタ１のドレインは出力端子に接続される。次に動
作を説明する。
【００２０】まず、ゲート電位可変回路４の動作を説明
する。イネーブル信号が“Ｌ”レベルの時は、ＰＭＯＳ
トランジスタ３１がＯＮ、ＮＭＯＳトランジスタ３４が
ＯＦＦ状態となるので、ゲート電位可変回路４の出力つ
まりブロックトランジスタ１のゲートは“Ｈ”レベルと
なる。また、イネーブル信号が“Ｈ”レベルの時は、Ｐ
ＭＯＳトランジスタ３１がＯＦＦ、ＮＭＯＳトランジス
タ３４およびＰＭＯＳトランジスタ３２とＮＭＯＳトラ
ンジスタ３３がＯＮ状態となるので、ブロックトランジ
スタ１のゲート電位はＶｃｃとグランドの中間電位、例
えば０．５×Ｖｃｃとなる。
する。イネーブル信号が“Ｌ”レベルの時は、ＰＭＯＳ
トランジスタ３１がＯＮ、ＮＭＯＳトランジスタ３４が
ＯＦＦ状態となるので、ゲート電位可変回路４の出力つ
まりブロックトランジスタ１のゲートは“Ｈ”レベルと
なる。また、イネーブル信号が“Ｈ”レベルの時は、Ｐ
ＭＯＳトランジスタ３１がＯＦＦ、ＮＭＯＳトランジス
タ３４およびＰＭＯＳトランジスタ３２とＮＭＯＳトラ
ンジスタ３３がＯＮ状態となるので、ブロックトランジ
スタ１のゲート電位はＶｃｃとグランドの中間電位、例
えば０．５×Ｖｃｃとなる。
【００２１】次に、出力に高電圧Ｖｐｐを伝える場合
は、入力端子に図６の波形図に示すよな“Ｈ”レベルか
ら“Ｌ”レベルになる信号を印加する。インバータ回路
２は“Ｌ”レベルを検出し、ブロックトランジスタ１の
ソースへ“Ｈ”レベルを出力する。この時、イネーブル
端子に、図６の波形図に示すように“Ｌ”レベルを印加
することで、先に説明したように、ブロックトランジス
タ１のゲート電位が“Ｈ”レベルとなるので、ブロック
トランジスタ１は“Ｈ”レベルを出力端子へ伝達する。
出力端子が“Ｈ”レベルになると高電圧スイッチング回
路３を構成しているＮＭＯＳトランジスタ２２がＯＮ状
態となり、ＰＭＯＳトランジスタ２３のゲート電位を
“Ｌ”レベルとし、ＰＭＯＳトランジスタ２３をＯＮ状
態とする。この時点で、Ｖｐｐ端子にＶｐｐが印加され
ると、ＰＭＯＳトランジスタ２３は出力端子にＶｐｐを
伝達する。しかし、ブロックトランジスタ１のゲート電
位が“Ｈ”レベルのままでは、ブロックトランジスタ１
のドレインからソースへリーク電流が流れるので、図６
の波形図に示すように、イネーブル信号を“Ｈ”レベル
とし、ブロックトランジスタ１のゲート電位を中間電
位、例えば０．５×Ｖｃｃにすることでリーク電流を減
らすことができる。
は、入力端子に図６の波形図に示すよな“Ｈ”レベルか
ら“Ｌ”レベルになる信号を印加する。インバータ回路
２は“Ｌ”レベルを検出し、ブロックトランジスタ１の
ソースへ“Ｈ”レベルを出力する。この時、イネーブル
端子に、図６の波形図に示すように“Ｌ”レベルを印加
することで、先に説明したように、ブロックトランジス
タ１のゲート電位が“Ｈ”レベルとなるので、ブロック
トランジスタ１は“Ｈ”レベルを出力端子へ伝達する。
出力端子が“Ｈ”レベルになると高電圧スイッチング回
路３を構成しているＮＭＯＳトランジスタ２２がＯＮ状
態となり、ＰＭＯＳトランジスタ２３のゲート電位を
“Ｌ”レベルとし、ＰＭＯＳトランジスタ２３をＯＮ状
態とする。この時点で、Ｖｐｐ端子にＶｐｐが印加され
ると、ＰＭＯＳトランジスタ２３は出力端子にＶｐｐを
伝達する。しかし、ブロックトランジスタ１のゲート電
位が“Ｈ”レベルのままでは、ブロックトランジスタ１
のドレインからソースへリーク電流が流れるので、図６
の波形図に示すように、イネーブル信号を“Ｈ”レベル
とし、ブロックトランジスタ１のゲート電位を中間電
位、例えば０．５×Ｖｃｃにすることでリーク電流を減
らすことができる。
【００２２】図７は、本発明の具体的な第３の実施例で
あり、Ｖｃｃ系回路２として、例えばＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２とからなるインバ
ータ回路を用いる。Ｖｐｐ系回路３としては、ＰＭＯＳ
トランジスタ２１、２３、ＮＭＯＳトランジスタ２２お
よび２４とからなる高電圧スイッチング回路を用いてい
る。ブロックトランジスタ１とＶｐｐ系回路３との間が
出力端子となっている。また、ゲート電位可変回路４と
しては、ＰＭＯＳトランジスタ３５およびＮＭＯＳトラ
ンジスタ３６とからなる回路を用いている。
あり、Ｖｃｃ系回路２として、例えばＰＭＯＳトランジ
スタ１１とＮＭＯＳトランジスタ１２とからなるインバ
ータ回路を用いる。Ｖｐｐ系回路３としては、ＰＭＯＳ
トランジスタ２１、２３、ＮＭＯＳトランジスタ２２お
よび２４とからなる高電圧スイッチング回路を用いてい
る。ブロックトランジスタ１とＶｐｐ系回路３との間が
出力端子となっている。また、ゲート電位可変回路４と
しては、ＰＭＯＳトランジスタ３５およびＮＭＯＳトラ
ンジスタ３６とからなる回路を用いている。
【００２３】インバータ回路２を構成しているＰＭＯＳ
トランジスタ１１とＮＭＯＳトランジスタ１２のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ１のソースに接続され
る。ＰＭＯＳトランジスタ１１のソースはＶｃｃ端子
に、ＮＭＯＳトランジスタ１２のソースはグランド端子
にそれぞれ接続される。
トランジスタ１１とＮＭＯＳトランジスタ１２のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ１のソースに接続され
る。ＰＭＯＳトランジスタ１１のソースはＶｃｃ端子
に、ＮＭＯＳトランジスタ１２のソースはグランド端子
にそれぞれ接続される。
【００２４】高電圧スイッチング回路３を構成している
ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２
のゲートは共通で出力端子に接続され、またそれぞれの
ドレインも共通でＰＭＯＳトランジスタ２３とＮＭＯＳ
トランジスタ２４のゲートに接続される。ＰＭＯＳトラ
ンジスタ２３とＮＭＯＳトランジスタ２４のドレインは
共通で出力端子に接続される。ＰＭＯＳトランジスタ２
１と２３のソースおよび基板はＶｐｐ端子に接続され、
ＮＭＯＳトランジスタ２２と２４のソースはグランド端
子に接続される。
ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２
のゲートは共通で出力端子に接続され、またそれぞれの
ドレインも共通でＰＭＯＳトランジスタ２３とＮＭＯＳ
トランジスタ２４のゲートに接続される。ＰＭＯＳトラ
ンジスタ２３とＮＭＯＳトランジスタ２４のドレインは
共通で出力端子に接続される。ＰＭＯＳトランジスタ２
１と２３のソースおよび基板はＶｐｐ端子に接続され、
ＮＭＯＳトランジスタ２２と２４のソースはグランド端
子に接続される。
【００２５】ゲート電位可変回路４を構成しているＰＭ
ＯＳトランジスタ３５とＮＭＯＳトランジスタ３６のゲ
ートは共通でイネーブル端子に接続され、またそれぞれ
のドレインも共通でブロックトランジスタ１のゲートに
接続される。ＰＭＯＳトランジスタ３５のソースはＶｃ
ｃ端子に、ＮＭＯＳトランジスタ３６のソースはグラン
ド端子にそれぞれ接続される。さらにブロックトランジ
スタ１のドレインは出力端子に接続される。次に動作を
説明する。
ＯＳトランジスタ３５とＮＭＯＳトランジスタ３６のゲ
ートは共通でイネーブル端子に接続され、またそれぞれ
のドレインも共通でブロックトランジスタ１のゲートに
接続される。ＰＭＯＳトランジスタ３５のソースはＶｃ
ｃ端子に、ＮＭＯＳトランジスタ３６のソースはグラン
ド端子にそれぞれ接続される。さらにブロックトランジ
スタ１のドレインは出力端子に接続される。次に動作を
説明する。
【００２６】出力に高電圧Ｖｐｐを伝える場合、入力端
子に図８の波形図に示すような“Ｈ”レベルから“Ｌ”
レベルになる信号を印加する。インバータ回路２は
“Ｌ”レベルを検出し、ブロックトランジスタ１のソー
スへ“Ｈ”レベルを出力する。この時、イネーブル端子
に図８の波形図に示すような“Ｌ”レベルをゲート電位
可変回路４に印加すると、ゲート電位可変回路４を構成
しているＰＭＯＳトランジスタ３５がＯＮ、ＮＭＯＳト
ランジスタ３６がＯＦＦ状態となりゲート電位可変回路
４の出力つまりブロックトランジスタ１のゲートは
“Ｈ”レベルとなる。よってブロックトランジスタ１は
“Ｈ”レベルを出力端子へ伝達する。出力端子が“Ｈ”
レベルになると高電圧スイッチング回路３を構成してい
るＮＭＯＳトランジスタ２２がＯＮ状態となりＰＭＯＳ
トランジスタ２３とＮＭＯＳトランジスタ２４のゲート
電位を“Ｌ”レベルとし、ＰＭＯＳトランジスタ２３を
ＯＮ、ＮＭＯＳトランジスタ２４をＯＦＦ状態とする。
この時点で、Ｖｐｐ端子にＶｐｐが印加されると、ＰＭ
ＯＳトランジスタ２３は出力端子にＶｐｐを伝達する。
しかし、ブロックトランジスタ１のゲート電位が“Ｈ”
レベルのままでは、ブロックトランジスタ１のドレイン
からソースへリーク電流が流れるので、図８の波形図に
示すようにイネーブル信号を“Ｈ”レベルとするとＰＭ
ＯＳトランジスタ３５がＯＦＦ、ＮＭＯＳトランジスタ
３６がＯＮ状態となり、ブロックトランジスタ１のゲー
ト電位を“Ｌ”レベルとし、ドレインからソースへのリ
ーク電流を減らすことができる。
子に図８の波形図に示すような“Ｈ”レベルから“Ｌ”
レベルになる信号を印加する。インバータ回路２は
“Ｌ”レベルを検出し、ブロックトランジスタ１のソー
スへ“Ｈ”レベルを出力する。この時、イネーブル端子
に図８の波形図に示すような“Ｌ”レベルをゲート電位
可変回路４に印加すると、ゲート電位可変回路４を構成
しているＰＭＯＳトランジスタ３５がＯＮ、ＮＭＯＳト
ランジスタ３６がＯＦＦ状態となりゲート電位可変回路
４の出力つまりブロックトランジスタ１のゲートは
“Ｈ”レベルとなる。よってブロックトランジスタ１は
“Ｈ”レベルを出力端子へ伝達する。出力端子が“Ｈ”
レベルになると高電圧スイッチング回路３を構成してい
るＮＭＯＳトランジスタ２２がＯＮ状態となりＰＭＯＳ
トランジスタ２３とＮＭＯＳトランジスタ２４のゲート
電位を“Ｌ”レベルとし、ＰＭＯＳトランジスタ２３を
ＯＮ、ＮＭＯＳトランジスタ２４をＯＦＦ状態とする。
この時点で、Ｖｐｐ端子にＶｐｐが印加されると、ＰＭ
ＯＳトランジスタ２３は出力端子にＶｐｐを伝達する。
しかし、ブロックトランジスタ１のゲート電位が“Ｈ”
レベルのままでは、ブロックトランジスタ１のドレイン
からソースへリーク電流が流れるので、図８の波形図に
示すようにイネーブル信号を“Ｈ”レベルとするとＰＭ
ＯＳトランジスタ３５がＯＦＦ、ＮＭＯＳトランジスタ
３６がＯＮ状態となり、ブロックトランジスタ１のゲー
ト電位を“Ｌ”レベルとし、ドレインからソースへのリ
ーク電流を減らすことができる。
【００２７】
【発明の効果】本発明は、以上説明したように、極めて
簡易な回路構成で、Ｖｐｐ系回路からＶｃｃ系回路への
リークを抑えることができるので、動作時の低電力化に
効果があり、また特に内部に昇圧回路を設けた不揮発性
メモリなどでは、低電圧化に効果的である。
簡易な回路構成で、Ｖｐｐ系回路からＶｃｃ系回路への
リークを抑えることができるので、動作時の低電力化に
効果があり、また特に内部に昇圧回路を設けた不揮発性
メモリなどでは、低電圧化に効果的である。
【図１】本発明の半導体集積回路装置の回路ブロック図
である。
である。
【図２】従来方式の半導体集積回路装置の回路ブロック
図である。
図である。
【図３】本発明の実施例を示す回路図である。
【図４】本発明の実施例を示すタイミングチャート図で
ある。
ある。
【図５】本発明の第２の実施例を示す回路図である。
【図６】本発明の第２の実施例のタイミングチャート図
である。
である。
【図７】本発明の第３の実施例を示す回路図である。
【図８】本発明の第３の実施例のタイミングチャート図
である。
である。
１ ブロックトランジスタ ２ Ｖｃｃ系回路 ３ Ｖｐｐ系回路 ４ ゲート電位可変回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０２Ｍ 3/07 8726−5Ｈ 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｕ
Claims (5)
- 【請求項１】 電源電圧の電圧範囲内で動作するＶｃｃ
系回路と前記電源電圧より高電圧で動作するＶｐｐ系回
路とを有する半導体集積回路において、 前記Ｖｃｃ系回路と前記Ｖｐｐ系回路との間に設けられ
たブロックトランジスタと、前記ブロックトランジスタ
のゲート電位を可変するゲート電位可変回路とを有する
ことを特徴とする半導体集積回路装置。 - 【請求項２】 前記ブロックトランジスタのゲート、ソ
ース、およびドレインは、前記ゲート電位可変回路、前
記Ｖｃｃ系回路、および前記Ｖｐｐ系回路にそれぞれ接
続され、かつ、前記ブロックトランジスタのドレインは
出力端子に接続されていることを特徴とする請求項１記
載の半導体集積回路装置。 - 【請求項３】 前記ゲート電位可変回路はＮＡＮＤ回路
からなり、前記ＮＡＮＤ回路の第１の入力端子は前記ブ
ロックトランジスタのドレインに接続され、前記ＮＡＮ
Ｄ回路の第２の入力端子はイネーブル信号を入力し、前
記ＮＡＮＤ回路の出力端子は前記ブロックトランジスタ
のゲートに接続されていることを特徴とする請求項２記
載の半導体集積回路装置。 - 【請求項４】 前記ゲート電位可変回路はイネーブル信
号により、グランドとＶｃｃの中間電位を出力する回路
で構成され、前記中間電位を出力する回路の出力端子は
前記ブロックトランジスタのゲートに接続されているこ
とを特徴とする請求項２記載の半導体集積回路装置。 - 【請求項５】 前記ゲート電位可変回路はインバータ回
路からなり、前記インバータ回路の入力端子はイネーブ
ル信号を入力し、前記インバータ回路の出力端子は前記
ブロックトランジスタのゲートに接続されていることを
特徴とする請求項２記載の半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7116994A JP3379601B2 (ja) | 1993-05-12 | 1994-04-08 | 半導体集積回路装置 |
| US08/239,604 US5530672A (en) | 1993-05-12 | 1994-05-09 | Integrated circuit for operation with plural supply voltages |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11067293 | 1993-05-12 | ||
| JP5-110672 | 1993-05-12 | ||
| JP7116994A JP3379601B2 (ja) | 1993-05-12 | 1994-04-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793987A true JPH0793987A (ja) | 1995-04-07 |
| JP3379601B2 JP3379601B2 (ja) | 2003-02-24 |
Family
ID=26412287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7116994A Expired - Fee Related JP3379601B2 (ja) | 1993-05-12 | 1994-04-08 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530672A (ja) |
| JP (1) | JP3379601B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644265A (en) * | 1995-05-01 | 1997-07-01 | International Business Machines Corporation | Off-chip driver for mixed voltage applications |
| US5736887A (en) * | 1996-01-25 | 1998-04-07 | Rockwell International Corporation | Five volt tolerant protection circuit |
| US5959926A (en) * | 1996-06-07 | 1999-09-28 | Dallas Semiconductor Corp. | Programmable power supply systems and methods providing a write protected memory having multiple interface capability |
| JP3746273B2 (ja) * | 2003-02-12 | 2006-02-15 | 株式会社東芝 | 信号レベル変換回路 |
| JP5183336B2 (ja) * | 2008-07-15 | 2013-04-17 | 富士フイルム株式会社 | 表示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4916334A (en) * | 1987-07-29 | 1990-04-10 | Kabushiki Kaisha Toshiba | High voltage booster circuit for use in EEPROMs |
| NL8702630A (nl) * | 1987-11-04 | 1989-06-01 | Philips Nv | Geintegreerde digitale schakeling. |
| JPH0793022B2 (ja) * | 1988-12-24 | 1995-10-09 | 株式会社東芝 | 半導体メモリ集積回路 |
| JPH05151789A (ja) * | 1991-11-29 | 1993-06-18 | Nec Corp | 電気的に書込・一括消去可能な不揮発性半導体記憶装置 |
-
1994
- 1994-04-08 JP JP7116994A patent/JP3379601B2/ja not_active Expired - Fee Related
- 1994-05-09 US US08/239,604 patent/US5530672A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3379601B2 (ja) | 2003-02-24 |
| US5530672A (en) | 1996-06-25 |
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