JPH0793987A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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Abstract
高い電圧を発生し、論理処理する高圧回路を有する半導
体集積回路において、高圧回路での消費電流を減少する
ことにより低電圧の電源電圧での駆動を可能にする。 【構成】 ブロックトランジスタ1、Vcc系回路2、
Vpp系回路3、ゲート電位可変回路4で構成する。ブ
ロックトランジスタ1のゲート電位を、ゲート電位可変
回路4で制御する。ゲート電位可変回路4は、イネーブ
ル信号により、ブロックトランジスタ1のゲート電位を
制御する信号を出力する。
Description
どのような電源電圧範囲内で動作する回路と高電圧で動
作する回路とからなる半導体集積回路装置に関する。さ
らに、具体的には単一電源の半導体集積回路に関するも
ので、その内部に電源電圧より高い電圧で動作する回路
を有する半導体集積回路に関する。
2とVpp系回路3との間にブロックトランジスタ1を
設け、Vcc系回路2への入力信号によって高圧電位を
出力する構成となっている。また、Vcc系回路2とV
pp系回路3とを接続するブロックトランジスタ1のゲ
ート電位はVccに固定されていた。
pp系回路3を駆動できるように、ブロックトランジス
タ1は、低いしきい値電圧(例えば0V)を持つNMO
Sトランジスタで構成されている。上記Vcc系回路と
は電源電圧またはそれ以下の電圧で動作する回路のこと
である。Vpp系回路とは、電源電圧より高い電圧で動
作する回路のことであり、一般的には集積回路の内部の
昇圧回路で発生する少なくとも電源電圧の2倍以上の電
圧で動作する回路系のことである。
は、特に、Vccが低くなった場合、Vpp系回路3か
らVcc系回路2へ電流がリークしてしまうという問題
があった。そこで、本発明の目的は、Vccが低くなっ
た場合でも、Vpp系からVcc系へのリークが抑えら
れる半導体集積回路装置を提供することである。リーク
電流を減少することにより、2Vより小さい低電圧の電
源電圧で動作する半導体集積回路装置を提供することで
ある。
に、本発明はブロックトランジスタのゲートを可変する
回路を有する構成とし、必要時以外はブロックトランジ
スタのゲート電位を下げて、Vpp系からVcc系への
リーク電流を抑えられるようにした。
路2がVccレベルを出力し、Vpp系回路3がVpp
を出力している状態、つまりブロックトランジスタ1の
ソースがVcc、ドレインがVppとなっている状態に
おいて、Vccが低くなり、バックゲート効果が弱まっ
ても、ブロックトランジスタ1のゲート電位をVccよ
り低くすることで、Vpp系からVcc系へのリーク電
流を抑えられることになる。
細に説明する。図1は、本発明の実施例の回路図であ
る。ブロックトランジスタ1のゲート電極の電位をゲー
ト電位可変回路4で制御する構成になっている。
あり、Vcc系回路2として、例えばPMOSトランジ
スタ11とNMOSトランジスタ12とからなるインバ
ータ回路を用いる。Vpp系回路3としては、NMOS
トランジスタ13、14、15、16、容量17および
18からなる高電圧スイッチング回路を用いている。ブ
ロックトランジスタ1とVpp系回路3との間が出力端
子となっている。また、ゲート電位可変回路4としてN
AND回路を用いている。
トランジスタ11とNMOSトランジスタ12のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ1のソースに接続され
る。PMOSトランジスタ11のソースはVcc端子
に、NMOSトランジスタ12のソースはグランド端子
にそれぞれ接続される。
NMOSトランジスタ13および14のドレインは共通
でVpp端子に接続され、NMOSトランジスタ13の
ゲートは出力端子に、ソースはNMOSトランジスタ1
4のゲート、NMOSトランジスタ15のドレインおよ
びゲート、NMOSトランジスタ16のソースに接続さ
れ、さらに容量17に接続される。NMOSトランジス
タ14のソースはNMOSトランジスタ16のドレイン
およびゲートに接続され、さらに容量18に接続され
る。NMOSトランジスタ15のソースは出力端子に接
続される。また、容量17はクロック端子に、容量18
は反転クロック端子に接続される。
子に接続され、もう一方の入力端子はイネーブル端子に
接続される。また、NAND回路4の出力端子はブロッ
クトランジスタ1のゲートに接続される。ブロックトラ
ンジスタ1のドレインは出力端子に接続される。次に動
作を説明する。
は、入力端子に図4の波形図に示すような“H”レベル
から“L”レベルになる信号を印加する。インバータ回
路2は“L”レベルを検出し、ブロックトランジスタ1
のソースへ、“H”レベルを出力する。インバータ回路
2が“H”レベルを出力するまでは、出力端子は“L”
レベルにあるので、NAND回路4は、“H”レベルを
出力しており、ブロックトランジスタ1のゲートも
“H”レベルになっている。よって、インバータ回路2
が“H”レベルを出力すると、ブロックトランジスタ1
は、この電位を出力端子へ伝達する。この時点で、Vp
p端子にはVppが印加されており、また、クロック端
子と反転クロック端子には、Vccを波高値とするクロ
ックが送られているので、高電圧スイッチング回路3は
出力端子にVppを伝達する。この時、イネーブル端子
は、“H”レベルにあるので、図4の波形図に示すよう
に、出力端子のレベルがNAND回路4の反転レベルV
DETを越えたところで、NAND回路4は“L”レベ
ルを出力し、ブロックトランジスタ1はOFF状態とな
るので、Vpp系からVcc系へのリークを抑えること
ができる。
変回路は、出力端子の信号をフィードバックして制御さ
れている。また、ブロックトランジスタ1がOFF状態
になっても、高電圧スイッチング回路3を構成している
NMOSトランジスタ13がOFFしない程度に出力端
子のレベルが上がっていれば、高電圧スイッチング回路
3は動作を続け、出力端子に電源電圧より高電圧のVp
pを伝達する。
せずに、インバータ回路2によって“H”レベルを出力
端子に伝える場合は、イネーブル端子を“L”レベルに
固定することで、NAND回路4は“H”レベルを出力
するので、ブロックトランジスタ1はON状態となり、
入力端子に“L”レベルを印加すれば、電源電圧の
“H”レベルを出力端子に伝えることができる。
0.5V〜5Vの範囲の電圧であり、高圧電圧Vppは
Vccの少なくとも2倍以上の電圧である。また、本発
明はブロックトランジスタ1が絶縁ゲート電界効果型ト
ランジスタであり、その基板が電源のグランド電位に接
地されていることにより、基板効果を受ける構成になっ
ている場合、効率的に電流の転送またはブロックするの
に特に有効である。基板効果を利用して効果的にブロッ
クするためには、トランジスタ1のしきい値電圧は±
0.15Vの範囲が望ましい。
あり、Vcc系回路2として、例えばPMOSトランジ
スタ11とNMOSトランジスタ12とからなるインバ
ータ回路を用いる。Vpp系回路3としては、PMOS
トランジスタ21、23およびNMOSトランジスタ2
2とからなる高電圧スイッチング回路を用いている。ブ
ロックトランジスタ1とVpp系回路3との間が出力端
子となっている。また、ゲート電位可変回路4として
は、PMOSトランジスタ31、32、NMOSトラン
ジスタ33および34とからなる回路を用いている。
トランジスタ11とNMOSトランジスタ12のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ1のソースに接続され
る。PMOSトランジスタ11のソースはVcc端子
に、NMOSトランジスタ12のソースはグランド端子
にそれぞれ接続される。
PMOSトランジスタ21とNMOSトランジスタ22
のゲートは共通で出力端子に接続され、またそれぞれの
ドレインも共通でPMOSトランジスタ23のゲートに
接続される。PMOSトランジスタ23のドレインは出
力端子に接続される。また、PMOSトランジスタ21
と23のソースおよび基板はVpp端子に接続され、N
MOSトランジスタ22のソースはグランド端子に接続
される。
OSトランジスタ31とNMOSトランジスタ34のゲ
ートは共通でイネーブル端子に接続される。PMOSト
ランジスタ32とNMOSトランジスタ33のゲートと
ドレインは全て共通でPMOSトランジスタ31のドレ
インと接続され、かつブロックトランジスタ1のゲート
に接続される。NMOSトランジスタ33のソースはN
MOSトランジスタ34のドレインに接続される。ま
た、PMOSトランジスタ31と32のソースは共通で
Vcc端子に、NMOSトランジスタ34のソースはグ
ランド端子にそれぞれ接続される。さらにブロックトラ
ンジスタ1のドレインは出力端子に接続される。次に動
作を説明する。
する。イネーブル信号が“L”レベルの時は、PMOS
トランジスタ31がON、NMOSトランジスタ34が
OFF状態となるので、ゲート電位可変回路4の出力つ
まりブロックトランジスタ1のゲートは“H”レベルと
なる。また、イネーブル信号が“H”レベルの時は、P
MOSトランジスタ31がOFF、NMOSトランジス
タ34およびPMOSトランジスタ32とNMOSトラ
ンジスタ33がON状態となるので、ブロックトランジ
スタ1のゲート電位はVccとグランドの中間電位、例
えば0.5×Vccとなる。
は、入力端子に図6の波形図に示すよな“H”レベルか
ら“L”レベルになる信号を印加する。インバータ回路
2は“L”レベルを検出し、ブロックトランジスタ1の
ソースへ“H”レベルを出力する。この時、イネーブル
端子に、図6の波形図に示すように“L”レベルを印加
することで、先に説明したように、ブロックトランジス
タ1のゲート電位が“H”レベルとなるので、ブロック
トランジスタ1は“H”レベルを出力端子へ伝達する。
出力端子が“H”レベルになると高電圧スイッチング回
路3を構成しているNMOSトランジスタ22がON状
態となり、PMOSトランジスタ23のゲート電位を
“L”レベルとし、PMOSトランジスタ23をON状
態とする。この時点で、Vpp端子にVppが印加され
ると、PMOSトランジスタ23は出力端子にVppを
伝達する。しかし、ブロックトランジスタ1のゲート電
位が“H”レベルのままでは、ブロックトランジスタ1
のドレインからソースへリーク電流が流れるので、図6
の波形図に示すように、イネーブル信号を“H”レベル
とし、ブロックトランジスタ1のゲート電位を中間電
位、例えば0.5×Vccにすることでリーク電流を減
らすことができる。
あり、Vcc系回路2として、例えばPMOSトランジ
スタ11とNMOSトランジスタ12とからなるインバ
ータ回路を用いる。Vpp系回路3としては、PMOS
トランジスタ21、23、NMOSトランジスタ22お
よび24とからなる高電圧スイッチング回路を用いてい
る。ブロックトランジスタ1とVpp系回路3との間が
出力端子となっている。また、ゲート電位可変回路4と
しては、PMOSトランジスタ35およびNMOSトラ
ンジスタ36とからなる回路を用いている。
トランジスタ11とNMOSトランジスタ12のゲート
は共通で入力端子に接続され、またそれぞれのドレイン
も共通でブロックトランジスタ1のソースに接続され
る。PMOSトランジスタ11のソースはVcc端子
に、NMOSトランジスタ12のソースはグランド端子
にそれぞれ接続される。
PMOSトランジスタ21とNMOSトランジスタ22
のゲートは共通で出力端子に接続され、またそれぞれの
ドレインも共通でPMOSトランジスタ23とNMOS
トランジスタ24のゲートに接続される。PMOSトラ
ンジスタ23とNMOSトランジスタ24のドレインは
共通で出力端子に接続される。PMOSトランジスタ2
1と23のソースおよび基板はVpp端子に接続され、
NMOSトランジスタ22と24のソースはグランド端
子に接続される。
OSトランジスタ35とNMOSトランジスタ36のゲ
ートは共通でイネーブル端子に接続され、またそれぞれ
のドレインも共通でブロックトランジスタ1のゲートに
接続される。PMOSトランジスタ35のソースはVc
c端子に、NMOSトランジスタ36のソースはグラン
ド端子にそれぞれ接続される。さらにブロックトランジ
スタ1のドレインは出力端子に接続される。次に動作を
説明する。
子に図8の波形図に示すような“H”レベルから“L”
レベルになる信号を印加する。インバータ回路2は
“L”レベルを検出し、ブロックトランジスタ1のソー
スへ“H”レベルを出力する。この時、イネーブル端子
に図8の波形図に示すような“L”レベルをゲート電位
可変回路4に印加すると、ゲート電位可変回路4を構成
しているPMOSトランジスタ35がON、NMOSト
ランジスタ36がOFF状態となりゲート電位可変回路
4の出力つまりブロックトランジスタ1のゲートは
“H”レベルとなる。よってブロックトランジスタ1は
“H”レベルを出力端子へ伝達する。出力端子が“H”
レベルになると高電圧スイッチング回路3を構成してい
るNMOSトランジスタ22がON状態となりPMOS
トランジスタ23とNMOSトランジスタ24のゲート
電位を“L”レベルとし、PMOSトランジスタ23を
ON、NMOSトランジスタ24をOFF状態とする。
この時点で、Vpp端子にVppが印加されると、PM
OSトランジスタ23は出力端子にVppを伝達する。
しかし、ブロックトランジスタ1のゲート電位が“H”
レベルのままでは、ブロックトランジスタ1のドレイン
からソースへリーク電流が流れるので、図8の波形図に
示すようにイネーブル信号を“H”レベルとするとPM
OSトランジスタ35がOFF、NMOSトランジスタ
36がON状態となり、ブロックトランジスタ1のゲー
ト電位を“L”レベルとし、ドレインからソースへのリ
ーク電流を減らすことができる。
簡易な回路構成で、Vpp系回路からVcc系回路への
リークを抑えることができるので、動作時の低電力化に
効果があり、また特に内部に昇圧回路を設けた不揮発性
メモリなどでは、低電圧化に効果的である。
である。
図である。
ある。
である。
である。
Claims (5)
- 【請求項1】 電源電圧の電圧範囲内で動作するVcc
系回路と前記電源電圧より高電圧で動作するVpp系回
路とを有する半導体集積回路において、 前記Vcc系回路と前記Vpp系回路との間に設けられ
たブロックトランジスタと、前記ブロックトランジスタ
のゲート電位を可変するゲート電位可変回路とを有する
ことを特徴とする半導体集積回路装置。 - 【請求項2】 前記ブロックトランジスタのゲート、ソ
ース、およびドレインは、前記ゲート電位可変回路、前
記Vcc系回路、および前記Vpp系回路にそれぞれ接
続され、かつ、前記ブロックトランジスタのドレインは
出力端子に接続されていることを特徴とする請求項1記
載の半導体集積回路装置。 - 【請求項3】 前記ゲート電位可変回路はNAND回路
からなり、前記NAND回路の第1の入力端子は前記ブ
ロックトランジスタのドレインに接続され、前記NAN
D回路の第2の入力端子はイネーブル信号を入力し、前
記NAND回路の出力端子は前記ブロックトランジスタ
のゲートに接続されていることを特徴とする請求項2記
載の半導体集積回路装置。 - 【請求項4】 前記ゲート電位可変回路はイネーブル信
号により、グランドとVccの中間電位を出力する回路
で構成され、前記中間電位を出力する回路の出力端子は
前記ブロックトランジスタのゲートに接続されているこ
とを特徴とする請求項2記載の半導体集積回路装置。 - 【請求項5】 前記ゲート電位可変回路はインバータ回
路からなり、前記インバータ回路の入力端子はイネーブ
ル信号を入力し、前記インバータ回路の出力端子は前記
ブロックトランジスタのゲートに接続されていることを
特徴とする請求項2記載の半導体集積回路装置。
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JP5-110672 | 1993-05-12 | ||
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