IT201600121631A1 - Dispositivo di memoria a cambiamento di fase con un circuito di pilotaggio di linea di parola a elevata velocita' - Google Patents

Dispositivo di memoria a cambiamento di fase con un circuito di pilotaggio di linea di parola a elevata velocita'

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IT201600121631A1
IT201600121631A1 IT102016000121631A IT201600121631A IT201600121631A1 IT 201600121631 A1 IT201600121631 A1 IT 201600121631A1 IT 102016000121631 A IT102016000121631 A IT 102016000121631A IT 201600121631 A IT201600121631 A IT 201600121631A IT 201600121631 A1 IT201600121631 A1 IT 201600121631A1
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Davide Manfre'
Massimo Fidone
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Description

“DISPOSITIVO DI MEMORIA A CAMBIAMENTO DI FASE CON UN CIRCUITO DI PILOTAGGIO DI LINEA DI PAROLA A ELEVATA VELOCITA'”
La presente invenzione è relativa ad un dispositivo di memoria a cambiamento di fase, il quale include un circuito di pilotaggio di linea di parola a elevata velocità.
Come è noto, le memorie a cambiamento di fase (“Phase Change Memories”, PCM) sono una nuova generazione di memorie non volatili in cui, allo scopo di memorizzare informazioni, si sfruttano le caratteristiche di materiali aventi la proprietà di commutare tra fasi con caratteristiche elettriche differenti. Questi materiali possono commutare tra una fase disordinata/amorfa ed una fase ordinata cristallina o policristallina; fasi differenti si caratterizzano per valori differenti di resistività e di conseguenza vengono associate a diversi valori di un dato memorizzato. Per esempio, gli elementi del gruppo VI della tabella periodica, quali tellurio (Te), selenio (Se) o antimonio (Sb), anche noti come calcogenuri o materiali calcogenici, possono essere utilizzati per fabbricare celle di memoria a cambiamento di fase; in particolare, una lega formata da germanio (Ge), antimonio (Sb) e tellurio (Te), nota come GST (avente la composizione chimica Ge2Sb2Te5), è attualmente ampiamente utilizzata in tali celle di memoria.
I cambiamenti di fase possono essere ottenuti aumentando localmente la temperatura delle celle di materiale calcogenico, attraverso elettrodi resistivi (noti in generale come riscaldatori) posti a contatto con corrispondenti regioni di materiale calcogenico.
Dispositivi di accesso (o selezione) (per esempio transistori MOSFET) sono connessi ai riscaldatori e consentono selettivamente il passaggio di una corrente elettrica di programmazione attraverso essi; questa corrente elettrica, per effetto Joule, genera le temperature richieste per il cambiamento di fase.
In particolare, quando il materiale calcogenico è nello stato amorfo, e quindi ha una resistività elevata (il cosiddetto stato RESET), è necessario applicare un impulso di corrente/tensione (o un numero adatto di impulsi di corrente/tensione) di durata e ampiezza tali da consentire al materiale calcogenico di raffreddare lentamente. Sottoposto a questo trattamento, il materiale calcogenico cambia il suo stato e commuta dallo stato ad elevata resistività a uno stato a bassa resistività (il cosiddetto stato SET). Viceversa, quando il materiale calcogenico si trova nello stato SET, è necessario applicare un impulso di corrente/tensione avente una durata opportuna e un’ampiezza elevata, in modo da far sì che il materiale calcogenico ritorni nello stato RESET amorfo ad elevata resistività.
Durante la lettura, lo stato del materiale calcogenico viene rilevato applicando una tensione sufficientemente bassa da non causarne un sensibile riscaldamento, e quindi leggendo il valore della corrente che scorre nella cella di memoria attraverso un amplificatore di rilevamento (“sense amplifier”). Dato che la corrente è proporzionale alla conduttività del materiale calcogenico, è possibile determinare in quale stato si trova il materiale, e di conseguenza determinare il dato memorizzato nella cella di memoria.
La figura 1 mostra un dispositivo PCM 1, il quale comprende una matrice di memoria 2 formata da una pluralità di celle di memoria 3, disposte in righe, o linee di parola (“word line”), e colonne, o linee di bit (“bit line”). A titolo puramente esemplificativo, la matrice di memoria 2 mostrata in figura 1 ha tre linee di parola, indicate con WL, e tre linee di bit, indicate con BL, le quali consentono di indirizzare nove celle di memoria 3.
Ogni cella di memoria 3 è formata da un elemento di memorizzazione 4a e da un elemento di accesso 4b, i quali sono connessi in serie tra una rispettiva linea di bit BL e un terminale a un potenziale di riferimento (per esempio, la massa).
L’elemento di memorizzazione 4a include un elemento di materiale a cambiamento fase (ad esempio un calcogenuro, quale GST) e di conseguenza è in grado di memorizzare dati sotto forma di livelli di resistenza associati alle diverse fasi assunte dallo stesso materiale.
L’elemento di accesso 4b è formato da un transistore MOSFET a canale N, il cui terminale di drain è collegato ad un primo terminale dell’elemento di memorizzazione 4a, il cui secondo terminale è collegato ad una corrispondente linea di bit BL. Il terminale di sorgente del transistore MOSFET è collegato a massa, mentre il terminale di porta (“gate”) è collegato a una corrispondente linea di parola WL. A tal proposito, una linea di parola WL è definita dall’insieme dei terminali di gate degli elementi di accesso 4b allineati lungo la stessa riga; invece, una linea di bit BL è definita dall’insieme dei secondi terminali degli elementi di memorizzazione 4a allineati lungo la stessa colonna.
In pratica, data una cella di memoria 3, il secondo terminale dell’elemento di memorizzazione 4a ed il terminale di gate dell’elemento di accesso 4b formano rispettivamente un terminale di bit line ed un terminale di word line di tale cella di memoria 3.
Il dispositivo PCM 1 comprende inoltre un decodificatore di colonna 8 ed un decodificatore di riga 10, i quali consentono la selezione delle celle di memoria 3, sulla base di segnali di indirizzo ricevuti in ingresso (designati nel complesso come AS). I segnali di indirizzo AS possono essere generati da una logica di controllo 11, la quale comanda inoltre il decodificatore di colonna 8 ed il decodificatore di riga 10 in modo da consentire la lettura e la scrittura (anche nota come programmazione) delle celle di memoria 3 indirizzate dai segnali di indirizzo AS. Sebbene non mostrato, la logica di controllo 11 fornisce al decodificatore di colonna 8 ed al decodificatore di riga 10 anche segnali di comando, al fine di comandare le summenzionate operazioni di lettura/scrittura.
Il decodificatore di colonna 8 ed il decodificatore di riga 10 consentono di polarizzare, e quindi di selezionare, le linee di parola WL e le linee di bit BL di volta in volta indirizzate, in modo da selezionare le celle di memoria 3 ad esse collegate; in tal modo, vengono consentite la lettura e la scrittura di tali celle di memoria 3.
In maggior dettaglio, il decodificatore di riga 10 è atto a selezionare, sulla base dei segnali di indirizzo AS, una corrispondente linea di parola WL; in gergo, le altre linee di parola WL vengono deselezionate. A tal fine, il decodificatore di riga 10 comprende uno stadio di decodifica 12 ed una pluralità di circuiti di pilotaggio 14.
Lo stadio di decodifica 12 riceve i segnali di indirizzo AS e comanda i circuiti di pilotaggio 14 in funzione dei segnali di indirizzo AS. Ciascun circuito di pilotaggio 14 ha quindi un ingresso, il quale è collegato allo stadio di decodifica 12; ciascun circuito di pilotaggio 14 ha inoltre un’uscita, la quale è collegata ad una corrispondente linea di parola WL. In aggiunta, ciascun circuito di pilotaggio 14 è formato da un corrispondente numero di transistori MOSFET (non visibili in figura 1); ad esempio, ciascun circuito di pilotaggio 14 può essere formato da un corrispondente circuito invertitore.
In pratica, il circuito di pilotaggio 14 polarizza, e quindi controlla, i terminali di gate degli elementi di accesso 4b collegati alla corrispondente linea di parola WL, in modo da selezionare/deselezionare tale linea di parola WL, in funzione dei segnali di indirizzo AS.
Per quanto concerne il decodificatore di colonna 8, è noto che le operazioni di programmazione degli stati SET e RESET possono essere eseguite su "parole” contenenti un numero Nbdi bit (Nbessendo un numero intero superiore o uguale a 1), cioè su un numero Nb di celle di memoria 3 collegate ad una medesima linea di parola WL. Il decodificatore di colonna 8 è pertanto progettato per selezionare contemporaneamente, in funzione dei segnali di indirizzo AS, un gruppo di Nblinee di bit BL, al quale ci si riferisce anche con al gruppo di linee di bit da programmare.
In pratica, il decodificatore di colonna 8 coopera con il decodificatore di riga 10 in maniera tale per cui, durante le fasi di lettura o di programmazione di una qualsiasi cella di memoria 3 selezionata, attraverso l’elemento di memorizzazione 4a di tale cella di memoria 3 scorrono rispettivamente una corrente di lettura o una corrente di programmazione. A tal fine, il decodificatore di colonna 8 è configurato per fornire internamente due percorsi distinti verso le linee di bit BL della matrice di memoria 2 di volta in volta selezionate: un percorso di lettura, il quale durante la fase di lettura collega elettricamente ciascuna linea di bit BL selezionata ad uno stadio amplificatore di rilevamento 17; ed un percorso di programmazione, il quale durante la fase di programmazione collega elettricamente ciascuna linea di bit BL selezionata ad uno stadio di scrittura 18.
Lo stadio amplificatore di rilevamento 17 è configurato per confrontare la corrente di lettura che circola nella cella di memoria 3 selezionata con una corrente di riferimento, allo scopo di determinare il dato memorizzato nella cella di memoria 3 selezionata. Lo stadio di scrittura 18 è configurato per fornire la corrente di programmazione, la quale a sua volta dipende dal fatto che venga programmato uno stato SET o uno stato RESET nella cella di memoria 3 selezionata.
A proposito della programmazione delle celle di memoria 3, è noto che, che durante le operazioni di scrittura, occorre fornire agli elementi di memorizzazione 4a impulsi di corrente a valore elevato, sia nel caso della programmazione dello stato SET, sia nel caso della programmazione dello stato RESET.
Per esempio, la programmazione dello stato SET può essere ottenuta attraverso un impulso di corrente trapezoidale avente un’ampiezza per esempio compresa tra 100 µA e 200 µA, mentre la programmazione dello stato RESET può essere ottenuta attraverso un impulso di corrente rettangolare avente un’ampiezza superiore, per esempio compresa tra 200 µA e 700 µA.
Per quanto concerne, invece, la corrente di lettura, essa ha valori inferiori (ad esempio, 30 µA) rispetto alla corrente di scrittura, in modo da non danneggiare lo stato programmato.
Ciò premesso, i dispositivi di memoria PCM consentono di ottenere numerosi vantaggi, tra i quali un’elevata scalabilità. Tuttavia, a causa delle elevate correnti di programmazione, i transistori MOSFET che formano circuiti di pilotaggio 14 devono essere in grado di sostenere tensioni non particolarmente basse (ad esempio, 1.8V). A tal fine, tali transistori MOSFET possono essere fabbricati con la cosiddetta tecnologia a 150nm; tuttavia, i circuiti di pilotaggio 14 così fabbricati sono relativamente lenti.
In pratica, i summenzionati circuiti di pilotaggio 14 sono ottimizzati per eseguire le operazioni di programmazione, le quali prevedono che la selezione delle linee di parola WL possa avvenire con tempi non particolarmente stretti (ad esempio, superiori a 50ns) e comportano la generazione di tensioni relativamente elevate. Tuttavia, in alcuni ambiti applicativi (ad esempio, nel settore dell’automotive), è sentita l’esigenza di poter selezionare le linee di parola WL in modo veloce (ad esempio, con tempi inferiori a 3 ns) durante la fase di lettura; tale risultato sembra essere difficilmente ottenibile con il solo impiego dei summenzionati transistori MOSFET, senza incorrere in un notevole incremento dell’area occupata, e quindi dei costi.
Scopo della presente invenzione è quindi fornire un dispositivo di memoria a cambiamento di fase che risolva almeno in parte i problemi dell’arte nota.
Secondo la presente invenzione, viene fornito un dispositivo di memoria a cambiamento di fase, come definito nelle rivendicazioni allegate.
Per una migliore comprensione della presente invenzione, ne saranno ora descritte forme di realizzazione preferite, in modo puramente esemplificativo e non limitativo, con riferimento ai disegni allegati, in cui:
- la figura 1 mostra un diagramma a blocchi di un dispositivo PCM;
- la figura 2 mostra un diagramma a blocchi di un porzione di un dispositivo PCM che include il presente circuito di pilotaggio di linea di parola;
- la figura 3 mostra schematicamente una sezione trasversale di una porzione del presente circuito di pilotaggio di linea di parola; e
- la figura 4 è un diagramma a blocchi schematico di un possibile apparecchio elettronico che incorpora un dispositivo PCM che include il presente circuito di pilotaggio di linea di parola.
Il presente dispositivo PCM trae spunto dal fatto che la Richiedente ha osservato come l’ottimizzazione di un dispositivo PCM si scontri con le differenti esigenze che si manifestano durante le fasi di scrittura e di lettura.
In dettaglio, la Richiedente ha osservato come, al fine di velocizzare la fase di lettura, sia preferibile che i transistori MOSFET che formano i circuiti di pilotaggio 14 abbiano un ridotto spessore dell’ossido di gate (ad esempio, siano transistori fabbricati con la cosiddetta tecnologia a 28nm); tali transistori si caratterizzano anche per una ridotta occupazione di area. Al contrario, al fine di evitare il danneggiamento dei circuiti di pilotaggio 14 durante la fase di scrittura, occorre che i transistori MOSFET che formano i circuiti di pilotaggio 14 abbiano un elevato spessore dell’ossido di gate; tali transistori potrebbero quindi essere fabbricati con la tecnologia a 150nm.
Ciò premesso, la figura 2 mostra un circuito di pilotaggio (indicato con 34), il quale è atto a funzionare in un dispositivo PCM non volatile del tipo mostrato in figura 1; solo una parte di tale dispositivo PCM è mostrata in figura 2, dove il dispositivo PCM è indicato con 40. A titolo esemplificativo, il dispositivo PCM 40 può essere uguale al dispositivo PCM 1 mostrato in figura 1, a meno della presenza del circuito di pilotaggio 34. Per tale motivo, di seguito i componenti del dispositivo PCM 40 mantengono i medesimi segni di riferimento adottati in figura 1 e non vengono nuovamente descritti.
Il circuito di pilotaggio 34 comprende un invertitore logico 42 di tipo noto, il cui terminale di ingresso forma un primo nodo di ingresso IN1 del circuito di pilotaggio 34, il quale è collegato allo stadio di decodifica 12 (non mostrato in figura 2), in maniera tale per cui la tensione su di esso è appunto controllata dallo stadio di decodifica 12, in funzione dei segnali di indirizzo AS ed in modo di per sé noto. Il terminale di uscita dell’invertitore logico 42 forma un nodo di controllo CTRL del circuito di pilotaggio 34.
Il circuito di pilotaggio 34 comprende inoltre una porta logica 44 di tipo AND. Un primo ingresso della porta logica 44 è collegato al primo nodo di ingresso IN1, mentre un secondo ingresso della porta logica 44 forma un secondo nodo di ingresso IN2 del circuito di pilotaggio 34. Il secondo nodo di ingresso IN2 del circuito di pilotaggio 34 è collegato (in modo non mostrato) alla logica di controllo 11.
Sebbene non mostrato in figura 2, l’invertitore logico 42 e la porta logica 44 sono alimentati con una prima tensione di alimentazione VDD_LV, la quale è ad esempio pari a 1 Volt.
Il circuito di pilotaggio 34 comprende inoltre un circuito traslatore di livello 46, il quale ha un ingresso, collegato all’uscita della porta logica 44, ed una prima ed una seconda uscita, descritte in seguito. Inoltre, sebbene non mostrato in figura 2, il circuito traslatore di livello 46 è alimentato con una seconda tensione di alimentazione VDD_HV, la quale è superiore alla prima tensione di alimentazione VDD_LV ed è ad esempio pari a 1.8 Volt.
Il circuito di pilotaggio 34 comprende inoltre un primo ed un secondo transistore MOSFET PM1, NM1, ai quali nel seguito ci si riferisce rispettivamente come al primo transistore di pull-up PM1 ed al primo transistore di pulldown NM1. Inoltre, il circuito di pilotaggio 34 comprende un terzo ed un quarto transistore MOSFET PM2, NM2, ai quali nel seguito ci si riferisce rispettivamente come al secondo transistore di pull-up PM2 ed al secondo transistore di pulldown NM2.
Il primo ed il secondo transistore di pull-up PM1, PM2 sono del tipo ad arricchimento a canale P, mentre il primo ed il secondo transistore di pull-down NM1, NM2 sono del tipo ad arricchimento a canale N.
I terminali di gate del primo transistore di pull-up PM1 e del primo transistore di pull-down NM1 sono collegati al terminale di uscita dell’invertitore logico 42, e quindi al nodo di controllo CTRL. Il terminale di sorgente del primo transistore di pull-up PM1 è posto alla prima tensione di alimentazione VDD_LV, mentre il terminale di sorgente del primo transistore di pull-down NM1 è posto a massa.
Il terminale di pozzo (“drain”) del primo transistore di pull-up PM1 è collegato ad un primo terminale di conduzione del secondo transistore di pull-up PM2; il secondo terminale di conduzione del secondo transistore di pull-up PM2 è collegato alla linea di parola WL. In generale, ci si riferisce al primo ed al secondo terminale di conduzione del secondo transistore di pull-up PM2, senza specificare le corrispondenti funzionalità di sorgente/drain, dal momento che, come chiarito in seguito, tali funzionalità variano a seconda della modalità operativa in cui opera il dispositivo PCM 40.
Il terminale di gate del secondo transistore di pullup PM2 è collegato alla prima uscita del circuito traslatore di livello 46.
Il terminale di drain del primo transistore di pulldown NM1 è collegato al terminale di sorgente del secondo transistore di pull-down NM2, il cui terminale di drain è collegato alla linea di parola WL. Inoltre, il terminale di gate del secondo transistore di pull-down NM2 è posto ad una tensione Vcasc, la quale è ad esempio pari a 1 Volt (cioè, è pari alla prima tensione di alimentazione VDD_LV) e può essere generata da un’apposita circuiteria (non mostrata).
Sebbene non mostrato in figura 2, i bulk del secondo transistore di pull-up PM2 e, in modo opzionale, del primo transistore di pull-up PM1 sono posti alla seconda tensione di alimentazione VDD_HV. I bulk del primo e del secondo transistore di pull-down NM1, NM2 sono posti a massa.
Il circuito di pilotaggio 34 comprende inoltre un quinto transistore MOSFET PM3, al quale nel seguito ci si riferisce come al transistore ad alta tensione PM3, per motivi che saranno chiariti in seguito.
Il transistore ad alta tensione PM3 è del tipo ad arricchimento, a canale P. Il terminale di sorgente del transistore ad alta tensione PM3 è posto alla seconda tensione di alimentazione VDD_HV, mentre il terminale di drain è collegato alla linea di parola WL. Il terminale di gate del transistore ad alta tensione PM3 è collegato alla seconda uscita del circuito traslatore di livello 46. Il bulk del transistore ad alta tensione PM3 è posto alla seconda tensione di alimentazione VDD_HV.
In maggior dettaglio, il primo ed il secondo transistore di pull-up PM1, PM2 ed il primo ed il secondo transistore di pull-down NM1, NM2 sono transistori MOSFET con un ossido di gate sottile, cioè sono transistori relativamente veloci, ma con una capacità relativamente limitata di sopportare tensioni elevate. Ad esempio, il primo ed il secondo transistore di pull-up PM1, PM2 ed il primo ed il secondo transistore di pull-down NM1, NM2 possono essere fabbricati con la tecnologia a 28nm, nel qual caso essi sono in grado di sostenere tensioni gate-sorgente, gate-drain e drainsorgente non superiori a 1,1 Volt. Invece, il transistore ad alta tensione PM3 è un transistore con un ossido di gate avente uno spessore superiore allo spessore degli ossidi di gate che formano il primo ed il secondo transistore di pullup PM1, PM2 ed il primo ed il secondo transistore di pulldown NM1, NM2; pertanto, il transistore ad alta tensione PM3 è relativamente lento, ma ha la capacità di sopportare tensioni elevate. Ad esempio, il transistore ad alta tensione PM3 può essere fabbricato con la tecnologia a 150nm, nel qual caso esso è in grado di sostenere fino a 1,8 Volt.
Senza alcuna perdita di generalità, il primo ed il secondo transistore di pull-up PM1, PM2, il primo ed il secondo transistore di pull-down NM1, NM2 ed il transistore ad alta tensione PM3 possono essere integrati in un’unica piastrina (“die”), adottando la cosiddetta tecnologia “fully-depleted silicon-on-insulator” (FDSOI). La figura 3 mostra qualitativamente una porzione della piastrina (indicata con 50) e, a titolo puramente esemplificativo, il primo transistore di pull-up PM1.
In dettaglio, la piastrina 50 comprende un substrato 51 di materiale semiconduttore, il quale è delimitato superiormente da una superficie superiore Ssup ed ha un drogaggio di tipo P, ed una sacca 49, la quale ha un drogaggio di tipo N e si estende nel substrato 51, a partire dalla superficie superiore Ssup. Una trincea 52 si estende nella sacca 49, a partire dalla superficie superiore Ssup; tale trincea 52 ha una forma ad esempio anulare in vista dall’alto ed è riempita da una regione anulare di isolamento 53, la quale a sua volta delimita lateralmente una regione interna 54 della sacca 49.
Il primo transistore di pull-up PM1 comprende inoltre una regione sepolta 55, formata da materiale dielettrico, la quale si estende nella regione interna 54 a distanza dalla superficie superiore Ssup, fino a contattare la regione anulare di isolamento 53. La regione sepolta 55 e la regione anulare di isolamento 53 delimitano inferiormente e lateralmente una regione attiva 56 di materiale semiconduttore 56, di tipo N.
Il primo transistore di pull-up PM1 comprende inoltre una regione di drain 57 ed una regione di sorgente 58, le quali sono di tipo P, sono lateralmente sfalsate tra loro e si estendono nella regione attiva 56 a partire dalla superficie superiore Ssup, fino a contattare la regione sepolta 55. La porzione di regione attiva 56 non occupata dalla regione di drain 57 e dalla regione di sorgente 58 forma una regione di body 59.
Il primo transistore di pull-up PM1 comprende inoltre una regione di ossido di gate 60, la quale si estende al di sopra della superficie superiore Ssup, sovrastando, in contatto diretto, la regione di body 59, nonché porzioni della regione di drain 57 e della regione di sorgente 58. Al di sopra della regione di ossido di gate 60 è presente una regione conduttiva 61, la quale è circondata lateralmente da una regione dielettrica superiore 62.
Sebbene non mostrato, anche il secondo transistore di pull-up PM2 ed il primo ed il secondo transistore di pulldown NM1, NM2 ed il transistore ad alta tensione PM3 sono formati nella piastrina 50. Il secondo transistore di pullup PM2 è ad esempio uguale al primo transistore di pull-up PM1; inoltre, il primo ed il secondo transistore di pulldown NM1, NM2 sono uguali al primo transistore di pull-up PM1, a meno dell’assenza della sacca 49 (o di un diverso tipo di conducibilità della sacca 49) e del fatto che i tipi di drogaggio della regione di body, della regione di drain e della regione di sorgente sono invertiti. Per quanto concerne, invece, il transistore ad alta tensione PM3, esso differisce dal primo e dal secondo transistore di pull-up PM1, PM2 per le dimensioni (in particolare, lo spessore) della regione di ossido di gate, come accennato in precedenza.
Vantaggi derivanti dall’adozione della tecnologia FDSOI sono descritti in seguito.
Indipendentemente dai dettagli relativi ad una possibile implementazione dei transistori MOSFET, lo stadio di decodifica 12 genera sul primo nodo di ingresso IN1, e quindi sul primo ingresso della porta logica 44, un segnale sin, indicativo del fatto che la linea di parola WL debba essere selezionata o deselezionata. Sul nodo di controllo CTRL è invece presente un segnale sctrl1, il quale è pari alla negazione logica del segnale sin e comanda il primo transistore di pull-up PM1 ed il primo transistore di pulldown NM1.
Sul secondo nodo di ingresso IN2 è presente un segnale sMODIFY, descritto in seguito e generato dalla logica di controllo 11; sull’uscita della porta logica 44 è invece presente un segnale sAND.
Come precedentemente accennato, l’invertitore logico 42 e la porta logica 44 operano nel dominio della prima tensione di alimentazione VDD_LV, pertanto ciascuno dei segnali sin, sctrl1, sMODIFYe sANDassume un valore ad esempio pari a 1V, quando indica il valore logico ‘1’, mentre è all’incirca nullo quando indica il valore logico ‘0’.
Ciò premesso, il circuito traslatore di livello 46 genera invece un segnale sctrl2e un segnale nsctrl2, rispettivamente sulle proprie prima e seconda uscita. Pertanto, il segnale sctrl2comanda il secondo transistore di pull-up PM2, mentre il segnale nsctrl2 comanda il transistore ad alta tensione PM3.
In maggior dettaglio, il segnale sctrl2 rappresenta una versione del segnale sANDtraslata nel dominio della seconda tensione di alimentazione VDD_HV, cioè rappresenta i medesimi valori logici del segnale sAND, ma il valore logico ‘1’ è associato ad una tensione circa pari a 1.8V. Il segnale nsctrl2è la negazione logica del segnale sctrl2ed appartiene anch’esso al dominio della seconda tensione di alimentazione VDD_HV.
Tutto ciò premesso, assumendo che i segnali di indirizzo AS siano tali per cui il circuito di pilotaggio 34 deve selezionare la propria linea di parola WL, cioè assumendo che il segnale sin sia pari a ‘1’, ed assumendo altresì che occorra eseguire un’operazione di lettura, cioè assumendo che il segnale sMODIFY sia pari a ‘0’, si verifica quanto segue.
I segnali sctrl1, sAND e sctrl2 sono pari a ‘0’, mentre il segnale nsctrl2è pari a ‘1’, dunque ha una tensione pari alla seconda tensione di alimentazione VDD_HV. Pertanto, i terminali di gate del primo transistore di pull-down NM1 e del primo e del secondo transistore di pull-up PM1, PM2 sono posti ad una tensione nulla, mentre il terminale di gate del transistore ad alta tensione PM3 è posto a 1,8 Volt. Conseguentemente, il transistore ad alta tensione PM3 ed il primo transistore di pull-down NM1 sono disattivi, mentre il primo ed il secondo transistore di pull-up PM1, PM2 ed il secondo transistore di pull-down NM2 sono attivi. A tal proposito, nella presente descrizione ci si riferisce ad un transistore MOSFET attivo per indicare un transistore MOSFET il cui terminale di gate si trova ad una tensione tale per cui il passaggio di corrente attraverso lo stesso transistore MOSFET non è impedito a priori (cioè, indipendentemente dallo stato degli altri transistori MOSFET). Equivalentemente, un transistore MOSFET attivo si trova in uno stato di accensione consentita, il quale non implica necessariamente un passaggio di corrente attraverso il transistore, dal momento che l’effettivo verificarsi di tale passaggio dipende, in modo di per sé noto, da ulteriori condizioni rispetto alla tensione di gate (in particolare, dalle tensioni sui terminali di conduzione). Come descritto in seguito, e senza alcuna perdita di generalità, lo stato di accensione consentita di un transistore MOSFET implica che il corrispondente terminale di gate sia comandato con un rispettivo segnale di gate (in particolare, i segnali sctrl1, Vcasc, sctrl2e nsctrl2), il quale:
- nel caso di canale N, è pari alla prima tensione di alimentazione VDD_LV (o Vcasc, nel caso del secondo transistore di pull-down NM2), la quale rappresenta una sorta di valore logico ‘1’ di tale segnale di gate;
- nel caso di canale P, è nullo, cioè assume una sorta di valore logico ‘0’.
Similmente, nella presente descrizione ci si riferisce ad un transistore MOSFET disattivo per indicare un transistore MOSFET il cui terminale di gate si trova ad una tensione tale per cui il passaggio di corrente è impedito a priori. Equivalentemente, un transistore MOSFET disattivo si trova in uno stato di accensione proibita; senza alcuna perdita di generalità, lo stato di accensione proibita di un transistore MOSFET implica che:
- nel caso di canale N, il corrispondente segnale di gate sia nullo;
- nel caso del canale P, il corrispondente segnale di gate sia pari alla seconda tensione di alimentazione VDD_HV (la quale rappresenta un valore logico ‘1’, nel rispettivo dominio di tensione), se il transistore MOSFET è uno tra il secondo transistore di pull-up PM2 ed il transistore ad alta tensione PM3, oppure sia pari alla prima tensione di alimentazione VDD_LV, se il transistore MOSFET è il primo transistore di pull-up PM1.
In pratica, dal momento che il secondo transistore di pull-up PM2 ed il secondo transistore di pull-down NM2 sono attivi, il circuito formato dal primo e dal secondo transistore di pull-up PM1, PM2 e dal primo e dal secondo transistore di pull-down NM1, NM2 funziona come un inverter comandato dal segnale sctrl1, il quale a sua volta comanda la linea di parola WL. Inoltre, la linea di parola WL viene polarizzata a circa 1 Volt, attraverso il primo ed il secondo transistore di pull-up PM1, PM2; pertanto, la linea di parola WL viene disaccoppiata dalla seconda tensione di alimentazione VDD_HV.
Nel caso in cui, invece, venga eseguita un’operazione di lettura in cui la linea di parola WL deve essere deselezionata, cioè assumendo che il segnale sin sia pari a ‘0’ e che il segnale sMODIFYsia ancora pari a ‘0’, il segnale sctrl1diventa pari a ‘1’, mentre gli altri segnali non cambiano. Conseguentemente, il transistore ad alta tensione PM3 rimane disattivo, mentre il secondo transistore di pullup PM2 ed il secondo transistore di pull-down NM2 rimangono attivi. Il primo transistore di pull-up PM1 è disattivo, mentre il primo transistore di pull-down NM1 è attivo. Conseguentemente, il circuito formato dal primo e dal secondo transistore di pull-up PM1, PM2 e dal primo e dal secondo transistore di pull-down NM1, NM2 funziona ancora come un inverter comandato dal segnale sctrl1, il quale deseleziona la linea di parola WL, collegandola a massa attraverso il primo ed il secondo transistore di pull-down NM1, NM2.
In pratica, durante un’operazione di lettura, la linea di parola WL viene selezionata/deselezionata solamente attraverso transistori MOSFET veloci; inoltre, nel caso in cui la linea di parola WL sia selezionata, essa viene polarizzata ad 1 Volt. In aggiunta, dal momento che il transistore ad alta tensione PM3 rimane disattivo, i rimanenti transistori non sono soggetti ad elevate tensioni.
Assumendo, invece, che venga eseguita un’operazione di programmazione della linea di parola WL, cioè assumendo che il segnale sMODIFY sia pari al valore logico ‘1’, ed assumendo inoltre che la linea di parola WL debba essere selezionata (segnale sin pari a ‘1’), si verifica quanto segue.
Il segnale sANDassume un valore logico ‘1’, mentre il segnale sctrl1ha un valore logico ‘0’. Inoltre, il segnale sctrl2 assume il valore logico ‘1’, mentre il segnale nsctrl2 assume il valore logico ‘0’. I terminali di gate del primo transistore di pull-down NM1, del primo transistore di pullup PM1 e del transistore ad alta tensione PM3 sono posti a massa. Il terminale di gate del secondo transistore di pullup PM2 è posto a 1,8 Volt. Conseguentemente, il transistore ad alta tensione PM3 è attivo, come anche il primo transistore di pull-up PM1 ed il secondo transistore di pulldown NM2, mentre il secondo transistore di pull-up PM2 ed il primo transistore di pull-down NM1 sono disattivi.
In pratica, durante l’operazione di programmazione, la linea di parola WL viene selezionata attraverso il transistore ad alta tensione PM3, il quale la polarizza a 1,8 Volt.
Nonostante il fatto che la linea di parola WL venga polarizzata a 1,8 Volt, nessuno tra il primo ed il secondo transistore di pull-up PM1, PM2 ed il primo ed il secondo transistore di pull-down NM1, NM2 è sottoposto a tensioni che rischiano di danneggiarlo, dal momento che ciascuno di essi si trova ad operare con tensioni drain-sorgente, gatesorgente e gate-drain non superiori alla prima tensione di alimentazione VDD_LV, come spiegato nel seguito, dove ci si riferisce alle summenzionate tre tensioni come, rispettivamente, a Vds, Vgse Vgd.
In dettaglio, relativamente al primo transistore di pull-up PM1, si hanno (in modulo): Vgs=VDD_LV, Vgd=VDD_LV e Vds=0.
Relativamente al secondo transistore di pull-up PM2, si hanno (in modulo): Vgs=0, Vgd=VDD_HV–VDD_LV e Vds=VDD_HV– VDD_LV.
Relativamente al primo transistore di pull-down NM1, si hanno (in modulo): Vgs=0, Vgd=Vcasc-Vth_NM2 e Vds=Vcasc-Vth_NM2, in cui Vth_NM2è la tensione di soglia del secondo transistore di pull-down NM2 ed è ad esempio pari a 0.4V.
Relativamente al secondo transistore di pull-down NM2, si hanno (in modulo): Vgs=Vth_NM2 (il secondo transistore di pull-down NM2, pur essendo attivo, non è attraversato da corrente, a causa della Vgs insufficiente), Vgd=VDD_HV-Vcasc e Vds=VDD_HV–(Vcasc-Vth_NM2) (quest’ultima tensione può occasionalmente superare la prima tensione di alimentazione VDD_LV, perché l’attuale tecnologia consente di tollerare tensioni superiori a VDD_LV per brevi periodi).
Inoltre, qualora si adottino transistori del tipo FDSOI, si ottengono i seguenti vantaggi.
Riferendosi ad esempio al secondo transistore di pullup PM2, anche se il suo secondo terminale di conduzione viene posto alla seconda tensione di alimentazione VDD_HV, il suo bulk può comunque essere polarizzato alla prima tensione di alimentazione VDD_LV, anziché alla seconda tensione di alimentazione VDD_HV, senza che ciò comporti l’ingresso in polarizzazione diretta della giunzione formata dal terminale posto a VDD_HV e dal bulk, grazie all’isolamento del bulk. Ciò conferisce maggiore velocità al secondo transistore di pull-up PM2, a parità di area occupata, rispetto al caso (citato in precedenza) in cui il bulk viene posto cautelativamente alla seconda tensione di alimentazione VDD_HV. A tal proposito, nel caso in cui il bulk del secondo transistore di pull-up PM2 non sia isolato, una possibile alternativa che consenta di non penalizzare la velocità né l’occupazione di area consisterebbe nel predisporre una circuiteria (non mostrata) atta a porre il bulk del secondo transistore di pull-up PM2 alternativamente alla prima o alla seconda tensione di alimentazione VDD_LV, VDD_HV, a seconda che venga eseguita un’operazione di lettura o di programmazione. Analoghe considerazioni valgono nei confronti degli altri transistori, ed in particolare nei confronti del primo transistore di pull-up PM1 e del transistore ad alta tensione PM3.
Assumendo, infine, che venga eseguita un’operazione di programmazione in cui la linea di parola WL viene deselezionata, cioè assumendo che il segnale sMODIFY sia pari al valore logico ‘1’ e che il segnale sinsia pari a ‘0’, si verifica quanto segue.
Il segnale sANDassume un valore logico ‘0’, mentre il segnale sctrl1ha un valore logico ‘1’. Inoltre, il segnale sctrl2 assume il valore logico ‘0’, mentre il segnale nsctrl2 assume il valore logico ‘1’. I terminali di gate del primo transistore di pull-down NM1 e del primo transistore di pullup PM1 sono posti alla prima tensione di alimentazione VDD_LV; il terminale di gate del secondo transistore di pullup PM2 viene posto a massa, mentre il terminale di gate del transistore ad alta tensione PM3 viene posto alla seconda tensione di alimentazione VDD_HV. Conseguentemente, il transistore ad alta tensione PM3 è disattivo, come anche il primo transistore di pull-up PM1, mentre il secondo transistore di pull-up PM2 ed il primo ed il secondo transistore di pull-down NM1, NM2 sono attivi. In tal modo, la linea di parola WL viene posta a massa attraverso il primo ed il secondo transistore di pull-down NM1, NM2. Dal momento che in tale operazione il transistore ad alta tensione PM3 rimane disattivo, la seconda tensione di alimentazione VDD_HV rimane disaccoppiata dalla linea di parola WL e dunque il circuito di pilotaggio 34 non rischia di essere esposto a sovratensioni.
In generale, indipendentemente dalle considerazioni relative ai bulk, il secondo transistore di pull-up PM2 ed il secondo transistore di pull-down NM2 fungono da transistori di cascode, dal momento che sono attivi ed ininfluenti in fase di lettura, mentre consentono di proteggere il primo transistore di pull-up PM1 ed il primo transistore di pull-down NM1 durante la fase di programmazione (in particolare, in caso di selezione della linea di parola). Infatti, durante la fase di programmazione con selezione della linea di parola WL, la presenza del secondo transistore di pull-down NM2 causa una riduzione delle tensioni Vgde Vds, al di sotto della prima tensione di alimentazione VDD_LV, nonostante la linea di parola WL sia posta alla seconda tensione di alimentazione VDD_HV. Inoltre, la presenza del secondo transistore di pull-up PM2 consente di mantenere attivo il primo transistore di pullup PM1, senza assoggettarlo a tensioni superiori alla prima tensione di alimentazione VDD_LV; a sua volta, il secondo transistore di pull-up PM2 viene protetto grazie al controllo basato sul segnale sctrl2, il quale appartiene al dominio delle tensioni della seconda tensione di alimentazione VDD_HV.
In aggiunta, quando il primo transistore di pull-down NM1 si accende, la tensione del suo terminale di drain è circa pari a VDD_HV/2, nell’ipotesi in cui il primo ed il secondo transistore di pull-down NM1, NM2 siano uguali, all’inizio di una fase di scarica della linea di parola WL.
I vantaggi della soluzione discussa risultano evidenti dalla precedente descrizione.
In particolare, grazie all’impiego di transistori MOSFET veloci, il presente circuito di pilotaggio consente di eseguire operazioni di lettura in modo molto veloce (con tempi inferiori a 3ns), pur consentendo di selezionare correttamente la linea di parola WL durante la fase di programmazione, senza esporre i transistori MOSFET a sovratensioni. Inoltre, il presente circuito di pilotaggio si caratterizza per una ridotta occupazione di area.
Infine, è chiaro che si possono apportare modifiche e varianti a quanto descritto e illustrato in questo contesto, senza discostarsi dall’ambito di protezione della presente invenzione, come definito nelle rivendicazioni allegate.
In particolare, il presente circuito di pilotaggio prescinde dalle caratteristiche delle celle di memoria.
Per quanto concerne la tensione Vcasc, essa è superiore alla tensione Vth_NM2e può avere un valore diverso da quanto descritto. In generale, al fine di proteggere il primo ed il secondo transistore di pull-down NM1, NM2, si ha, oltre che Vcasc ≤ VDD_LV, |Vcasc-VDD_HV|≤VDD_LV e VDD_HV-(Vcasc-Vth_NM2)<VDD_LV; più precisamente, il rispetto delle precedenti disequazioni garantisce, idealmente, una protezione per un tempo indefinito; tuttavia, le summenzionate disequazioni possono essere derogate per periodi di tempo limitati, in funzione della vita operativa realisticamente attesa per il dispositivo PCM 40.
Inoltre, è possibile che i segnali sctrl1, sctrl2e nsctrl2, vengano generati in modo diverso da quanto descritto; pertanto, l’invertitore logico 42 e la porta logica 44 possono essere sostituiti da una diversa circuiteria.
Per quanto concerne il segnale sctrl2, esso può assumere, in corrispondenza del proprio valore logico ‘1’, un valore diverso dalla seconda tensione di alimentazione VDD_HV, purché sia sufficiente a disattivare il secondo transistore di pull-up PM2 durante le operazioni di programmazione della linea di parola WL. Pertanto, è sufficiente che il segnale sctrl2 assuma, in corrispondenza del proprio valore logico ‘1’, una tensione maggiore o uguale a VDD_HV-|Vth_PM2|, in cui Vth_PM2 è la tensione di soglia del secondo transistore di pull-up PM2. Analoghe considerazioni valgono per il segnale nsctrl2 e lo spegnimento del transistore MOSFET ad alta tensione PM3.
I transistori veloci (cioè, il primo ed il secondo transistore di pull-down ad il primo ed il secondo transistore di pull-up) possono avere, ad esempio, ossidi di gate con spessori tra loro differenti; più in generale, i transistori veloci possono avere tensioni di breakdown tra loro differenti, queste ultime essendo comunque inferiori alla tensione di breakdown del transistore ad alta tensione. E’ altresì possibile che il transistore ad alta tensione abbia un ossido di gate con lo stesso spessore degli ossidi di gate dei transistori veloci, pur continuando ad avere una tensione di breakdown superiore alle tensioni di breakdown dei transistori veloci.
Per quanto concerne, invece, i transistori MOSFET che formano gli elementi di accesso 4b, le loro caratteristiche sono irrilevanti ai fini della presente invenzione. Ad esempio, essi possono essere fabbricati con la medesima tecnologia impiegata per fabbricare il circuito di pilotaggio 34.
In aggiunta, è evidente che il dispositivo PCM 40 può trovare impiego in numerosi ambiti, quali ad esempio applicazioni con elevati requisiti di sicurezza che utilizzano smart card con interfaccia a contatto (quali sistemi di PAY TV) e devono soddisfare stringenti specifiche di consumo, oppure applicazioni di smart card senza contatto (RFID, NFC, carte di credito bancarie, ecc.), dove il modulo di memoria ha un budget di corrente limitato da un sistema di raccolta di energia.
A questo proposito, la figura 4 illustra una porzione di un apparecchio elettronico 70, il quale può essere, ad esempio: un PDA (assistente personale digitale); un computer portatile o fisso, eventualmente con capacità di trasferimento dati senza fili; un cellulare; un lettore audio digitale; una fotocamera o un camcorder; o ulteriori dispositivi in grado di elaborare, memorizzare, trasmettere e ricevere informazioni.
In dettaglio, l’apparecchio elettronico 70 comprende: un controllore 71 (per esempio dotato di un microprocessore, un DSP o un microcontrollore); un dispositivo di ingresso/uscita 72 (per esempio dotato di un tastierino e di un visualizzatore), per l’inserimento e la visualizzazione dei dati; il dispositivo PCM 40 dotato della matrice 2 di celle memoria 3 del tipo a cambiamento di fase descritto in precedenza; un’interfaccia senza fili 74, per esempio un’antenna, per trasmettere e ricevere dati attraverso una rete di comunicazione senza fili in radiofrequenza; ed una RAM 75. Tutti i componenti dell’apparecchio elettronico 70 sono accoppiati attraverso un bus 76. Si può utilizzare una batteria 77 come sorgente di alimentazione elettrica nell’apparecchio elettronico 70, che può essere inoltre dotato di una fotocamera o videocamera o camcorder 78. Inoltre, il controllore 71 può controllare il dispositivo PCM 40, ad esempio cooperando con la logica di controllo 11.

Claims (15)

  1. RIVENDICAZIONI 1. Dispositivo di memoria comprendente una matrice (2) di celle di memoria (3), le quali includono materiale a cambiamento di fase, ed almeno una linea di parola (WL), detto dispositivo di memoria comprendendo inoltre un circuito di pilotaggio (34) comprendente: - un circuito di comando (42,44,46) controllabile in modo da operare in una modalità di lettura o in una modalità di scrittura; - un primo ed un secondo transistore MOSFET di pull-up (PM1,PM2) aventi canali di un primo tipo (P), detti primo e secondo transistore MOSFET di pull-up essendo collegati in serie tra un primo nodo di alimentazione configurato per essere posto ad una prima tensione di alimentazione (VDD_LV) e detta linea di parola, il secondo transistore MOSFET di pull-up essendo interposto tra il primo transistore MOSFET di pull-up e la linea di parola; - un primo ed un secondo transistore MOSFET di pulldown (NM1, NM2) aventi canali di un secondo tipo (N), detti primo e secondo transistore MOSFET di pull-down essendo collegati in serie tra detta linea di parola ed un secondo nodo di alimentazione configurato per essere posto ad un potenziale di riferimento, il secondo transistore MOSFET di pull-down essendo interposto tra il primo transistore MOSFET di pull-down e la linea di parola; e - un transistore MOSFET di polarizzazione (PM3), collegato tra detta linea di parola ed un terzo nodo di alimentazione configurato per essere posto ad una seconda tensione di alimentazione (VDD_HV) superiore alla prima tensione di alimentazione; in cui detti primo e secondo transistore MOSFET di pullup e detti primo e secondo transistore MOSFET di pull-down hanno tensioni di breakdown inferiori alla tensione di breakdown del transistore MOSFET di polarizzazione; ed in cui il circuito di comando è configurato per comandare il primo transistore MOSFET di pull-up ed il primo transistore MOSFET di pull-down in modo che operino in uno stato di accensione consentita e in uno stato di accensione proibita in modo tra loro alternato, in funzione di un segnale di ingresso (sin) indicativo del fatto che la linea di parola sia da selezionare o da deselezionare; ed in cui, i) quando operante in modalità di lettura e ii) quando operante in modalità di scrittura e con detto segnale di ingresso indicativo del fatto che la linea di parola è da deselezionare, detto circuito di comando è configurato per comandare il transistore MOSFET di polarizzazione in modo da disaccoppiare elettricamente detta linea di parola dal terzo nodo di alimentazione e per comandare il secondo transistore MOSFET di pull-up ed il secondo transistore MOSFET di pull-down in modo che il primo transistore MOSFET di pull-up ed il primo transistore MOSFET di pull-down siano elettricamente accoppiati alla linea di parola; ed in cui, quando operante in modalità di scrittura e con detto segnale di ingresso indicativo del fatto che la linea di parola è da selezionare, detto circuito di comando è configurato per comandare il transistore MOSFET di polarizzazione in modo da accoppiare elettricamente detta linea di parola al terzo nodo di alimentazione e per comandare il secondo transistore MOSFET di pull-up ed il secondo transistore MOSFET di pull-down in modo tale per cui il secondo transistore MOSFET di pull-up è nello stato di accensione proibita ed il secondo transistore MOSFET di pulldown è nello stato di accensione consentita.
  2. 2. Dispositivo di memoria secondo la rivendicazione 1, in cui detto circuito di comando (42,44,46) è configurato per porre il terminale di gate del secondo transistore MOSFET di pull-down (NM2) ad una tensione di cascode (Vcasc), la quale è maggiore della tensione di soglia (Vth_NM2) del secondo transistore MOSFET di pull-down; ed in cui, quando operante in modalità di scrittura e con detto segnale di ingresso (sin) indicativo del fatto che la linea di parola è da selezionare, detto circuito di comando è inoltre configurato per porre il terminale di gate del secondo transistore MOSFET di pull-up (PM2) ad una tensione maggiore o uguale alla differenza tra la seconda tensione di alimentazione (VDD_HV) ed il modulo della tensione di soglia (Vth_PM2) del secondo transistore MOSFET di pull-up.
  3. 3. Dispositivo di memoria secondo la rivendicazione 2, in cui detto circuito di comando (42,44,46) è configurato per generare un primo segnale di comando (sctrl1), sui terminali di gate del primo transistore MOSFET di pull-up (PM1) e del primo transistore MOSFET di pull-down (NM1), ed un secondo segnale di comando (sctrl2), sul terminale di gate del secondo transistore MOSFET di pull-up (PM2), detti primo e secondo segnale di comando appartenendo rispettivamente al dominio della prima tensione di alimentazione (VDD_LV) ed al dominio della seconda tensione di alimentazione (VDD_HV).
  4. 4. Dispositivo di memoria secondo la rivendicazione 3, in cui detto circuito di comando (42,44,46) è inoltre configurato per generare, sul terminale di gate del transistore MOSFET di polarizzazione (PM3), un terzo segnale di comando (nsctrl2), il quale appartiene al dominio della seconda tensione di alimentazione (VDD_HV) ed è la negazione logica del secondo segnale di comando (sctrl2).
  5. 5. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascuno tra detti primo e secondo transistore MOSFET di pull-up (PM1,PM2), primo e secondo transistore MOSFET di pull-down (NM1,NM2) e transistore MOSFET di polarizzazione (PM3) è del tipo “fullydepleted silicon-on-insulator” (FDSOI).
  6. 6. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui detti primo e secondo transistore MOSFET di pull-down (NM1, NM2) e detti primo e secondo transistore MOSFET di pull-up (PM1, PM2) hanno rispettive regioni di dielettrico di gate con un medesimo primo spessore; ed in cui detto transistore MOSFET di polarizzazione (PM3) ha una rispettiva regione di dielettrico di gate con spessore superiore a detto primo spessore.
  7. 7. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui detto transistore MOSFET di polarizzazione (PM3) ha un canale del primo tipo (P).
  8. 8. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui in cui ciascuno tra detti primo e secondo transistore MOSFET di pull-up (PM1,PM2), primo e secondo transistore MOSFET di pull-down (NM1,NM2) e transistore MOSFET di polarizzazione (PM3) è del tipo ad arricchimento.
  9. 9. Dispositivo di memoria secondo la rivendicazione 8, in cui detti primo e secondo transistore MOSFET di pull-up (PM1,PM2) e detto transistore MOSFET di polarizzazione (PM3) hanno canali a conducibilità P; ed in cui detti primo e secondo transistore MOSFET di pull-down (NM1,NM2) hanno canali a conducibilità N.
  10. 10. Dispositivo di memoria secondo una qualsiasi delle rivendicazioni precedenti, in cui ciascuna cella di memoria (3) comprende un rispettivo elemento di memorizzazione (4a) ed un rispettivo elemento di accesso (4b), i quali sono elettricamente accoppiati; ed in cui detto elemento di memorizzazione (4a) è formato da detto materiale a cambiamento di fase; ed in cui detto elemento di accesso (4b) è formato da un corrispondente transistore MOSFET.
  11. 11. Apparecchio elettronico comprendente: - un dispositivo di memoria (40) secondo una qualsiasi delle rivendicazioni precedenti; - un controllore (71); e - un bus (76) configurato per accoppiare elettricamente detto controllore e detto dispositivo di memoria.
  12. 12. Metodo per polarizzare una linea di parola (WL) di un dispositivo di memoria (40) comprendente una matrice (2) di celle di memoria (3), le quali includono materiale a cambiamento di fase, detto dispositivo di memoria comprendendo inoltre: - un primo ed un secondo transistore MOSFET di pull-up (PM1,PM2) aventi canali di un primo tipo (P), detti primo e secondo transistore MOSFET di pull-up essendo collegati in serie tra un primo nodo di alimentazione configurato per essere posto ad una prima tensione di alimentazione (VDD_LV) e detta linea di parola, il secondo transistore MOSFET di pull-up essendo interposto tra il primo transistore MOSFET di pull-up e la linea di parola; - un primo ed un secondo transistore MOSFET di pulldown (NM1, NM2) aventi canali di un secondo tipo (N), detti primo e secondo transistore MOSFET di pull-down essendo collegati in serie tra detta linea di parola ed un secondo nodo di alimentazione configurato per essere posto ad un potenziale di riferimento, il secondo transistore MOSFET di pull-down essendo interposto tra il primo transistore MOSFET di pull-down e la linea di parola; - un transistore MOSFET di polarizzazione (PM3), collegato tra detta linea di parola ed un terzo nodo di alimentazione configurato per essere posto ad una seconda tensione di alimentazione (VDD_HV) superiore alla prima tensione di alimentazione, detti primo e secondo transistore MOSFET di pull-up e detti primo e secondo transistore MOSFET di pull-down avendo tensioni di breakdown inferiori alla tensione di breakdown del transistore MOSFET di polarizzazione; detto metodo comprendendo le fasi di: - comandare il primo transistore MOSFET di pull-up ed il primo transistore MOSFET di pull-down mediante un segnale di ingresso (sin) indicativo del fatto che la linea di parola sia da selezionare o da deselezionare, in modo che operino in uno stato di accensione consentita e in uno stato di accensione proibita in modo tra loro alternato, in funzione di detto segnale di ingresso; detto metodo comprendendo inoltre, durante una fase di lettura, e durante una fase di scrittura con detto segnale di ingresso indicativo del fatto che la linea di parola è da deselezionare, eseguire le fasi di: - comandare il transistore MOSFET di polarizzazione in modo da disaccoppiare elettricamente detta linea di parola dal terzo nodo di alimentazione; e - comandare il secondo transistore MOSFET di pull-up ed il secondo transistore MOSFET di pull-down in modo che il primo transistore MOSFET di pull-up ed il primo transistore MOSFET di pull-down siano elettricamente accoppiati alla linea di parola; detto metodo comprendendo inoltre, durante una fase di scrittura con detto segnale di ingresso indicativo del fatto che la linea di parola è da selezionare, eseguire le fasi di: - comandare il transistore MOSFET di polarizzazione in modo da accoppiare elettricamente detta linea di parola al terzo nodo di alimentazione; e - comandare il secondo transistore MOSFET di pull-up ed il secondo transistore MOSFET di pull-down in modo tale per cui il secondo transistore MOSFET di pull-up è nello stato di accensione proibita ed il secondo transistore MOSFET di pull-down è nello stato di accensione consentita.
  13. 13. Metodo di polarizzazione secondo la rivendicazione 12, comprendente inoltre eseguire la fase di porre il terminale di gate del secondo transistore MOSFET di pulldown (NM2) ad una tensione di cascode (Vcasc), la quale è maggiore della tensione di soglia (Vth_NM2) del secondo transistore MOSFET di pull-down; detto metodo comprendendo inoltre, durante detta fase di scrittura con detto segnale di ingresso indicativo del fatto che la linea di parola è da selezionare, eseguire la fase di porre il terminale di gate del secondo transistore MOSFET di pull-up (PM2) ad una tensione maggiore o uguale alla differenza tra la seconda tensione di alimentazione (VDD_HV) ed il modulo della tensione di soglia (Vth_PM2) del secondo transistore MOSFET di pull-up.
  14. 14. Metodo di polarizzazione secondo la rivendicazione 13, comprendente inoltre le fasi di: - generare un primo segnale di comando (sctrl1) sui terminali di gate del primo transistore MOSFET di pull-up (PM1) e del primo transistore MOSFET di pull-down (NM1); - generare un secondo segnale di comando (sctrl2) sul terminale di gate del secondo transistore MOSFET di pull-up (PM2); in cui detti primo e secondo segnale di comando appartengono rispettivamente al dominio della prima tensione di alimentazione (VDD_LV) ed al dominio della seconda tensione di alimentazione (VDD_HV).
  15. 15. Metodo di polarizzazione secondo la rivendicazione 14, comprendente inoltre la fase di generare, sul terminale di gate del transistore MOSFET di polarizzazione (PM3), un terzo segnale di comando (nsctrl2), il quale appartiene al dominio della seconda tensione di alimentazione (VDD_HV) ed è la negazione logica del secondo segnale di comando (sctrl2).
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