JPH07106443A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH07106443A JPH07106443A JP5245331A JP24533193A JPH07106443A JP H07106443 A JPH07106443 A JP H07106443A JP 5245331 A JP5245331 A JP 5245331A JP 24533193 A JP24533193 A JP 24533193A JP H07106443 A JPH07106443 A JP H07106443A
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- semiconductor memory
- memory device
- polysilicon layer
- oxide film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 高速性能を有する不揮発性半導体記憶装置及
びその製造工程を提供することを目的とする。 【構成】 半導体基板１０に不純物を含むポリシリコン
層１５ａ，１５ｂを固相拡散源とし、ソース及びドレイ
ン拡散層１７S,１７D を形成し、ポリシリコン層１５
ａ，１５ｂの半導体基板面に熱酸化膜１８を形成すると
共に、ソース及びドレイン拡散層１７S,１７D 間の半導
体基板１０面にトンネル酸化膜１８T を形成し、熱酸化
膜１８とトンネル酸化膜１８T を覆うように浮遊ゲート
１９が形成されたものであり、ポリシリコン層１５ａ，
１５ｂを抵抗値の低いビット線或いはソース線として用
いて高速性能を向上させた不揮発性半導体記憶装置であ
る。
びその製造工程を提供することを目的とする。 【構成】 半導体基板１０に不純物を含むポリシリコン
層１５ａ，１５ｂを固相拡散源とし、ソース及びドレイ
ン拡散層１７S,１７D を形成し、ポリシリコン層１５
ａ，１５ｂの半導体基板面に熱酸化膜１８を形成すると
共に、ソース及びドレイン拡散層１７S,１７D 間の半導
体基板１０面にトンネル酸化膜１８T を形成し、熱酸化
膜１８とトンネル酸化膜１８T を覆うように浮遊ゲート
１９が形成されたものであり、ポリシリコン層１５ａ，
１５ｂを抵抗値の低いビット線或いはソース線として用
いて高速性能を向上させた不揮発性半導体記憶装置であ
る。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びその製造方法に関するものであり、殊に、接合深
さが浅く、ビット線抵抗を低抵抗とし、高速性能を改善
した浮遊ゲート型の不揮発性半導体記憶装置及びその製
造方法に係るものである。
置及びその製造方法に関するものであり、殊に、接合深
さが浅く、ビット線抵抗を低抵抗とし、高速性能を改善
した浮遊ゲート型の不揮発性半導体記憶装置及びその製
造方法に係るものである。
【０００２】
【従来の技術】従来の浮遊ゲート型の不揮発性半導体記
憶装置について、図６及び図７に基づき説明する。図６
は、特開平２−１７７４７８号公報に開示された浮遊ゲ
ート型の不揮発性半導体記憶装置を示す断面図である。
図６に於いて、１は半導体基板であり、素子分離領域で
あるフィールド酸化膜２が形成され、それらに挟まれた
半導体基板１の活性領域にゲート酸化膜３が形成され、
第１の浮遊ゲート５ａが形成された後に、第１の浮遊ゲ
ート５ａによるセルフアラインによってソース・ドレイ
ン拡散層４s,４D が形成される。ソース・ドレイン拡散
層４s,４D の表面には酸化膜６が形成され、埋め込み型
のソース・ドレイン拡散層４s,４D とし、更に、カップ
リング比を高める為に第２の浮遊ゲート５ｂが形成さ
れ、絶縁膜７で第２の浮遊ゲート５ｂを覆い、制御ゲー
ト８が形成される。
憶装置について、図６及び図７に基づき説明する。図６
は、特開平２−１７７４７８号公報に開示された浮遊ゲ
ート型の不揮発性半導体記憶装置を示す断面図である。
図６に於いて、１は半導体基板であり、素子分離領域で
あるフィールド酸化膜２が形成され、それらに挟まれた
半導体基板１の活性領域にゲート酸化膜３が形成され、
第１の浮遊ゲート５ａが形成された後に、第１の浮遊ゲ
ート５ａによるセルフアラインによってソース・ドレイ
ン拡散層４s,４D が形成される。ソース・ドレイン拡散
層４s,４D の表面には酸化膜６が形成され、埋め込み型
のソース・ドレイン拡散層４s,４D とし、更に、カップ
リング比を高める為に第２の浮遊ゲート５ｂが形成さ
れ、絶縁膜７で第２の浮遊ゲート５ｂを覆い、制御ゲー
ト８が形成される。
【０００３】図７は、特開平２−１７７５６４号公報に
開示された浮遊ゲート型の不揮発性半導体記憶装置を示
す断面図である。図７に於いて、１は半導体基板であ
り、セルフアラインで形成されたソース・ドレイン拡散
層４s,４D が形成され、それらの表面に酸化膜を形成し
て、ソース・ドレイン拡散層４s,４D が埋め込まれ、チ
ャンネル部のイオン注入阻止層を除去した後、ゲート酸
化膜３が形成されて、浮遊ゲート５、絶縁層７及び制御
ゲート８が形成される。
開示された浮遊ゲート型の不揮発性半導体記憶装置を示
す断面図である。図７に於いて、１は半導体基板であ
り、セルフアラインで形成されたソース・ドレイン拡散
層４s,４D が形成され、それらの表面に酸化膜を形成し
て、ソース・ドレイン拡散層４s,４D が埋め込まれ、チ
ャンネル部のイオン注入阻止層を除去した後、ゲート酸
化膜３が形成されて、浮遊ゲート５、絶縁層７及び制御
ゲート８が形成される。
【０００４】
【発明が解決しようとする課題】上述のように、図６の
不揮発性半導体記憶装置では、第１の浮遊ゲート５ａを
マスクとしてセルフアライメントによって、ソース・ド
レイン拡散層４s,４D が形成され、その表面に厚いＣＶ
Ｄ酸化膜６が形成されている。ＣＶＤ酸化膜は、熱酸化
膜に比べてその膜質が悪いため十分な絶縁特性を得よう
とすると厚くしなければならず平坦化に逆行する欠点が
ある。その上、トンネル酸化膜部と該ＣＶＤ膜部は接し
ているにもかかわらず不連続である。又、該ＣＶＤ膜下
の酸化膜は、イオン注入等の欠陥が残留したまま残され
る欠点がある。又、メモリトランジスタの微細化の為
に、横方向拡散を抑制すべく、接合深さを浅くしようと
すると、拡散ビット線の抵抗値が高抵抗となり、高速化
の妨げとなる欠点がある。又、第１の浮遊ゲート５ａを
マスクとするセルフアライメントによって、ソース・ド
レイン拡散層４s,４D が形成された構造では、高速性能
を高める為に、シリサイド等を用いてビット線の抵抗値
を低抵抗として、高速性能を高めることができない欠点
がある。
不揮発性半導体記憶装置では、第１の浮遊ゲート５ａを
マスクとしてセルフアライメントによって、ソース・ド
レイン拡散層４s,４D が形成され、その表面に厚いＣＶ
Ｄ酸化膜６が形成されている。ＣＶＤ酸化膜は、熱酸化
膜に比べてその膜質が悪いため十分な絶縁特性を得よう
とすると厚くしなければならず平坦化に逆行する欠点が
ある。その上、トンネル酸化膜部と該ＣＶＤ膜部は接し
ているにもかかわらず不連続である。又、該ＣＶＤ膜下
の酸化膜は、イオン注入等の欠陥が残留したまま残され
る欠点がある。又、メモリトランジスタの微細化の為
に、横方向拡散を抑制すべく、接合深さを浅くしようと
すると、拡散ビット線の抵抗値が高抵抗となり、高速化
の妨げとなる欠点がある。又、第１の浮遊ゲート５ａを
マスクとするセルフアライメントによって、ソース・ド
レイン拡散層４s,４D が形成された構造では、高速性能
を高める為に、シリサイド等を用いてビット線の抵抗値
を低抵抗として、高速性能を高めることができない欠点
がある。
【０００５】又、ソース・ドレイン拡散層４s,４D をフ
ィールド酸化膜２に近接して形成することができないの
で、メモリトランジスタが大きくなり、素子の微細化に
不利であると共に、カップリング比を大きく設定する為
に、浮遊ゲートを２層にする必要があり、製造工程が複
雑になる欠点がある。更に、不純物導入後に、一旦エッ
チングして、再酸化を行うことによってゲート酸化膜が
形成されており、チャネル部と不純物導入部に段差が生
じて、特性が劣化する欠点がある。図７の不揮発性半導
体記憶装置に於いても、ソース・ドレイン拡散層４s,４
Dは、酸化膜６によって埋め込まれた拡散層であり、上
述と同様な欠点があり、素子の微細化及び高速動作を妨
げている。
ィールド酸化膜２に近接して形成することができないの
で、メモリトランジスタが大きくなり、素子の微細化に
不利であると共に、カップリング比を大きく設定する為
に、浮遊ゲートを２層にする必要があり、製造工程が複
雑になる欠点がある。更に、不純物導入後に、一旦エッ
チングして、再酸化を行うことによってゲート酸化膜が
形成されており、チャネル部と不純物導入部に段差が生
じて、特性が劣化する欠点がある。図７の不揮発性半導
体記憶装置に於いても、ソース・ドレイン拡散層４s,４
Dは、酸化膜６によって埋め込まれた拡散層であり、上
述と同様な欠点があり、素子の微細化及び高速動作を妨
げている。
【０００６】本発明は、上述のような課題に鑑みなされ
たもので、その目的は、高速性能を有する浮遊ゲート型
の不揮発性半導体記憶装置及びその製造方法を提供する
ものである。又、本発明の他の目的は、接合深さが浅
く、ビット線の抵抗値を低抵抗とし、微細化が可能であ
ると共に、高速性能を改善した浮遊ゲート型の不揮発性
半導体記憶装置及びその製造方法に係るものである。
たもので、その目的は、高速性能を有する浮遊ゲート型
の不揮発性半導体記憶装置及びその製造方法を提供する
ものである。又、本発明の他の目的は、接合深さが浅
く、ビット線の抵抗値を低抵抗とし、微細化が可能であ
ると共に、高速性能を改善した浮遊ゲート型の不揮発性
半導体記憶装置及びその製造方法に係るものである。
【０００７】
【課題を解決するための手段】上述の課題を達成する為
に、本発明は、浮遊ゲート型の不揮発性半導体記憶装置
であって、固相拡散源によってソース又はドレイン拡散
層を形成すると共に、ソース線又はビット線方向に連続
している該固相拡散源をソース線又はビット線として用
いることを特徴とするものである。又、本発明は、浮遊
ゲート型の不揮発性半導体記憶装置であって、前記固相
拡散源が不純物を導入したポリシリコン層又は不純物を
導入したポリシリコン層とその下層に形成したシリサイ
ド層、又は不純物を導入したシリサイド層上に形成した
ポリシリコン層とからなることを特徴とするものであ
る。又、本発明は、浮遊ゲート型の不揮発性半導体記憶
装置であって、ソース線又はビット線を形成する前記固
相拡散源をワード線に対して直行するように配置してな
ることを特徴とするものである。
に、本発明は、浮遊ゲート型の不揮発性半導体記憶装置
であって、固相拡散源によってソース又はドレイン拡散
層を形成すると共に、ソース線又はビット線方向に連続
している該固相拡散源をソース線又はビット線として用
いることを特徴とするものである。又、本発明は、浮遊
ゲート型の不揮発性半導体記憶装置であって、前記固相
拡散源が不純物を導入したポリシリコン層又は不純物を
導入したポリシリコン層とその下層に形成したシリサイ
ド層、又は不純物を導入したシリサイド層上に形成した
ポリシリコン層とからなることを特徴とするものであ
る。又、本発明は、浮遊ゲート型の不揮発性半導体記憶
装置であって、ソース線又はビット線を形成する前記固
相拡散源をワード線に対して直行するように配置してな
ることを特徴とするものである。
【０００８】又、本発明の不揮発性半導体記憶装置の製
造方法は、半導体基板面に薄い酸化膜と第１絶縁膜を順
次形成する工程と、ソース及びドレイン拡散層が形成さ
れる領域の前記第１絶縁膜とその直下の酸化膜を除去し
て前記半導体基板面を露出する工程と、前記第１絶縁膜
を形成した前記半導体基板面にポリシリコン層又はポリ
シリコン層とその下層にシリサイド層とを形成する工程
と、前記ポリシリコン層に不純物を導入する工程と、レ
ジスト膜を塗布後、エッチバックして前記第１絶縁膜の
先端面を露出する工程と、先端面が露出した前記第１絶
縁膜とその直下の酸化膜を除去する工程と、該半導体基
板に残る前記ポリシリコン層に導入した不純物を該半導
体基板に拡散させてソース及びドレイン拡散層を形成
し、前記ポリシリコン層の表面に酸化膜を形成すると共
に、トンネル酸化膜を形成する工程と、浮遊ゲートとな
る導電層が前記トンネル酸化膜を覆って、酸化膜で覆わ
れた前記ポリシリコン層に延在するように形成する工程
と、前記浮遊ゲートを覆って延在する第２絶縁膜を形成
する工程と、前記第２絶縁膜に第２導電層を形成して制
御ゲートを形成する工程と、からなることを特徴とする
不揮発性半導体記憶装置の製造方法である。
造方法は、半導体基板面に薄い酸化膜と第１絶縁膜を順
次形成する工程と、ソース及びドレイン拡散層が形成さ
れる領域の前記第１絶縁膜とその直下の酸化膜を除去し
て前記半導体基板面を露出する工程と、前記第１絶縁膜
を形成した前記半導体基板面にポリシリコン層又はポリ
シリコン層とその下層にシリサイド層とを形成する工程
と、前記ポリシリコン層に不純物を導入する工程と、レ
ジスト膜を塗布後、エッチバックして前記第１絶縁膜の
先端面を露出する工程と、先端面が露出した前記第１絶
縁膜とその直下の酸化膜を除去する工程と、該半導体基
板に残る前記ポリシリコン層に導入した不純物を該半導
体基板に拡散させてソース及びドレイン拡散層を形成
し、前記ポリシリコン層の表面に酸化膜を形成すると共
に、トンネル酸化膜を形成する工程と、浮遊ゲートとな
る導電層が前記トンネル酸化膜を覆って、酸化膜で覆わ
れた前記ポリシリコン層に延在するように形成する工程
と、前記浮遊ゲートを覆って延在する第２絶縁膜を形成
する工程と、前記第２絶縁膜に第２導電層を形成して制
御ゲートを形成する工程と、からなることを特徴とする
不揮発性半導体記憶装置の製造方法である。
【０００９】又、前記本発明の不揮発性半導体記憶装置
の製造方法に於いて、不純物を含む前記ポリシリコン層
の表面に、低温酸化によって酸化膜を形成することを特
徴とするものである。又、前記本発明の不揮発性半導体
記憶装置の製造方法に於いて、不純物を含む前記ポリシ
リコン層の表面に、増速酸化により厚い酸化膜を形成す
ることを特徴とするものである。又、前記本発明の不揮
発性半導体記憶装置の製造方法に於いて、斜めイオン注
入によって前記ポリシリコン層の不純物濃度を不均一に
分布させることを特徴とするものである。
の製造方法に於いて、不純物を含む前記ポリシリコン層
の表面に、低温酸化によって酸化膜を形成することを特
徴とするものである。又、前記本発明の不揮発性半導体
記憶装置の製造方法に於いて、不純物を含む前記ポリシ
リコン層の表面に、増速酸化により厚い酸化膜を形成す
ることを特徴とするものである。又、前記本発明の不揮
発性半導体記憶装置の製造方法に於いて、斜めイオン注
入によって前記ポリシリコン層の不純物濃度を不均一に
分布させることを特徴とするものである。
【００１０】
【作用】上述のような手段によって、本発明に係る不揮
発性半導体記憶装置及びその製造方法は、不純物を含む
ポリシリコン層等を固相拡散源として、ソース及びドレ
イン拡散層を形成するものであり、ソース及びドレイン
拡散層を浅く形成することができ、且つ、固相拡散源も
低抵抗のソース線或いはビット線として用いることがで
きるので、ソース及びドレイン拡散層が浅いにもかかわ
らず低抵抗にすることができる。更に、横方向拡散を少
なくすることができるので、微細化に適している。又、
固相拡散源である不純物を含むポリシリコン層の表面に
増速酸化によって良質の酸化膜が形成できるので、この
酸化膜の直上に浮遊ゲートを形成することにより広い面
積の浮遊ゲートが形成できる。又、不純物を含むポリシ
リコン層の表面に、低温酸化により酸化膜を形成するこ
とによって良質の酸化膜が形成できるので、この酸化膜
の直上に浮遊ゲートを形成することにより広い面積の浮
遊ゲートが形成できる。更に、ポリシリコン層の表面に
良質の酸化膜が形成されるので、その段差部に浮遊ゲー
トが形成され得るので、浮遊ゲートの面積が拡大され
る。又、不純物を含むポリシリコン層を固相拡散源と
し、ソース及びドレイン拡散層が形成されており、ポリ
シリコン層への不純物の注入を斜めイオン注入等の手段
により、固相拡散源の不純物濃度の分布を不均一なもと
することにより、メモリトランジスタに非対称な特性を
与えることができる。
発性半導体記憶装置及びその製造方法は、不純物を含む
ポリシリコン層等を固相拡散源として、ソース及びドレ
イン拡散層を形成するものであり、ソース及びドレイン
拡散層を浅く形成することができ、且つ、固相拡散源も
低抵抗のソース線或いはビット線として用いることがで
きるので、ソース及びドレイン拡散層が浅いにもかかわ
らず低抵抗にすることができる。更に、横方向拡散を少
なくすることができるので、微細化に適している。又、
固相拡散源である不純物を含むポリシリコン層の表面に
増速酸化によって良質の酸化膜が形成できるので、この
酸化膜の直上に浮遊ゲートを形成することにより広い面
積の浮遊ゲートが形成できる。又、不純物を含むポリシ
リコン層の表面に、低温酸化により酸化膜を形成するこ
とによって良質の酸化膜が形成できるので、この酸化膜
の直上に浮遊ゲートを形成することにより広い面積の浮
遊ゲートが形成できる。更に、ポリシリコン層の表面に
良質の酸化膜が形成されるので、その段差部に浮遊ゲー
トが形成され得るので、浮遊ゲートの面積が拡大され
る。又、不純物を含むポリシリコン層を固相拡散源と
し、ソース及びドレイン拡散層が形成されており、ポリ
シリコン層への不純物の注入を斜めイオン注入等の手段
により、固相拡散源の不純物濃度の分布を不均一なもと
することにより、メモリトランジスタに非対称な特性を
与えることができる。
【００１１】
【実施例】以下、本発明に係る不揮発性半導体記憶装置
及びその製造方法について、図面を参照して説明する。
図１は、本発明に係る不揮発性半導体記憶装置の一実施
例を示す断面図であり、メモリトランジスタＭ1 ，Ｍ2
が形成されている。１０は半導体基板であり、ソース拡
散層１７S とドレイン拡散層１７D が形成され、ソース
拡散層１７S はメモリトランジスタＭ1 ，Ｍ2 の共通の
ソース拡散であり、このソース拡散層１７S とドレイン
拡散層１７D は、不純物がドープされたポリシリコン層
１５ａ，１５ｂによって形成されており、これらの拡散
層はビット線とソース線として用いられる。１８は増殖
酸化による酸化膜或いは低温酸化によって形成された熱
酸化膜による絶縁膜であり、トンネル酸化膜（ゲート酸
化膜）１８T が同時に形成されている。ポリシリコン層
１５ａ，１５ｂは絶縁膜２０によって覆われ、不純物が
ドープされたポリシリコン層からなる浮遊ゲート１９が
形成され、絶縁膜２０を介して制御ゲート２１が形成さ
れている。この実施例は、ソース拡散層を共通としたメ
モリトランジスタＭ1 ，Ｍ2 であり、それらのドレイン
拡散層１７D をそれぞれビット線として用い、ソース拡
散層１７S をソース線としており、制御ゲートをワード
線として用いる。ビット線間にこのようなソース線を共
通とする二つのメモリトランジスタが配列されて不揮発
性半導体記憶装置が形成されている。
及びその製造方法について、図面を参照して説明する。
図１は、本発明に係る不揮発性半導体記憶装置の一実施
例を示す断面図であり、メモリトランジスタＭ1 ，Ｍ2
が形成されている。１０は半導体基板であり、ソース拡
散層１７S とドレイン拡散層１７D が形成され、ソース
拡散層１７S はメモリトランジスタＭ1 ，Ｍ2 の共通の
ソース拡散であり、このソース拡散層１７S とドレイン
拡散層１７D は、不純物がドープされたポリシリコン層
１５ａ，１５ｂによって形成されており、これらの拡散
層はビット線とソース線として用いられる。１８は増殖
酸化による酸化膜或いは低温酸化によって形成された熱
酸化膜による絶縁膜であり、トンネル酸化膜（ゲート酸
化膜）１８T が同時に形成されている。ポリシリコン層
１５ａ，１５ｂは絶縁膜２０によって覆われ、不純物が
ドープされたポリシリコン層からなる浮遊ゲート１９が
形成され、絶縁膜２０を介して制御ゲート２１が形成さ
れている。この実施例は、ソース拡散層を共通としたメ
モリトランジスタＭ1 ，Ｍ2 であり、それらのドレイン
拡散層１７D をそれぞれビット線として用い、ソース拡
散層１７S をソース線としており、制御ゲートをワード
線として用いる。ビット線間にこのようなソース線を共
通とする二つのメモリトランジスタが配列されて不揮発
性半導体記憶装置が形成されている。
【００１２】この実施例では、ドレイン拡散層１７D と
ソース拡散層１７S は、不純物をドープしたポリシリコ
ン層１５ａ，１５ｂを固相拡散源とし、浅い拡散層とな
っており、ポリシリコン層１５ａ，１５ｂは抵抗値の低
いソース線及びビット線を形成しており、ポリシリコン
層１５ａ，１５ｂはビット線及びソース線に対して直交
するように形成されている。ポリシリコン層１５ａ，１
５ｂは、半導体基板１０間にシリサイド層を形成するこ
とによって、シリサンド拡散源とすることにより、更
に、ビット線抵抗を低下させることができる。又、浮遊
ゲート１９は、ポリシリコンからなり、ドレインカップ
ル比、ソースカップル比を小さくして、ゲートカップル
比を上げている。
ソース拡散層１７S は、不純物をドープしたポリシリコ
ン層１５ａ，１５ｂを固相拡散源とし、浅い拡散層とな
っており、ポリシリコン層１５ａ，１５ｂは抵抗値の低
いソース線及びビット線を形成しており、ポリシリコン
層１５ａ，１５ｂはビット線及びソース線に対して直交
するように形成されている。ポリシリコン層１５ａ，１
５ｂは、半導体基板１０間にシリサイド層を形成するこ
とによって、シリサンド拡散源とすることにより、更
に、ビット線抵抗を低下させることができる。又、浮遊
ゲート１９は、ポリシリコンからなり、ドレインカップ
ル比、ソースカップル比を小さくして、ゲートカップル
比を上げている。
【００１３】次に、図１の不揮発性半導体記憶装置の製
造方法の実施例について、図３及び図４を参照して説明
する。先ず、図３（ａ）に基づき説明すると、半導体基
板１０に素子分離領域であるフィールド酸化膜１１が形
成され、素子分離領域間の活性領域に、約７００℃の温
度で熱処理がなされ、約２００Å以下の厚さの熱酸化膜
によるパッド酸化膜１２が形成される。その後、ＬＰＣ
ＶＤ法（減圧気相成長法）によって、ＬＴＯ（Low-temp
erature oxide)層が約３８０℃で約２０００Åの厚さに
形成される。その後、レジスト膜を塗布してソース及び
ドレイン拡散層が形成される部分を選択的に除去してレ
ジストマスク１４が形成される〔図３（ｂ）〕。
造方法の実施例について、図３及び図４を参照して説明
する。先ず、図３（ａ）に基づき説明すると、半導体基
板１０に素子分離領域であるフィールド酸化膜１１が形
成され、素子分離領域間の活性領域に、約７００℃の温
度で熱処理がなされ、約２００Å以下の厚さの熱酸化膜
によるパッド酸化膜１２が形成される。その後、ＬＰＣ
ＶＤ法（減圧気相成長法）によって、ＬＴＯ（Low-temp
erature oxide)層が約３８０℃で約２０００Åの厚さに
形成される。その後、レジスト膜を塗布してソース及び
ドレイン拡散層が形成される部分を選択的に除去してレ
ジストマスク１４が形成される〔図３（ｂ）〕。
【００１４】続いて、レジストマスク１４により、露出
するＬＴＯ層１３とその下層のパッド酸化膜１２をエッ
チングして、ＬＴＯ層１３ａ及びその下層のパッド酸化
膜１２ａが残される〔図３（ｃ）〕。その後、レジスト
マスク１４が除去される。次に、ＬＰＣＶＤ法によっ
て、ポリシリコン層１５が約６３０℃で約２０００Å以
下の厚さに堆積される〔図３（ｄ）〕。又、ポリシリコ
ン層を堆積した後に、約１００ＫｅＶでドーズ量５×１
０15／cm2 （以下、５Ｅ１５と記載する。）で砒素をイ
オン注入して導電性が付与される。図３（ｅ）に示すよ
うに、レジスト膜１６を塗布して、図４（ａ）の製造工
程に進み、エッチバック法により、レジスト膜１６を除
去してポリシリコン層１５ａ，１５ｂが残される。
するＬＴＯ層１３とその下層のパッド酸化膜１２をエッ
チングして、ＬＴＯ層１３ａ及びその下層のパッド酸化
膜１２ａが残される〔図３（ｃ）〕。その後、レジスト
マスク１４が除去される。次に、ＬＰＣＶＤ法によっ
て、ポリシリコン層１５が約６３０℃で約２０００Å以
下の厚さに堆積される〔図３（ｄ）〕。又、ポリシリコ
ン層を堆積した後に、約１００ＫｅＶでドーズ量５×１
０15／cm2 （以下、５Ｅ１５と記載する。）で砒素をイ
オン注入して導電性が付与される。図３（ｅ）に示すよ
うに、レジスト膜１６を塗布して、図４（ａ）の製造工
程に進み、エッチバック法により、レジスト膜１６を除
去してポリシリコン層１５ａ，１５ｂが残される。
【００１５】続いて、ＬＴＯ層１３ａとその直下のパッ
ド酸化膜１２ａがウエットエッチングによって選択的に
除去され、半導体基板１０が露出され、ポリシリコン層
１５ａ，１５ｂは残される〔図４（ｂ）〕。続いて、Ｎ
2 ／Ｏ2 の混合ガス雰囲気中で約８００℃に加熱され、
約１００Åの厚さの熱酸化膜（トンネル酸化膜）１８T
が形成される。ポリシリコン層１５ｂの表面には、約５
００Åのを厚さの酸化膜１８が形成され、約６３０℃で
約１５００Åの厚さのポリシリコン層をＬＰＣＶＤで堆
積し、燐を不純物として３０ＫｅＶでドーズ量７Ｅ１４
でポリシリコン層にイオン注入した後に、導電性が付与
されたポリシリコン層をパターニングして浮遊ゲート１
９が形成される〔図４（ｃ）〕。
ド酸化膜１２ａがウエットエッチングによって選択的に
除去され、半導体基板１０が露出され、ポリシリコン層
１５ａ，１５ｂは残される〔図４（ｂ）〕。続いて、Ｎ
2 ／Ｏ2 の混合ガス雰囲気中で約８００℃に加熱され、
約１００Åの厚さの熱酸化膜（トンネル酸化膜）１８T
が形成される。ポリシリコン層１５ｂの表面には、約５
００Åのを厚さの酸化膜１８が形成され、約６３０℃で
約１５００Åの厚さのポリシリコン層をＬＰＣＶＤで堆
積し、燐を不純物として３０ＫｅＶでドーズ量７Ｅ１４
でポリシリコン層にイオン注入した後に、導電性が付与
されたポリシリコン層をパターニングして浮遊ゲート１
９が形成される〔図４（ｃ）〕。
【００１６】続いて、ＨＴＯ−ＳｉＮ−ＨＴＯの三層か
らなるＯＮＯ膜からなる絶縁層２０を形成する〔図４
（ｄ）〕。ＨＴＯ（Hot-temperature oxide)膜は、ＬＰ
ＣＶＤ法により厚さ約８０Åに堆積した後、ＲＴＰ（ra
pid thermal process)によりアニールし、続いて、ＬＰ
ＣＶＤ法により厚さ約８０Åの厚さにシリコン窒化膜
（ＳｉＮ）を堆積し、再び、ＨＴＯ膜を厚さ約８０Åに
堆積してアニール工程を経て、三層からなるＯＮＯ膜が
形成される。無論、絶縁層２０はＯＮＯ膜に限定するも
のではなく、誘電率の大きい公知の種々の絶縁膜が用い
られ得る。
らなるＯＮＯ膜からなる絶縁層２０を形成する〔図４
（ｄ）〕。ＨＴＯ（Hot-temperature oxide)膜は、ＬＰ
ＣＶＤ法により厚さ約８０Åに堆積した後、ＲＴＰ（ra
pid thermal process)によりアニールし、続いて、ＬＰ
ＣＶＤ法により厚さ約８０Åの厚さにシリコン窒化膜
（ＳｉＮ）を堆積し、再び、ＨＴＯ膜を厚さ約８０Åに
堆積してアニール工程を経て、三層からなるＯＮＯ膜が
形成される。無論、絶縁層２０はＯＮＯ膜に限定するも
のではなく、誘電率の大きい公知の種々の絶縁膜が用い
られ得る。
【００１７】続いて、ＬＰＣＶＤ法によりポリシリコン
層を約２０００Åの厚さに堆積して約８００℃で燐を拡
散させ、更に、タングステンシリサイド層を約４５０℃
で約２０００Åの厚さに堆積し、このポリシリコン層と
タングステンシリサイド層からなる導電層をパターニン
グして制御ゲート２１が形成される。その後、層間絶縁
層２２が形成されてアルミ配線２３が形成され、パッシ
ベーション膜２４が覆われる。無論、層間絶縁層２２は
リフロー等の処理をすることによって平坦化処理するこ
とが望ましい。
層を約２０００Åの厚さに堆積して約８００℃で燐を拡
散させ、更に、タングステンシリサイド層を約４５０℃
で約２０００Åの厚さに堆積し、このポリシリコン層と
タングステンシリサイド層からなる導電層をパターニン
グして制御ゲート２１が形成される。その後、層間絶縁
層２２が形成されてアルミ配線２３が形成され、パッシ
ベーション膜２４が覆われる。無論、層間絶縁層２２は
リフロー等の処理をすることによって平坦化処理するこ
とが望ましい。
【００１８】次に、本発明に係る不揮発性半導体記憶装
置の他の実施例について図２及び図５基づいて説明す
る。図２は、Ｍはメモリトランジスタの断面図を示して
いる。半導体基板２５には、ソース・ドレイン拡散層３
１S,３１D と低濃度拡散層３２が形成されている。２９
ａは不純物がドープされたポリシリコン層であり、ポリ
シリコン層２９ａの表面に酸化膜３４とトンネル（ゲー
ト）酸化膜３４T が形成され、浮遊ゲート３３が形成さ
れ、絶縁膜（ＯＮＯ膜）３５が形成され、上記と同様な
導電層による制御ゲート３６が形成されている。ポリシ
リコン層２９ａは、固相拡散源としてソース・ドレイン
拡散層３１S,３１D が形成され、同時にビット線として
用いられる。この実施例は、メモリトランジスタＭは、
ドレイン拡散層３１D とソース拡散層３１S をそれぞれ
ビット線とソース線として用い、制御ゲートをワード線
として用いる。ビット線とソース線間に一個のメモリト
ランジスタ配列されて不揮発性半導体記憶装置が形成さ
れている。
置の他の実施例について図２及び図５基づいて説明す
る。図２は、Ｍはメモリトランジスタの断面図を示して
いる。半導体基板２５には、ソース・ドレイン拡散層３
１S,３１D と低濃度拡散層３２が形成されている。２９
ａは不純物がドープされたポリシリコン層であり、ポリ
シリコン層２９ａの表面に酸化膜３４とトンネル（ゲー
ト）酸化膜３４T が形成され、浮遊ゲート３３が形成さ
れ、絶縁膜（ＯＮＯ膜）３５が形成され、上記と同様な
導電層による制御ゲート３６が形成されている。ポリシ
リコン層２９ａは、固相拡散源としてソース・ドレイン
拡散層３１S,３１D が形成され、同時にビット線として
用いられる。この実施例は、メモリトランジスタＭは、
ドレイン拡散層３１D とソース拡散層３１S をそれぞれ
ビット線とソース線として用い、制御ゲートをワード線
として用いる。ビット線とソース線間に一個のメモリト
ランジスタ配列されて不揮発性半導体記憶装置が形成さ
れている。
【００１９】次に、図５（ａ）乃至（ｇ）に基づいて、
図２の実施例の製造方法について説明する。図５（ａ）
は、半導体基板２５の表面に約２００Å以下の厚さのパ
ッド酸化膜２６が形成され、約２０００Å以下の厚さの
ＬＴＯ膜（絶縁膜）２７が形成される。その後、レジス
ト膜が形成され、ソース・ドレイン拡散層が形成される
部分が選択的に除去されたレジストマスク２８が形成さ
れる。続いて、レジストマスク２８により選択的にＬＴ
Ｏ膜２７とその直下のパッド酸化膜２６が除去され、Ｌ
ＴＯ膜２７ａとその直下のパッド酸化膜２６ａが残され
る〔図５（ｂ）〕。その後、レジストマスク２８を除去
し、ＣＶＤ法によってポリシリコン層２９を堆積し、ｎ
+ 型の不純物を均等にイオン注入し、続いて、ビット線
に対して直交方向にｎ- 型の不純物を斜めイオン注入す
る。ポリシリコン層２９ａの不純物濃度は不均一なもの
とすることができる。その後、レジスト膜３０を塗布す
る〔図５（ｃ）〕。無論、ポリシリコン層２９が形成さ
れた後に、上述のような斜めイオン注入することなく、
図５（ｄ）に示すように、エッチバックして、その平坦
面にレジストマスクを設けて、部分的にポリシリコン層
２９ａが露呈するようにし、露呈するポリシリコン層２
９ａに不純物をイオン注入してポリシリコン層２９ａの
不純物濃度分布を不均一なものにしてもよい（図示な
し）。
図２の実施例の製造方法について説明する。図５（ａ）
は、半導体基板２５の表面に約２００Å以下の厚さのパ
ッド酸化膜２６が形成され、約２０００Å以下の厚さの
ＬＴＯ膜（絶縁膜）２７が形成される。その後、レジス
ト膜が形成され、ソース・ドレイン拡散層が形成される
部分が選択的に除去されたレジストマスク２８が形成さ
れる。続いて、レジストマスク２８により選択的にＬＴ
Ｏ膜２７とその直下のパッド酸化膜２６が除去され、Ｌ
ＴＯ膜２７ａとその直下のパッド酸化膜２６ａが残され
る〔図５（ｂ）〕。その後、レジストマスク２８を除去
し、ＣＶＤ法によってポリシリコン層２９を堆積し、ｎ
+ 型の不純物を均等にイオン注入し、続いて、ビット線
に対して直交方向にｎ- 型の不純物を斜めイオン注入す
る。ポリシリコン層２９ａの不純物濃度は不均一なもの
とすることができる。その後、レジスト膜３０を塗布す
る〔図５（ｃ）〕。無論、ポリシリコン層２９が形成さ
れた後に、上述のような斜めイオン注入することなく、
図５（ｄ）に示すように、エッチバックして、その平坦
面にレジストマスクを設けて、部分的にポリシリコン層
２９ａが露呈するようにし、露呈するポリシリコン層２
９ａに不純物をイオン注入してポリシリコン層２９ａの
不純物濃度分布を不均一なものにしてもよい（図示な
し）。
【００２０】続いて、図５（ｄ）に示すように、レジス
ト膜３０とポリシリコン層２９をエッチバックにより除
去してＬＴＯ膜２７ａの先端面が露呈させ、ポリシリコ
ン層２９ａが形成される。その後、ポリシリコン層２９
ａに挟まれたＬＴＯ膜２４ａとその下層のパッド酸化膜
２９ａが除去される〔図５（ｅ）〕。次に、熱処理工程
を経て、ポリシリコン層２９ａにドープされた不純物を
拡散させてｎ+ とｎ- 型の拡散層が形成されて、ソース
・ドレイン拡散層３１S,３１ D 及び低濃度拡散層３２が
形成されると共に、酸化膜３４とトンネル（ゲート）酸
化膜３４T が形成される〔図５（ｆ）〕。
ト膜３０とポリシリコン層２９をエッチバックにより除
去してＬＴＯ膜２７ａの先端面が露呈させ、ポリシリコ
ン層２９ａが形成される。その後、ポリシリコン層２９
ａに挟まれたＬＴＯ膜２４ａとその下層のパッド酸化膜
２９ａが除去される〔図５（ｅ）〕。次に、熱処理工程
を経て、ポリシリコン層２９ａにドープされた不純物を
拡散させてｎ+ とｎ- 型の拡散層が形成されて、ソース
・ドレイン拡散層３１S,３１ D 及び低濃度拡散層３２が
形成されると共に、酸化膜３４とトンネル（ゲート）酸
化膜３４T が形成される〔図５（ｆ）〕。
【００２１】続いて、上記実施例のように、ポリシリコ
ン層をＣＶＤ法によって堆積した後、イオン注入して導
電性が付与される。その後、導電性が与えられたポリシ
リコン層がパターニングされて、浮遊ゲート３３が形成
される。続いて、浮遊ゲート３３を覆うようにＯＮＯ膜
等の絶縁層３５が形成され、制御ゲート３６が形成され
る〔図５（ｇ）〕。更に、図４で示したように、アルミ
配線による主ビット線や主ソース線等を形成しパッシベ
ーション等が施され、不揮発性半導体記憶装置が形成さ
れる。
ン層をＣＶＤ法によって堆積した後、イオン注入して導
電性が付与される。その後、導電性が与えられたポリシ
リコン層がパターニングされて、浮遊ゲート３３が形成
される。続いて、浮遊ゲート３３を覆うようにＯＮＯ膜
等の絶縁層３５が形成され、制御ゲート３６が形成され
る〔図５（ｇ）〕。更に、図４で示したように、アルミ
配線による主ビット線や主ソース線等を形成しパッシベ
ーション等が施され、不揮発性半導体記憶装置が形成さ
れる。
【００２２】又、ソース・ドレイン拡散層に低濃度拡散
層を形成する場合、ビット線に対して垂直な方向に斜め
イオン注入することによって、固相拡散源であるポリシ
リコン層に偏った不純物濃度分布を持たせて非対称な拡
散層を形成することができる。例えば、左から斜めイオ
ン注入して比較的不純物濃度を高濃度にポリシリコン層
に注入し、又、左から斜めイオン注入して不純物濃度を
低濃度にイオン注入し、ｎ+ 型とｎ- 型（低濃度）の拡
散層を形成する。又、拡散係数の異なる不純物を用い
て、ｎ+ 型とｎ- 型の拡散層を形成することができる。
無論、この実施例に於いても、シリサイド層を形成する
金属を、半導体基板とポリシリコン層の間に挟むこと
で、シリサイド層をソース・ドレイン拡散層の拡散源と
して用いられ得ると共に、ビット線（ソース線）として
用いることができることは明らかである。
層を形成する場合、ビット線に対して垂直な方向に斜め
イオン注入することによって、固相拡散源であるポリシ
リコン層に偏った不純物濃度分布を持たせて非対称な拡
散層を形成することができる。例えば、左から斜めイオ
ン注入して比較的不純物濃度を高濃度にポリシリコン層
に注入し、又、左から斜めイオン注入して不純物濃度を
低濃度にイオン注入し、ｎ+ 型とｎ- 型（低濃度）の拡
散層を形成する。又、拡散係数の異なる不純物を用い
て、ｎ+ 型とｎ- 型の拡散層を形成することができる。
無論、この実施例に於いても、シリサイド層を形成する
金属を、半導体基板とポリシリコン層の間に挟むこと
で、シリサイド層をソース・ドレイン拡散層の拡散源と
して用いられ得ると共に、ビット線（ソース線）として
用いることができることは明らかである。
【００２３】上述のように、本発明の不揮発性半導体記
憶装置及びその製造方法は、上記の実施例に限定するこ
となく、個々の製造技術は、種々の公知の方法によって
なし得ることは明らかである。又、トンネル酸化膜は、
その動作モードに応じて、ゲート酸化膜と称する場合も
あり、ゲート酸化膜を含むものである。又、固相拡散源
であるポリシリコン層の表面には、熱酸化膜による絶縁
層が形成されており、この絶縁層は、７００乃至８００
℃の低温酸化によって形成することによって、良質の酸
化膜を形成することができる。又、ポリシリコン層を酸
素を含む雰囲気中で熱処理を行って増速酸化することに
よって、その表面に厚い酸化膜を形成することができ
る。
憶装置及びその製造方法は、上記の実施例に限定するこ
となく、個々の製造技術は、種々の公知の方法によって
なし得ることは明らかである。又、トンネル酸化膜は、
その動作モードに応じて、ゲート酸化膜と称する場合も
あり、ゲート酸化膜を含むものである。又、固相拡散源
であるポリシリコン層の表面には、熱酸化膜による絶縁
層が形成されており、この絶縁層は、７００乃至８００
℃の低温酸化によって形成することによって、良質の酸
化膜を形成することができる。又、ポリシリコン層を酸
素を含む雰囲気中で熱処理を行って増速酸化することに
よって、その表面に厚い酸化膜を形成することができ
る。
【００２４】無論、トンネル酸化膜は、上述のようなポ
リシリコン層に増速酸化や低温酸化によって形成して、
ポリシリコン層の表面に形成される絶縁膜と同時に形成
してもよいが、ソース・ドレイン拡散層が形成された後
に、ソース・ドレイン拡散層間の半導体基板表面に形成
された酸化膜を除去して、再び、良質の酸化膜を形成し
てトンネル酸化膜としてもよいことは明らかである。
又、浮遊ゲート型のメモリトランジスタのソース・ドレ
イン拡散層が固相拡散源によって形成されており、メモ
リアレイの微細化に適しているが、メモリアレイの周辺
回路のＭＯＳトランジスタに用いられ得ることは明らか
である。無論、図１のソース拡散層を共通とする２つの
メモリトランジスタを備える不揮発性半導体記憶装置や
図２のビット線とソース線間に１つのメモリトランジス
タを備える不揮発性半導体記憶装置に限定するものでは
なく、種々の形態のメモリセルに適応することができる
ことは明らかである。
リシリコン層に増速酸化や低温酸化によって形成して、
ポリシリコン層の表面に形成される絶縁膜と同時に形成
してもよいが、ソース・ドレイン拡散層が形成された後
に、ソース・ドレイン拡散層間の半導体基板表面に形成
された酸化膜を除去して、再び、良質の酸化膜を形成し
てトンネル酸化膜としてもよいことは明らかである。
又、浮遊ゲート型のメモリトランジスタのソース・ドレ
イン拡散層が固相拡散源によって形成されており、メモ
リアレイの微細化に適しているが、メモリアレイの周辺
回路のＭＯＳトランジスタに用いられ得ることは明らか
である。無論、図１のソース拡散層を共通とする２つの
メモリトランジスタを備える不揮発性半導体記憶装置や
図２のビット線とソース線間に１つのメモリトランジス
タを備える不揮発性半導体記憶装置に限定するものでは
なく、種々の形態のメモリセルに適応することができる
ことは明らかである。
【００２５】
【発明の効果】上述のように、本発明によれば、不揮発
性半導体記憶装置を形成するメモリトランジスタのソー
ス及びドレイン拡散層が固相拡散源で形成されており、
これらの拡散層は接合深さが浅く形成されており、横方
向拡散の広がりを抑制することができるので、微細化に
極めて適している利点がある。又、ソース及びドレイン
拡散層を形成する為の固相拡散源をソース線やビット線
として用いており、ソース線やビット線の抵抗値を低抵
抗とすることができるので、高速動作が可能な不揮発性
半導体記憶装置を提供できる利点がある。
性半導体記憶装置を形成するメモリトランジスタのソー
ス及びドレイン拡散層が固相拡散源で形成されており、
これらの拡散層は接合深さが浅く形成されており、横方
向拡散の広がりを抑制することができるので、微細化に
極めて適している利点がある。又、ソース及びドレイン
拡散層を形成する為の固相拡散源をソース線やビット線
として用いており、ソース線やビット線の抵抗値を低抵
抗とすることができるので、高速動作が可能な不揮発性
半導体記憶装置を提供できる利点がある。
【００２６】又、不純物が導入されたポリシリコン層の
表面に低温酸化或いは増速酸化することによって、ポリ
シリコン層の表面に緻密な酸化膜を形成することができ
るので、浮遊ゲートをチャネル領域からソース及びドレ
イン拡散層の直上のポリシリコン層に延在させることが
できる。従って、従来のように浮遊ゲートを二層にする
ことなく、浮遊ゲート・制御ゲート間容量を大きくする
ことができるのでカップリング比を大きく設定すること
ができる利点がある。
表面に低温酸化或いは増速酸化することによって、ポリ
シリコン層の表面に緻密な酸化膜を形成することができ
るので、浮遊ゲートをチャネル領域からソース及びドレ
イン拡散層の直上のポリシリコン層に延在させることが
できる。従って、従来のように浮遊ゲートを二層にする
ことなく、浮遊ゲート・制御ゲート間容量を大きくする
ことができるのでカップリング比を大きく設定すること
ができる利点がある。
【００２７】又、本発明によれば、固相拡散源がビット
線或いはソース線を兼ねており、ビット線或いはソース
線を形成する為のアライメントマージンを無視すること
ができる利点があり、横方向拡散を極めて少なくできる
ので、微細化に極めて良好な不揮発性半導体記憶装置の
製造方法を提供できる利点がある。又、本発明によれ
ば、固相拡散源でソース及びドレイン拡散層が形成され
ており、浮遊ゲートによるセルフアライメントによって
ソース及びドレイン拡散層を形成する必要がなく、又、
ソース及びドレイン拡散層の半導体基板面に厚い酸化膜
が形成されないので、チャネル部とソース及びドレイン
拡散層との境界に段差ができない利点があり、メモリト
ランジスタとして良好な電気的特性を得ることができ
る。又、ポリシリコン層等からなる固相拡散源の表面に
半導体基板面に厚い酸化膜が形成されるので、その上に
浮遊ゲートを形成することができるので、広い表面積が
形成され、浮遊ゲート・制御ゲート間容量を大きく設定
することができる。又、シリサンド層は、熱処理等によ
るシリサイドの凝集が生じたとしてもポリシリコン層と
半導体基板とのサンドイッチ構造となっている為に、コ
ンタクト不良等が特性劣化を最小限に留めることができ
る利点がある。
線或いはソース線を兼ねており、ビット線或いはソース
線を形成する為のアライメントマージンを無視すること
ができる利点があり、横方向拡散を極めて少なくできる
ので、微細化に極めて良好な不揮発性半導体記憶装置の
製造方法を提供できる利点がある。又、本発明によれ
ば、固相拡散源でソース及びドレイン拡散層が形成され
ており、浮遊ゲートによるセルフアライメントによって
ソース及びドレイン拡散層を形成する必要がなく、又、
ソース及びドレイン拡散層の半導体基板面に厚い酸化膜
が形成されないので、チャネル部とソース及びドレイン
拡散層との境界に段差ができない利点があり、メモリト
ランジスタとして良好な電気的特性を得ることができ
る。又、ポリシリコン層等からなる固相拡散源の表面に
半導体基板面に厚い酸化膜が形成されるので、その上に
浮遊ゲートを形成することができるので、広い表面積が
形成され、浮遊ゲート・制御ゲート間容量を大きく設定
することができる。又、シリサンド層は、熱処理等によ
るシリサイドの凝集が生じたとしてもポリシリコン層と
半導体基板とのサンドイッチ構造となっている為に、コ
ンタクト不良等が特性劣化を最小限に留めることができ
る利点がある。
【００２８】又、本発明によれば、トンネル酸化膜は、
７００〜８００℃の低温で形成されており、高濃度不純
物を含むポリシリコン層からチャネル部へのオートドー
ピングを防止することができると共に、増速酸化比を大
きくとることができるので、トンネル酸化膜が形成され
ると同時に、ポリシリコン層に良質の熱酸化膜が形成さ
れ、この熱酸化膜を浮遊ゲートとの絶縁膜として用いる
ことにより、ポリシリコン層と浮遊ゲート間のリーク電
流の防止やドレインカップル比或いはソースカップル比
を低下させることができる利点がある。又、ポリシリコ
ン層に良質の酸化膜が形成されるので、その段差に浮遊
ゲートを乗せることができるので、浮遊ゲートの表面積
を大きく設定することができる利点がある。更に、浮遊
ゲートを二層にした従来の不揮発性半導体記憶装置で
は、浮遊ゲートの一層の導電層の表面に絶縁層が完全に
除去されずにそのまま第二の導電層が形成されるおそれ
があるが、本発明の製造方法によれば、このような問題
点が解決されると共に、製造工程を簡便なものとするこ
とができる利点がある。
７００〜８００℃の低温で形成されており、高濃度不純
物を含むポリシリコン層からチャネル部へのオートドー
ピングを防止することができると共に、増速酸化比を大
きくとることができるので、トンネル酸化膜が形成され
ると同時に、ポリシリコン層に良質の熱酸化膜が形成さ
れ、この熱酸化膜を浮遊ゲートとの絶縁膜として用いる
ことにより、ポリシリコン層と浮遊ゲート間のリーク電
流の防止やドレインカップル比或いはソースカップル比
を低下させることができる利点がある。又、ポリシリコ
ン層に良質の酸化膜が形成されるので、その段差に浮遊
ゲートを乗せることができるので、浮遊ゲートの表面積
を大きく設定することができる利点がある。更に、浮遊
ゲートを二層にした従来の不揮発性半導体記憶装置で
は、浮遊ゲートの一層の導電層の表面に絶縁層が完全に
除去されずにそのまま第二の導電層が形成されるおそれ
があるが、本発明の製造方法によれば、このような問題
点が解決されると共に、製造工程を簡便なものとするこ
とができる利点がある。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
例を示す断面図である。
例を示す断面図である。
【図２】本発明に係る不揮発性半導体記憶装置の他の実
施例を示す断面図である。
施例を示す断面図である。
【図３】（ａ）〜（ｅ）は、図１の製造工程の一実施例
を示す断面図である。
を示す断面図である。
【図４】（ａ）〜（ｅ）は、図３（ｅ）に続く、製造工
程を示す断面図である。
程を示す断面図である。
【図５】（ａ）〜（ｇ）は、図２のの製造工程の一実施
例を示す断面図である。
例を示す断面図である。
【図６】従来の不揮発性半導体記憶装置の一例を示す断
面図である。
面図である。
【図７】従来の不揮発性半導体記憶装置の他の例を示す
断面図である。
断面図である。
Ｍ，Ｍ1 ，Ｍ2 メモリトランジスタ １０，２５ 半導体基板 １１ フィールド酸化膜 １２，２６ パッド酸化膜 １３，２７ ＬＴＯ膜（絶縁膜） １４ レジストマスク １５，１５ａ，１５ｂ，２９ ポリシリコン層 １６ レジスト膜 １７D ，３１D ドレイン拡散層 １７S ，３１S ソース拡散層 １８，３４ 絶縁膜 １８T ，３４T トンネル酸化膜 １９，３３ 浮遊ゲート ２０，３５ 絶縁膜 ２１，３６ 制御ゲート ２２ 絶縁層 ２３ 配線 ２４ パッシベーション膜 ３０ レジスト膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (7)
- 【請求項１】 浮遊ゲート型の不揮発性半導体記憶装置
に於いて、 固相拡散源によってソース又はドレイン拡散層を形成す
ると共に、ソース線又はビット線方向に連続する該固相
拡散源をソース線又はビット線として用いることを特徴
とする不揮発性半導体記憶装置。 - 【請求項２】 浮遊ゲート型の不揮発性半導体記憶装置
に於いて、 前記固相拡散源が不純物を導入したポリシリコン層又は
不純物を導入したポリシリコン層とその下層に形成した
シリサイド層、又は不純物を導入したシリサイド層とそ
の上に形成したポリシリコンとからなることを特徴とす
る請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 浮遊ゲート型の不揮発性半導体記憶装置
に於いて、 ソース線又はビット線を形成する前記固相拡散源をワー
ド線に対して直行するように配置してなることを特徴と
する請求項１又は２に記載の不揮発性半導体記憶装置。 - 【請求項４】 不揮発性半導体記憶装置の製造方法に於
いて、 半導体基板面に薄い酸化膜と第１絶縁膜を順次形成する
工程と、 ソース及びドレイン拡散層が形成される領域の前記第１
絶縁膜とその直下の酸化膜を除去して前記半導体基板面
を露出する工程と、 前記第１絶縁膜を形成した前記半導体基板面にポリシリ
コン層又はポリシリコン層とその下層にシリサイド層と
を形成する工程と、 前記ポリシリコン層に不純物を導入する工程と、 レジスト膜を塗布後、エッチバックして前記第１絶縁膜
の先端面を露出する工程と、 先端面が露出した前記第１絶縁膜とその直下の酸化膜を
除去する工程と、 該半導体基板に残る前記ポリシリコン層に導入した不純
物を該半導体基板に拡散させてソース及びドレイン拡散
層を形成し、前記ポリシリコン層の表面に酸化膜を形成
すると共に、トンネル酸化膜を形成する工程と、 浮遊ゲートとなる導電層が前記トンネル酸化膜を覆っ
て、酸化膜で覆われた前記ポリシリコン層に延在するよ
うに形成する工程と、 前記浮遊ゲートを覆って延在する第２絶縁膜を形成する
工程と、 前記第２絶縁膜に第２導電層を形成して制御ゲートを形
成する工程と、 からなることを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項５】 不揮発性半導体記憶装置の製造方法に於
いて、 不純物を含む前記ポリシリコン層の表面に、低温酸化に
よって酸化膜を形成することを特徴とする請求項４に記
載の不揮発性半導体記憶装置の製造方法。 - 【請求項６】 不揮発性半導体記憶装置の製造方法に於
いて、 不純物を含む前記ポリシリコン層の表面に、増速酸化に
より厚い酸化膜を形成することを特徴とする請求項４に
記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 不揮発性半導体記憶装置の製造方法に於
いて、 斜めイオン注入によって前記ポリシリコン層の不純物濃
度を不均一に分布させることを特徴とする請求４に記載
の不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245331A JPH07106443A (ja) | 1993-09-30 | 1993-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5245331A JPH07106443A (ja) | 1993-09-30 | 1993-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106443A true JPH07106443A (ja) | 1995-04-21 |
Family
ID=17132079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5245331A Withdrawn JPH07106443A (ja) | 1993-09-30 | 1993-09-30 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106443A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429072B1 (en) | 1998-06-12 | 2002-08-06 | Nec Corporation | Method of forming a floating gate memory cell structure |
| WO2006129341A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置およびその製造方法 |
-
1993
- 1993-09-30 JP JP5245331A patent/JPH07106443A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429072B1 (en) | 1998-06-12 | 2002-08-06 | Nec Corporation | Method of forming a floating gate memory cell structure |
| WO2006129341A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 半導体装置およびその製造方法 |
| US7943982B2 (en) | 2005-05-30 | 2011-05-17 | Spansion Llc | Semiconductor device having laminated electronic conductor on bit line |
| US8278171B2 (en) | 2005-05-30 | 2012-10-02 | Spansion Llc | Fabrication method for semiconductor device having laminated electronic conductor on bit line |
| JP5053084B2 (ja) * | 2005-05-30 | 2012-10-17 | スパンション エルエルシー | 半導体装置およびその製造方法 |
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| Date | Code | Title | Description |
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