JP3232161B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体基板上のポリシリコンからの拡散に
よりソース、ドレイン拡散層を形成する構造の半導体装
置の製造方法に関する。
に関し、特に半導体基板上のポリシリコンからの拡散に
よりソース、ドレイン拡散層を形成する構造の半導体装
置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法において
は、「S.Kimura et al,IEDM Tech.dig.,pp950-952,199
1」に記載のように、半導体基板上にポリシリコンを堆
積し、該ポリシリコンの全面に酸化膜を堆積しパターニ
ングを行い、その後前記ポリシリコンからの拡散により
半導体基板表面近傍にソース、ドレイン拡散層を形成し
ていた。
は、「S.Kimura et al,IEDM Tech.dig.,pp950-952,199
1」に記載のように、半導体基板上にポリシリコンを堆
積し、該ポリシリコンの全面に酸化膜を堆積しパターニ
ングを行い、その後前記ポリシリコンからの拡散により
半導体基板表面近傍にソース、ドレイン拡散層を形成し
ていた。
【０００３】
【発明が解決しようとする課題】従来の半導体装置の製
造方法においては、前記ポリシリコンをパターニングす
る工程で、チャンネル領域上の前記ポリシリコンをエッ
チングする際、半導体基板は該ポリシリコンと同質のシ
リコンであるためエッチングの終点を検出するのが困難
であり、半導体基板をも削ってしまい、これによりチャ
ンネル表面の平坦性が劣化しキャリアの移動度が低下
し、トランジスタの駆動能力が低下するという問題があ
った。
造方法においては、前記ポリシリコンをパターニングす
る工程で、チャンネル領域上の前記ポリシリコンをエッ
チングする際、半導体基板は該ポリシリコンと同質のシ
リコンであるためエッチングの終点を検出するのが困難
であり、半導体基板をも削ってしまい、これによりチャ
ンネル表面の平坦性が劣化しキャリアの移動度が低下
し、トランジスタの駆動能力が低下するという問題があ
った。
【０００４】そこで本発明は、チャンネル領域上のポリ
シリコンをエッチングする際、その下の半導体基板が削
れてしまうことなく、良好な平坦性を持つチャンネル表
面を実現することができる半導体装置の製造方法を提供
することを目的とする。
シリコンをエッチングする際、その下の半導体基板が削
れてしまうことなく、良好な平坦性を持つチャンネル表
面を実現することができる半導体装置の製造方法を提供
することを目的とする。
【０００５】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、第一導電型半導体基板上に、素子分離
酸化膜を形成する工程と、この工程の後、前記半導体基
板上にポリシリコンを堆積し、選択的に該ポリシリコン
を酸化し、これによりできる酸化膜を除去することによ
り、該ポリシリコンの、チャンネル領域上以外の少なく
とも一部の膜厚を、チャンネル上のポリシリコンの膜厚
よりも薄くする工程と、この工程の後、イオン注入によ
り、前記ポリシリコンに第二導電型の不純物を導入する
工程と、この工程の後、レジスト塗布及びパターニング
の後、前記膜厚の薄いポリシリコン部分下の前記素子分
離酸化膜をエッチング終点検知手段として該ポリシリコ
ンにエッチングを施すことにより、チャンネル領域上の
該ポリシリコンの一部を残す工程と、この工程の後、前
記チャンネル領域上に残っているポリシリコンを酸化
し、該酸化されたポリシリコンを除去する工程と、前記
ポリシリコンからの拡散により前記半導体基板中に第二
導電型拡散層を形成する工程とを有する。その場合、前
記酸化されたポリシリコンを除去した後、チャンネル領
域の半導体基板を酸化することにより、該半導体基板上
にゲート絶縁膜を形成する工程を更に含むことが好まし
い。
置の製造方法は、第一導電型半導体基板上に、素子分離
酸化膜を形成する工程と、この工程の後、前記半導体基
板上にポリシリコンを堆積し、選択的に該ポリシリコン
を酸化し、これによりできる酸化膜を除去することによ
り、該ポリシリコンの、チャンネル領域上以外の少なく
とも一部の膜厚を、チャンネル上のポリシリコンの膜厚
よりも薄くする工程と、この工程の後、イオン注入によ
り、前記ポリシリコンに第二導電型の不純物を導入する
工程と、この工程の後、レジスト塗布及びパターニング
の後、前記膜厚の薄いポリシリコン部分下の前記素子分
離酸化膜をエッチング終点検知手段として該ポリシリコ
ンにエッチングを施すことにより、チャンネル領域上の
該ポリシリコンの一部を残す工程と、この工程の後、前
記チャンネル領域上に残っているポリシリコンを酸化
し、該酸化されたポリシリコンを除去する工程と、前記
ポリシリコンからの拡散により前記半導体基板中に第二
導電型拡散層を形成する工程とを有する。その場合、前
記酸化されたポリシリコンを除去した後、チャンネル領
域の半導体基板を酸化することにより、該半導体基板上
にゲート絶縁膜を形成する工程を更に含むことが好まし
い。
【０００６】
【作用】本発明にかかる半導体装置の製造方法において
は、半導体基板上に堆積したポリシリコンの、チャンネ
ル領域上以外の少なくとも一部の膜厚を、チャンネル領
域上のポリシリコンの膜厚よりも薄くすることにより、
該ポリシリコンをエッチングする際、該薄くした部分の
ポリシリコン下の素子分離酸化膜が露出した時点でエッ
チングを終了することにより、チャンネル領域上のポリ
シリコンを部分的に半導体基板上に残し、それを酸化し
て、半導体基板の材料であるシリコンとは異質の、酸化
膜にしてから該酸化膜を除去することにより、半導体基
板のチャンネル領域表面における削れを防止する。更
に、上記のようにチャンネル領域上のポリシリコンを酸
化してから該酸化膜を除去した後、改めてチャンネル領
域上に、半導体基板の材料である単結晶シリコンを酸化
してゲート絶縁膜を形成することにより、ポリシリコン
を酸化した前記酸化膜よりも欠陥密度の低い良質のゲー
ト絶縁膜が実現できる。
は、半導体基板上に堆積したポリシリコンの、チャンネ
ル領域上以外の少なくとも一部の膜厚を、チャンネル領
域上のポリシリコンの膜厚よりも薄くすることにより、
該ポリシリコンをエッチングする際、該薄くした部分の
ポリシリコン下の素子分離酸化膜が露出した時点でエッ
チングを終了することにより、チャンネル領域上のポリ
シリコンを部分的に半導体基板上に残し、それを酸化し
て、半導体基板の材料であるシリコンとは異質の、酸化
膜にしてから該酸化膜を除去することにより、半導体基
板のチャンネル領域表面における削れを防止する。更
に、上記のようにチャンネル領域上のポリシリコンを酸
化してから該酸化膜を除去した後、改めてチャンネル領
域上に、半導体基板の材料である単結晶シリコンを酸化
してゲート絶縁膜を形成することにより、ポリシリコン
を酸化した前記酸化膜よりも欠陥密度の低い良質のゲー
ト絶縁膜が実現できる。
【０００７】
【実施例】以下、図１乃至図３を用いて本発明に係る半
導体装置の製造方法の一実施例を説明する。図１乃至図
３は実施例による半導体装置の製造方法を工程順に示す
概略断面図である。
導体装置の製造方法の一実施例を説明する。図１乃至図
３は実施例による半導体装置の製造方法を工程順に示す
概略断面図である。
【０００８】まず、図１（ａ）に示すように、第一導電
型半導体基板１上にＳｉＯ2 からなる素子分離膜２を形
成し、ポリシリコン膜３を膜厚３００ｎｍ程度になるよ
うに堆積する。
型半導体基板１上にＳｉＯ2 からなる素子分離膜２を形
成し、ポリシリコン膜３を膜厚３００ｎｍ程度になるよ
うに堆積する。
【０００９】次に、図１（ｂ）に示すように、ポリシリ
コン膜３上に、酸化防止材として例えばシリコン窒化膜
４を堆積し、公知のフォトリソグラフィー法により所定
形状にパターニングを行う。
コン膜３上に、酸化防止材として例えばシリコン窒化膜
４を堆積し、公知のフォトリソグラフィー法により所定
形状にパターニングを行う。
【００１０】次に、図１（ｃ）に示すように、酸素雰囲
気でアニールすることにより、シリコン窒化膜４で被覆
されていない部分のポリシリコン膜３を酸化し、酸化膜
５を形成する。このとき、酸化膜５の膜厚は、酸化時間
を調節することにより、容易にかつ精度良く制御でき
る。
気でアニールすることにより、シリコン窒化膜４で被覆
されていない部分のポリシリコン膜３を酸化し、酸化膜
５を形成する。このとき、酸化膜５の膜厚は、酸化時間
を調節することにより、容易にかつ精度良く制御でき
る。
【００１１】次に、図１（ｄ）に示すように、酸化膜５
及びシリコン窒化膜４を除去する。
及びシリコン窒化膜４を除去する。
【００１２】次に、図２（ａ）に示すように、該半導体
装置の全面に、第二導電型の不純物として砒素を例えば
３０ｋｅＶ，１×１０16／ｃｍ2 の条件でイオン注入６
を行う。
装置の全面に、第二導電型の不純物として砒素を例えば
３０ｋｅＶ，１×１０16／ｃｍ2 の条件でイオン注入６
を行う。
【００１３】次に、図２（ｂ）に示すように、ポリシリ
コン膜３上にレジスト７を塗布し、公知のフォトリソグ
ラフィー法によりパターニングを行った後、素子分離膜
２をストッパーとしてポリシリコン膜３にエッチングを
施す。この時エッチングガスとして例えばＳＦ6 とＣｌ
2 とを用い、またエッチングの終点検出は、公知の方法
で行う。この結果、チャンネル領域上においてはポリシ
リコン膜３は完全にはエッチングされず、その一部８が
残る。
コン膜３上にレジスト７を塗布し、公知のフォトリソグ
ラフィー法によりパターニングを行った後、素子分離膜
２をストッパーとしてポリシリコン膜３にエッチングを
施す。この時エッチングガスとして例えばＳＦ6 とＣｌ
2 とを用い、またエッチングの終点検出は、公知の方法
で行う。この結果、チャンネル領域上においてはポリシ
リコン膜３は完全にはエッチングされず、その一部８が
残る。
【００１４】次に、図２（ｃ）に示すように、酸素雰囲
気でアニールすることにより、残りのポリシリコン膜３
を酸化し酸化膜９を形成する。酸化条件は、例えばWet
Ｏ2雰囲気で９００℃、２０分間行う。この熱酸化の
際、ポリシリコン膜３からの砒素イオンの拡散により半
導体基板１表面近傍に第二導電型のソース、ドレイン拡
散層１０が形成される。
気でアニールすることにより、残りのポリシリコン膜３
を酸化し酸化膜９を形成する。酸化条件は、例えばWet
Ｏ2雰囲気で９００℃、２０分間行う。この熱酸化の
際、ポリシリコン膜３からの砒素イオンの拡散により半
導体基板１表面近傍に第二導電型のソース、ドレイン拡
散層１０が形成される。
【００１５】次に、酸化膜９上にレジストを塗布し、公
知のフォトリソグラフィー法によりパターニングを行
い、酸化膜エッチングを行うことによりチャンネル領域
上の酸化膜９を除去する。然る後、図３に示すように、
チャンネル領域の半導体基板１を熱酸化することによ
り、ゲート絶縁膜１１を膜厚６ｎｍ程度になるように形
成する。
知のフォトリソグラフィー法によりパターニングを行
い、酸化膜エッチングを行うことによりチャンネル領域
上の酸化膜９を除去する。然る後、図３に示すように、
チャンネル領域の半導体基板１を熱酸化することによ
り、ゲート絶縁膜１１を膜厚６ｎｍ程度になるように形
成する。
【００１６】次に、図３に示すように、ゲート絶縁膜１
１上に、ポリシリコンによりゲート電極１２を形成し、
然る後該半導体装置の全面に層間絶縁膜１３を形成し、
然る後層間絶縁膜１３をポリシリコン膜３に至るまで開
孔し、ソース、ドレイン引出電極１４を形成する。
１上に、ポリシリコンによりゲート電極１２を形成し、
然る後該半導体装置の全面に層間絶縁膜１３を形成し、
然る後層間絶縁膜１３をポリシリコン膜３に至るまで開
孔し、ソース、ドレイン引出電極１４を形成する。
【００１７】
【発明の効果】以上説明したように本発明によれば、チ
ャンネル領域上のポリシリコンをエッチングする際、エ
ッチングの終点を確実に検知することができるため、半
導体基板のチャンネル領域表面における削れを防止する
ことができ、この結果良好な平坦性を持つチャンネル表
面を得ることができ、所望の特性の半導体装置を実現す
ることができる。
ャンネル領域上のポリシリコンをエッチングする際、エ
ッチングの終点を確実に検知することができるため、半
導体基板のチャンネル領域表面における削れを防止する
ことができ、この結果良好な平坦性を持つチャンネル表
面を得ることができ、所望の特性の半導体装置を実現す
ることができる。
【図１】本発明の一実施例による半導体装置の製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
【図２】本発明の一実施例による半導体装置の製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
【図３】本発明の一実施例による半導体装置の製造方法
を説明するための概略断面図である。
を説明するための概略断面図である。
１ 第一導電型半導体基板 ２ 素子分離膜 ３ ポリシリコン膜 ５ 選択的酸化による酸化膜 ６ イオン注入 ７ レジスト ８ チャンネル領域上に残されたポリシリコン膜の一部 ９ 酸化膜 １０ 第二導電型拡散層 １１ ゲート絶縁膜
Claims (2)
- 【請求項１】 第一導電型半導体基板上に、素子分離酸
化膜を形成する第一の工程と、 この第一の工程の後、前記半導体基板上にポリシリコン
を堆積し、選択的に該ポリシリコンを酸化し、これによ
りできる酸化膜を除去することにより、該ポリシリコン
の膜厚を、部分的にチャンネル上のポリシリコンの膜厚
よりも薄くする第二の工程と、 この第二の工程の後、イオン注入により、前記ポリシリ
コンに第二導電型の不純物を導入する第三の工程と、 この第三の工程の後、レジスト塗布及びパターニングの
後、前記膜厚の薄いポリシリコン部分下の前記素子分離
酸化膜をエッチング終点検知手段として該ポリシリコン
にエッチングを施すことにより、チャンネル領域上の該
ポリシリコンの一部を残す第四の工程と、 この第四の工程の後、前記チャンネル領域上に残ってい
るポリシリコンを酸化し、該酸化されたポリシリコンを
除去する第五の工程と、 前記ポリシリコンからの拡散により前記半導体基板中に
第二導電型拡散層を形成する第六の工程とを有すること
を特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、前記第五の工程は、前記酸化されたポリシリ
コンを除去した後、チャンネル領域の半導体基板を酸化
することにより、該半導体基板上にゲート絶縁膜を形成
する工程を更に含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12351893A JP3232161B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12351893A JP3232161B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06310530A JPH06310530A (ja) | 1994-11-04 |
| JP3232161B2 true JP3232161B2 (ja) | 2001-11-26 |
Family
ID=14862603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12351893A Expired - Fee Related JP3232161B2 (ja) | 1993-04-27 | 1993-04-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3232161B2 (ja) |
-
1993
- 1993-04-27 JP JP12351893A patent/JP3232161B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06310530A (ja) | 1994-11-04 |
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