JPH07104851B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH07104851B2 JPH07104851B2 JP61083493A JP8349386A JPH07104851B2 JP H07104851 B2 JPH07104851 B2 JP H07104851B2 JP 61083493 A JP61083493 A JP 61083493A JP 8349386 A JP8349386 A JP 8349386A JP H07104851 B2 JPH07104851 B2 JP H07104851B2
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- input
- function
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Microcomputers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部状態を初期化するリセット機能を有するマ
イクロプロセッサに関し、特に外部端子の機能を規定で
きる手段を有するマイクロプロセッサの構成に関する。
イクロプロセッサに関し、特に外部端子の機能を規定で
きる手段を有するマイクロプロセッサの構成に関する。
〔従来と技術〕 従来、マイクロプロセッサには複数の外部端子が設けら
れており、ユーザの使用用途に応じて各端子を入力用と
するか出力用とするか、あるいはプロセッサ内部で生成
される信号の中のどの信号を選択して使用するかを決定
する必要があった。このため、次のような手法が採用さ
れていた。すなわち、プログラムによりプロセッサ内部
の状態設定レジスタに使用状況を規定するデータを書き
込む第一の方法、あるいは別に外部端子を設けて、この
端子からの信号で各端子の役割を規定する第二の方法、
もしくはハードウェア切換(例えば、配線切換)により
プロセッサの設計時に規定する第三の方法等により行わ
れていた。
れており、ユーザの使用用途に応じて各端子を入力用と
するか出力用とするか、あるいはプロセッサ内部で生成
される信号の中のどの信号を選択して使用するかを決定
する必要があった。このため、次のような手法が採用さ
れていた。すなわち、プログラムによりプロセッサ内部
の状態設定レジスタに使用状況を規定するデータを書き
込む第一の方法、あるいは別に外部端子を設けて、この
端子からの信号で各端子の役割を規定する第二の方法、
もしくはハードウェア切換(例えば、配線切換)により
プロセッサの設計時に規定する第三の方法等により行わ
れていた。
上述した従来技術では各々次のような欠点がある。
第一の状態規定レジスタによる方法では、プログラムを
起動してレジスタに適切な値を書き込まなければならな
いので、レジスタに値を設定するための時間を独立に設
定しなければならない。よって、タイミング制御に細か
な注意を払わなければならない。
起動してレジスタに適切な値を書き込まなければならな
いので、レジスタに値を設定するための時間を独立に設
定しなければならない。よって、タイミング制御に細か
な注意を払わなければならない。
第二の方法では、制御に用いる端子を別に用意するため
端子数を増やすという欠点がある。
端子数を増やすという欠点がある。
第三の方法では、ハードウェアにより機能が固定される
ので、一旦決めてしまうと変更ができず、汎用性に欠け
るという欠点がある。特に大規模集積回路で構成される
プロセッサでは製造プロセス中にかかる機能を規定する
必要があり、製造が複雑になる欠点がある。
ので、一旦決めてしまうと変更ができず、汎用性に欠け
るという欠点がある。特に大規模集積回路で構成される
プロセッサでは製造プロセス中にかかる機能を規定する
必要があり、製造が複雑になる欠点がある。
本発明のマイクロプロセッサは、リセット期間に外部か
ら入力されるデータによって端子の機能を決定する手段
を有している。
ら入力されるデータによって端子の機能を決定する手段
を有している。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例である。本実施例は出力端子
7から出力される信号としてS5かS6のいずれか一方を選
択する手段を開示したものである。実施例では、NMOSト
ランジスタを用いている。端子1,2,3,4は、外部からデ
ータを取り込む外部入力端子であり、通常動作ではこれ
らの端子に外部からデータが入力され、信号S1,S2,S3,S
4として内部に取り込まれ、内部データバスに伝播され
る。一方、内部状態を初期化するRESET期間中は、端子
1〜4から入力されたデータが状態設定レジスタ(各端
子に接続されているインバータ2段の回路)に記憶さ
れ、信号M1,M2,M3,M4として使用される。このRESET期間
中の動作について次に詳しく説明する。
7から出力される信号としてS5かS6のいずれか一方を選
択する手段を開示したものである。実施例では、NMOSト
ランジスタを用いている。端子1,2,3,4は、外部からデ
ータを取り込む外部入力端子であり、通常動作ではこれ
らの端子に外部からデータが入力され、信号S1,S2,S3,S
4として内部に取り込まれ、内部データバスに伝播され
る。一方、内部状態を初期化するRESET期間中は、端子
1〜4から入力されたデータが状態設定レジスタ(各端
子に接続されているインバータ2段の回路)に記憶さ
れ、信号M1,M2,M3,M4として使用される。このRESET期間
中の動作について次に詳しく説明する。
本実施例は第2図のタイミングチャートに示すようにク
ロックφ1とφ2の非重複の二相クロックで動作するマ
イクロプロセッサであり、φ2の立上りから次のφ2の
立上りまでの期間RESET信号が発生されるものとする。R
ESET信号はNOR回路5により、φ2の立上りから次のφ
1の立上りまでの半クロック間、高レベルとなる。この
高レベルの期間に端子1〜4のデータを入力すれば、レ
ジスタに入力されたデータが記憶されたM1〜M4の信号と
して使用できる。このM1〜M4の値に基いて、これらが入
力されるトタンジスタのゲートが駆動される。本実施例
ではM1〜M4がすべて高レベルになった場合にのみ、信号
線6がアクティブとなる。その結果、内部信号S5が選択
されて端子7から出力される。一方、M1〜M4が前記以外
の場合には内部信号S6が出力される構成となっている。
故に、リセット期間中に入力されるデータに応じた出力
端子7の出力状態を決定/変更することができる。
ロックφ1とφ2の非重複の二相クロックで動作するマ
イクロプロセッサであり、φ2の立上りから次のφ2の
立上りまでの期間RESET信号が発生されるものとする。R
ESET信号はNOR回路5により、φ2の立上りから次のφ
1の立上りまでの半クロック間、高レベルとなる。この
高レベルの期間に端子1〜4のデータを入力すれば、レ
ジスタに入力されたデータが記憶されたM1〜M4の信号と
して使用できる。このM1〜M4の値に基いて、これらが入
力されるトタンジスタのゲートが駆動される。本実施例
ではM1〜M4がすべて高レベルになった場合にのみ、信号
線6がアクティブとなる。その結果、内部信号S5が選択
されて端子7から出力される。一方、M1〜M4が前記以外
の場合には内部信号S6が出力される構成となっている。
故に、リセット期間中に入力されるデータに応じた出力
端子7の出力状態を決定/変更することができる。
次に本発明の第二の実施例を第3図を参照して説明す
る。第3図は本発明の他の実施例を示す回路図で、相補
型トランジスタ回路を正論理で記述したものであり、1
は入力端子1、2はレジスタを示す。本構成はアクティ
ブロー信号▲▼によって内部状態が初期化さ
れるもので、▲▼期間中、端子1に印加され
たデータがレジスタ2にセットされる。この期間中にレ
ジスタに設定された値が正論理“0"ならば、▲
▼信号が低レベルから高レベルに立上った後、端子1
は入力端子として機能し、端子1から入力した信号が信
号4として内部へ伝達される。一方、レジスタに“1"が
設定されると端子1は出力端子として機能し、内部信号
5が端子1から出力される。
る。第3図は本発明の他の実施例を示す回路図で、相補
型トランジスタ回路を正論理で記述したものであり、1
は入力端子1、2はレジスタを示す。本構成はアクティ
ブロー信号▲▼によって内部状態が初期化さ
れるもので、▲▼期間中、端子1に印加され
たデータがレジスタ2にセットされる。この期間中にレ
ジスタに設定された値が正論理“0"ならば、▲
▼信号が低レベルから高レベルに立上った後、端子1
は入力端子として機能し、端子1から入力した信号が信
号4として内部へ伝達される。一方、レジスタに“1"が
設定されると端子1は出力端子として機能し、内部信号
5が端子1から出力される。
このような端子の機能切換は入出力データのデータ幅の
設定、入出力の同期/非同期方式の切換等に応用できる
もので、本発明では内部状態を初期化するリセット期間
中に規定できるという長所がある。
設定、入出力の同期/非同期方式の切換等に応用できる
もので、本発明では内部状態を初期化するリセット期間
中に規定できるという長所がある。
以上説明したように本発明は、マイクロプロセッサの内
部状態を初期化するリセット信号の入力期間中に、端子
の使用状態を決定することができるので、余分な端子を
必要とすることなく、かつ簡単に端子の機能を規定でき
るという効果がある。しかも、一旦定めた端子機能を変
更も可能であり、汎用性が増す効果もある。
部状態を初期化するリセット信号の入力期間中に、端子
の使用状態を決定することができるので、余分な端子を
必要とすることなく、かつ簡単に端子の機能を規定でき
るという効果がある。しかも、一旦定めた端子機能を変
更も可能であり、汎用性が増す効果もある。
第1図は本発明の第一の実施例を示すNMOSトランジスタ
回路図である。 1,2,3,4……入力端子、5……NOR回路、6……信号線、
7……出力端子、8……RESET信号、S1,S2,S3,S4,S5,S
6,S7,M1,M2,M3,M4……内部信号。 第2図は第1図においてRESET信号入力時のタイミング
図、第3図は本発明の第二の実施例を示す相補型トラン
ジスタ回路図である。 1……入力端子、2……レジスタ、3……▲
▼信号、4,5……内部信号。
回路図である。 1,2,3,4……入力端子、5……NOR回路、6……信号線、
7……出力端子、8……RESET信号、S1,S2,S3,S4,S5,S
6,S7,M1,M2,M3,M4……内部信号。 第2図は第1図においてRESET信号入力時のタイミング
図、第3図は本発明の第二の実施例を示す相補型トラン
ジスタ回路図である。 1……入力端子、2……レジスタ、3……▲
▼信号、4,5……内部信号。
Claims (1)
- 【請求項1】端子機能を切り換え可能は外部端子を少な
くとも一本有するデータ処理装置において、リセット期
間中に外部端子から入力されたデータを一時記憶する手
段と、記憶されたデータの内容に応じて前記端子機能を
切り換え可能な外部端子の機能を選択する回路手段とを
設け、前記端子機能を切り換え可能な外部端子の機能を
リセット期間中に入力される外部端子からの入力データ
によって規定することを特徴とするデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61083493A JPH07104851B2 (ja) | 1986-04-10 | 1986-04-10 | データ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61083493A JPH07104851B2 (ja) | 1986-04-10 | 1986-04-10 | データ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62239257A JPS62239257A (ja) | 1987-10-20 |
JPH07104851B2 true JPH07104851B2 (ja) | 1995-11-13 |
Family
ID=13804004
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61083493A Expired - Lifetime JPH07104851B2 (ja) | 1986-04-10 | 1986-04-10 | データ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07104851B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10838889B2 (en) | 2018-03-09 | 2020-11-17 | Kabushiki Kaisha Toshiba | I/O expansion device, control system, and automotive system |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6183056A (ja) * | 1984-10-01 | 1986-04-26 | Nec Corp | サ−マルヘツド |
JPH01121964A (ja) * | 1987-11-06 | 1989-05-15 | Hitachi Ltd | 集積回路 |
JPH02199693A (ja) * | 1989-01-27 | 1990-08-08 | Nec Home Electron Ltd | Ic装置 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58139253A (ja) * | 1982-02-12 | 1983-08-18 | Nec Home Electronics Ltd | デ−タ選択回路 |
-
1986
- 1986-04-10 JP JP61083493A patent/JPH07104851B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10838889B2 (en) | 2018-03-09 | 2020-11-17 | Kabushiki Kaisha Toshiba | I/O expansion device, control system, and automotive system |
Also Published As
Publication number | Publication date |
---|---|
JPS62239257A (ja) | 1987-10-20 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |