JP2784001B2 - プログラマブルコントローラの命令処理回路 - Google Patents
プログラマブルコントローラの命令処理回路Info
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- JP2784001B2 JP2784001B2 JP62211773A JP21177387A JP2784001B2 JP 2784001 B2 JP2784001 B2 JP 2784001B2 JP 62211773 A JP62211773 A JP 62211773A JP 21177387 A JP21177387 A JP 21177387A JP 2784001 B2 JP2784001 B2 JP 2784001B2
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Description
【発明の詳細な説明】
［技術分野］
本発明はプログラマブルコントローラの命令処理回路
に関するものである。 ［背景技術］ プログラマブルコントローラの高速化が最近要求さ
れ、基本命令の実行速度が1.0μｓ以下の中型や大型機
種が実現されている。 しかしこれらの機種はビットスライスの組み合わせで
高速処理を図っているため、高速化ハードウェアのコス
トが高く、命令処理回路全体のコストが小型機種に比べ
て相当高くなり、コストと性能とのバランスがとれてい
ないという欠点があった。 又そしてI/O点数が128点以下の小型機種に対しても高
速化の要求が高まっているが、コストの面で問題があっ
た。 ［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その
目的とするところは低コストで、高速化を図ったプログ
ラマブルコントローラの命令処理回路を提供するにあ
る。 ［発明の開示］ 本発明はユーザプログラムのアドレス及びデータメモ
リのアドレスを出力するアドレス発生部と、プログラム
メモリから読み出した命令を記憶して記憶した命令のデ
コードを行う命令フエッチ部と、データメモリから読み
出されたデータを格納するデータレジスタ、基本的なビ
ット操作の命令を演算するビットALU部、該ビットALU部
の演算結果を格納するフラグ部、タイマ命令、カウンタ
命令、シフトレジスタ命令を16ビット並列処理するため
のAcc部、減算、シフトを行うワードALU部、タイマ命令
専用のシフトと加算とを行うサブワードALU部から少な
くともなる演算実行部と、制御クロックを発生させる制
御クロック発生部とをゲートアレイで構成したプログラ
マブルコントローラの命令処理回路において、微分命令
の場合には、命令を格納したプログラムメモリに接続さ
れる16ビットデータバスとは別に、第１のクロックで前
スキャンの結果を、ビット専用バスにより１ビットRAM
からなるデータメモリよりロードし、第２のクロックに
より現スキャンの演算結果のフラグを上記１ビットRAM
からなるデータッモリに格納し、第２のクロックの立ち
下がりで演算結果をフラグ部にセットすることを特徴と
する。 以下本発明を実施例により説明する。 第１図は他の周辺回路を含めて2500ゲート程度でゲー
トアレイ化することができる本発明の実施例の回路構成
を示しており、本実施例の命令処理回路を大別すると、
アドレス発生部Ａと、命令フエッチ部Ｂと、演算実行部
Ｃと、その他の部分を構成するCPUコマンドレジスタＤ
と、制御クロック発生部Ｅ等から構成されている。 アドレス発生部Ａはプログラムカウンタ１と、データ
実アドレス部２とからなり、プログラムカウンタ１はバ
イナリカウンタで構成され、ユーザプログラムを格納し
たプログラムメモリ（図示せず）のアドレスを出力す
る。またデータ実アドレス部２は命令デコーダ信号とク
ロックステートの組合わせによりデータメモリ（図示せ
ず）のアドレスを出力する。 命令フエッチ部は、命令レジスタ３と、命令デコード
部４とからなり、命令レジスタ３はプログラムメモリか
らの命令を読み出して記憶するレジスタであり、命令デ
コード部４は命令レジスタ３に記憶された命令のデコー
ドを行い、上記アドレス発生部Ａと、制御クロック発生
部Ｄと、演算実行部Ｃとに信号を出す。 演算実行部Ｃはデータレジスタ５と、ビットALU6と、
フラグ部７と、OUTL・Ａ部８と、演算ステータスレジス
タ９と、Acc部10と、wALU部（ワードALU部）11と、swAL
U部（サブワードALU部）12と、Ｒレジスタ13と、タイム
ベースクロックカウンタ（BCNTと以下略す）14,15とか
らなり、データレジスタ５はデータメモリから読み出さ
れた接点データが16ビット単位で格納されるものであ
り、ビットALU部６は１ビット論理演算命令の演算部を
構成し、演算結果をフラグ部７に格納する。フラグ部７
は16ビットで構成された演算結果フラグレジスタで、上
記ビットALU部６との組み合わせで演算を行う。OUTL・
Ａ部８はOUT命令、Keep命令等の出力命令を実行すると
き上記データレジスタ５とフラグ部７の値により接点デ
ータを操作するロジック部である。更に演算ステータス
レジスタ９はタイマ命令、カウンタ命令及びシフトレジ
スタ命令を実行するとき、前スキャンのフラグ部７の内
容をAcc部10に転送しておき、そのAcc部10と直前のフラ
グ部７の内容の組み合わせで、リセット、保持、演算の
動作モードを記憶するレジスタである。Acc部10はタイ
マ命令、カウンタ命令及びシフトレジスタ命令を実行す
るための16ビットアキュムレータであって、wALU部11と
の組み合わせで転送、シフト、減算等の機能を実現す
る。wALU部11は上記Acc部10との組み合わせで転送、シ
フト、減算等の機能を実現するロジック部である。swAL
U部12はタイマ命令専用の演算ロジック部で、Ｒレジス
タ13、BCNT14,15との組み合わせで、加算、シフト、転
送等の機能を実現するものである。Ｒレジスタ13はswAL
U部12との組合わせにより、BCNT14,15からの転送、BCNT
14,15との加算及びシフト機能を実現するためのもの
で、内容がwALU部11を介してAcc部10との減算機能にも
使用される。 BCNT14,15はタイマ命令を実行するときに、タイマ命
令、例えば10msec,100msecの基準クロックに該当する値
が夫々格納されるレジスタである。 CPUコマンドレジスタＤは命令処理回路全体の動作モ
ードを指定するレジスタで、１ステップ動作、ブレーク
ポイント機能等を指定することができる。 制御クロック発生部Ｅは基本クロックCLKに基づいて
命令処理回路に必要な制御信号を作成するものであっ
て、制御クロック発生部Ｅには第２図に示す演算に必要
なクロックCK1,CK2,CK3を作成するための基準クロック
発生回路16を設けている。該基準クロック発生回路16は
３進カウンタ16aに基本クロックCLKを入力して上記クロ
ックCK1,CK2,CK3を作り出しており、クロックCK1は命令
のフェッチクロックとなり、クロックCK2はデータのロ
ード、又はフラグ（ステータス）の書き込みを行うクロ
ックとなり、該クロックCK2においてSTARTやANDの基本
命令の１ビット処理をビットALU部６とフラグ部７とを
用いて演算が為される。 そして微分命令の場合はクロックCK1で前スキャンの
結果を、命令を格納したプログラムメモリを構成するRA
Mを接続した16ビットデータバスD0〜D15とは別に、１ビ
ット専用バスSDにより１ビットRAMからなるデータメモ
リよりロードし、クロックCK2により現スキャンの演算
結果のフラグを１ビットRAMからなるデータメモリに格
納し、クロックCK2の立ち下がりで演算結果をフラグ部
７にセットするようになっている。 次に本発明命令処理回路の動作を第３図乃至第５図の
タイムチャートに基づいて説明する。 まず第３図はSTART、ANDの基本命令の実行タイムチャ
ートであって、同図（ａ）は基本クロックCLKを示し、
この基本クロックCLKに基づいて制御クロック発生部Ｅ
より同図（ｂ）に示すAEN（アドレスイネーブル）信号
が発生し、本発明回路が能動状態に切替わる。つまりAE
N信号は本発明回路の能動、受動の各状態をハード的に
切り替える信号で、“H"のときに能動状態とする。 そして同図（ｉ）（ｊ）に示すチップセレクト信号で
ある▲▼信号、▲▼信号を制御クロツ
ク発生部Ｅより発生し、16ビットデータバスD0〜D15に
接続されるRAM及び１ビット専用バスSDに接続された１
ビットRAMをチップセレクトし、同図（ｎ）の▲
▼信号によりプログラムカウンタ１のアドレス出力ａ
を選択してアドレスバスA1〜A15に同図（ｐ）に示すよ
うに出力させる。そして上記AEN信号と、同図（ｃ）に
示すクロックCK1とを組み合わせて作成された同図
（ｇ）に示すラッチクロック信号であるOPCK信号により
命令レジスタ３にプログラムメモリからの命令を同図
（ｑ）に示すように読み込み、命令デコード部４で命令
のデコードを行いアドレス発生部Ａ、制御クロック発生
部Ｅ及び演算実行部Ｃにデコードに基づいた信号を出力
する。そしてOPCK信号の立ち下がりで、同図（ｏ）に示
す▲▼信号をデータ実アドレス部２に与え、デー
タメモリのアドレスｂを選択しA1〜A15のアドレスバス
に出力させる。このアドレス出力によりデータメモリよ
り接点データ（DATA）をデータレジスタ５に取込ませ、
そしてビットALU部６及びフラグ部７により演算を行わ
せる。このタイミングが同図（ｈ）に示す期間であり、
同図（ｄ）に示すクロックCK2の立ち下がり時点で演算
結果をフラグ部７に格納する。またこの期間の途中で同
図（ｍ）に示すPCiNC信号をプログラムカウンタ１に与
えて、その立ち上がり時点でプログラムカウンタ１の値
をインクリメントさせる。ここでアドレスとしてはA0が
“L"に固定しているため、PC←PC＋２の形になる。 そして同図（ｅ）に示すクロックCK3の立ち下がり
で、リセットがかかり、この時点で、演算実行が終了す
る。 尚クロックCK3のパルス幅が短いのは基準クロック発
生回路16の３進カウンタ16aがリセット信号RESTにより
リセットされるためである。 ところで第３図（ｆ）に示すsync信号はマシンサイク
ルの先頭を示すクロックで、このクロック発生期間Ｔが
命令実行時間Ｔとなり、例えば基準クロックCLKが5MHz
であれば命令実行時間Ｔは0.4μｓとなり、4MHzであれ
ば0.5μｓとなる。 又同図（ｋ）（ｌ）はメモリに対する読出信号▲
▼、書込信号▲▼を示す。 次に微分命令の処理に付いて第４図の実行タイムチャ
ートにより説明する。 第４図の（ａ）〜（ｇ）及び（ｉ）〜（ｑ）は第３図
の（ａ）〜（ｇ）及び（ｉ）〜（ｑ）に対応しており、
本命令の処理を行う場合には、▲▼信号により
プログラムカウンタ１のアドレス出力を選択してアドレ
スａをアドレスバスA1〜A15に出力し、クロックCK1にお
いて前スキャンの演算結果を１ビットRAMからロードし
て、クロックCK2では現スキャンの演算結果フラグの値
を１ビットRAMに格納させ（第４図（ｈ）の期間）、ク
ロックCK2の立ち下がりで演算結果をフラグ部７にセッ
トするのである。 第５図はタイマ、カウンタ、シフトレジスタの各命令
処理を行う場合の実行タイムチャートを示しており、同
図（ａ）に示すようにsync信号の間隔、つまり命令実行
時間Ｔは同図（ｂ）に示す基準クロックCLKの10個分に
対応しており、基準クロックCLKが5MHzなら2.0μｓとな
る。 これらの命令に対しては第２図に示す基準発生クロッ
ク回路16では第５図（ｄ），（ｅ），（ｆ）に示すクロ
ックCK1,CK2,CK3の他に、第５図（ｇ）（ｈ）示すφ１
とφ２相クロックを作成し、φ１のクロックをマシンス
テートカウンタ16bのクロック入力とし、クロックφ２
と第５図（ｉ）に示すマシンステートカウンタ16bの出
力とを組み合わせて制御クロックを作る。そしてAcc部1
0と、wALU部11を中心に減算、カウント、右シフトを行
い、特にタイマ命令の場合swALU部12とＲレジスタ13と
によって補助的な演算を平行して行うのである。 而して第５図（ｃ）に示すAEN信号と、同図（ｄ）に
示すクロックCK1とを組み合わせて作成される同図
（ｊ）に示すOPCK信号により命令フエッチを行い、次に
同図（ｋ）に示すステータスフェツチの場合、同図
（ｎ）に示すAcc▲▼信号により前スキャンの演算
結果フラグを演算ステータスレジス９からAcc部10に転
送し、同図（ｐ）のＲ▲▼信号によりBCNT1415の値
をＲレジスタ13に転送する。次に同図（ｌ）に示すデー
タロードにより接点データをデータレジスタ５に格納さ
せ、次に演算結果フラグと、Acc部10とによって、同図
（ｍ）のステータス演算クロツクに基づいて演算条件を
作り、その結果を演算ステータスレジスタ９に格納させ
る。この結果により以後のステートでの処理が異なるの
である。 シフト、減算、インクリメント等の処理は同図（ｔ）
に示すAccCLK信号により16ビット一括で演算を行う。タ
イマ命令の場合は同図（ｒ）のTMP1信号でBCNT14又は15
の値とＲレジスタ13とを加算して、その結果をＲレジス
タ13に格納して同図（ｑ）に示すラッチ信号によりＲレ
ジスタ13をラッチし、同図（ｓ）の2SRP信号によりＲレ
ジスタ13を２シフトさせる。この際、現在値又は設定値
をAcc部10に転送させる。そして同図（ｔ）のAccCLK信
号によりＲレジスタ13の値がAcc部10によって減算され
る。又同図（ｏ）のAcc▲▼信号によりAcc部10を出
力エネーブルとする。 尚第５図（ｕ）の▲▼信号は現スキャンの
演算結果フラグをタイマ、カウンタのステータスエリア
に出力させるクロックであり、同図（ｖ）の▲
▼信号は接点データをビットALU部６によって操作し
て出力させるクロックである。また同図（ｗ）は▲
▼信号を、同図（ｘ）を▲▼信号を、同図
（ｙ）は▲▼信号を、同図（ｚ）を▲
▼信号を夫々示す。また同図（α）はPCiNC信号を夫々
示す。 また同図（β）に示すINTCLK信号は命令実行終了時に
割り込みとか拡張命令等を検出し、これらの信号が入っ
ていれば命令の実行完了後、AEN信号を“H"から“L"に
切換え、本発明回路を受動状態に設定するための信号で
ある。 ［発明の効果］ 本発明は上述のように構成しており、ビット操作命
令、微分命令、タイマ命令、カウンタ命令などの各命令
を実行する専用の演算回路を設けているので、最短のマ
シンサイクルで各命令を実行することができ、命令処理
を高速処理することが可能となる。また周辺回路を内蔵
してもゲート数を少なくすることができ、ゲートアレイ
とメモリの２つの部品で構成できるのでコストを低減す
ることができ、16ビットCPUとマルチプロセッサ構成が
容易に実現できるという効果を奏する。また微分命令の
場合には、命令を格納したプログラムメモリに接続され
る16ビートデータバスとは別に、第１のクロックで前ス
キャンの結果を、ビット専用バスにより１ビットRAMか
らなるデータメモリよりロードし、第２のクロックによ
り現スキャンの演算結果のフラグを上記１ビットRAMか
らなるデータメモリに格納し、第２のクロックの立ち下
がりで演算結果をフラグ部にセットするので、微分命令
の場合には、16ビットのデータではなく、それに１ビッ
トを加えた17ビット構成とすることにより、微分命令の
使用の制限を無くし、しかも最短の２サイクルにより高
速化処理が図れるという効果を奏する。
に関するものである。 ［背景技術］ プログラマブルコントローラの高速化が最近要求さ
れ、基本命令の実行速度が1.0μｓ以下の中型や大型機
種が実現されている。 しかしこれらの機種はビットスライスの組み合わせで
高速処理を図っているため、高速化ハードウェアのコス
トが高く、命令処理回路全体のコストが小型機種に比べ
て相当高くなり、コストと性能とのバランスがとれてい
ないという欠点があった。 又そしてI/O点数が128点以下の小型機種に対しても高
速化の要求が高まっているが、コストの面で問題があっ
た。 ［発明の目的］ 本発明は上述の問題点に鑑みて為されたもので、その
目的とするところは低コストで、高速化を図ったプログ
ラマブルコントローラの命令処理回路を提供するにあ
る。 ［発明の開示］ 本発明はユーザプログラムのアドレス及びデータメモ
リのアドレスを出力するアドレス発生部と、プログラム
メモリから読み出した命令を記憶して記憶した命令のデ
コードを行う命令フエッチ部と、データメモリから読み
出されたデータを格納するデータレジスタ、基本的なビ
ット操作の命令を演算するビットALU部、該ビットALU部
の演算結果を格納するフラグ部、タイマ命令、カウンタ
命令、シフトレジスタ命令を16ビット並列処理するため
のAcc部、減算、シフトを行うワードALU部、タイマ命令
専用のシフトと加算とを行うサブワードALU部から少な
くともなる演算実行部と、制御クロックを発生させる制
御クロック発生部とをゲートアレイで構成したプログラ
マブルコントローラの命令処理回路において、微分命令
の場合には、命令を格納したプログラムメモリに接続さ
れる16ビットデータバスとは別に、第１のクロックで前
スキャンの結果を、ビット専用バスにより１ビットRAM
からなるデータメモリよりロードし、第２のクロックに
より現スキャンの演算結果のフラグを上記１ビットRAM
からなるデータッモリに格納し、第２のクロックの立ち
下がりで演算結果をフラグ部にセットすることを特徴と
する。 以下本発明を実施例により説明する。 第１図は他の周辺回路を含めて2500ゲート程度でゲー
トアレイ化することができる本発明の実施例の回路構成
を示しており、本実施例の命令処理回路を大別すると、
アドレス発生部Ａと、命令フエッチ部Ｂと、演算実行部
Ｃと、その他の部分を構成するCPUコマンドレジスタＤ
と、制御クロック発生部Ｅ等から構成されている。 アドレス発生部Ａはプログラムカウンタ１と、データ
実アドレス部２とからなり、プログラムカウンタ１はバ
イナリカウンタで構成され、ユーザプログラムを格納し
たプログラムメモリ（図示せず）のアドレスを出力す
る。またデータ実アドレス部２は命令デコーダ信号とク
ロックステートの組合わせによりデータメモリ（図示せ
ず）のアドレスを出力する。 命令フエッチ部は、命令レジスタ３と、命令デコード
部４とからなり、命令レジスタ３はプログラムメモリか
らの命令を読み出して記憶するレジスタであり、命令デ
コード部４は命令レジスタ３に記憶された命令のデコー
ドを行い、上記アドレス発生部Ａと、制御クロック発生
部Ｄと、演算実行部Ｃとに信号を出す。 演算実行部Ｃはデータレジスタ５と、ビットALU6と、
フラグ部７と、OUTL・Ａ部８と、演算ステータスレジス
タ９と、Acc部10と、wALU部（ワードALU部）11と、swAL
U部（サブワードALU部）12と、Ｒレジスタ13と、タイム
ベースクロックカウンタ（BCNTと以下略す）14,15とか
らなり、データレジスタ５はデータメモリから読み出さ
れた接点データが16ビット単位で格納されるものであ
り、ビットALU部６は１ビット論理演算命令の演算部を
構成し、演算結果をフラグ部７に格納する。フラグ部７
は16ビットで構成された演算結果フラグレジスタで、上
記ビットALU部６との組み合わせで演算を行う。OUTL・
Ａ部８はOUT命令、Keep命令等の出力命令を実行すると
き上記データレジスタ５とフラグ部７の値により接点デ
ータを操作するロジック部である。更に演算ステータス
レジスタ９はタイマ命令、カウンタ命令及びシフトレジ
スタ命令を実行するとき、前スキャンのフラグ部７の内
容をAcc部10に転送しておき、そのAcc部10と直前のフラ
グ部７の内容の組み合わせで、リセット、保持、演算の
動作モードを記憶するレジスタである。Acc部10はタイ
マ命令、カウンタ命令及びシフトレジスタ命令を実行す
るための16ビットアキュムレータであって、wALU部11と
の組み合わせで転送、シフト、減算等の機能を実現す
る。wALU部11は上記Acc部10との組み合わせで転送、シ
フト、減算等の機能を実現するロジック部である。swAL
U部12はタイマ命令専用の演算ロジック部で、Ｒレジス
タ13、BCNT14,15との組み合わせで、加算、シフト、転
送等の機能を実現するものである。Ｒレジスタ13はswAL
U部12との組合わせにより、BCNT14,15からの転送、BCNT
14,15との加算及びシフト機能を実現するためのもの
で、内容がwALU部11を介してAcc部10との減算機能にも
使用される。 BCNT14,15はタイマ命令を実行するときに、タイマ命
令、例えば10msec,100msecの基準クロックに該当する値
が夫々格納されるレジスタである。 CPUコマンドレジスタＤは命令処理回路全体の動作モ
ードを指定するレジスタで、１ステップ動作、ブレーク
ポイント機能等を指定することができる。 制御クロック発生部Ｅは基本クロックCLKに基づいて
命令処理回路に必要な制御信号を作成するものであっ
て、制御クロック発生部Ｅには第２図に示す演算に必要
なクロックCK1,CK2,CK3を作成するための基準クロック
発生回路16を設けている。該基準クロック発生回路16は
３進カウンタ16aに基本クロックCLKを入力して上記クロ
ックCK1,CK2,CK3を作り出しており、クロックCK1は命令
のフェッチクロックとなり、クロックCK2はデータのロ
ード、又はフラグ（ステータス）の書き込みを行うクロ
ックとなり、該クロックCK2においてSTARTやANDの基本
命令の１ビット処理をビットALU部６とフラグ部７とを
用いて演算が為される。 そして微分命令の場合はクロックCK1で前スキャンの
結果を、命令を格納したプログラムメモリを構成するRA
Mを接続した16ビットデータバスD0〜D15とは別に、１ビ
ット専用バスSDにより１ビットRAMからなるデータメモ
リよりロードし、クロックCK2により現スキャンの演算
結果のフラグを１ビットRAMからなるデータメモリに格
納し、クロックCK2の立ち下がりで演算結果をフラグ部
７にセットするようになっている。 次に本発明命令処理回路の動作を第３図乃至第５図の
タイムチャートに基づいて説明する。 まず第３図はSTART、ANDの基本命令の実行タイムチャ
ートであって、同図（ａ）は基本クロックCLKを示し、
この基本クロックCLKに基づいて制御クロック発生部Ｅ
より同図（ｂ）に示すAEN（アドレスイネーブル）信号
が発生し、本発明回路が能動状態に切替わる。つまりAE
N信号は本発明回路の能動、受動の各状態をハード的に
切り替える信号で、“H"のときに能動状態とする。 そして同図（ｉ）（ｊ）に示すチップセレクト信号で
ある▲▼信号、▲▼信号を制御クロツ
ク発生部Ｅより発生し、16ビットデータバスD0〜D15に
接続されるRAM及び１ビット専用バスSDに接続された１
ビットRAMをチップセレクトし、同図（ｎ）の▲
▼信号によりプログラムカウンタ１のアドレス出力ａ
を選択してアドレスバスA1〜A15に同図（ｐ）に示すよ
うに出力させる。そして上記AEN信号と、同図（ｃ）に
示すクロックCK1とを組み合わせて作成された同図
（ｇ）に示すラッチクロック信号であるOPCK信号により
命令レジスタ３にプログラムメモリからの命令を同図
（ｑ）に示すように読み込み、命令デコード部４で命令
のデコードを行いアドレス発生部Ａ、制御クロック発生
部Ｅ及び演算実行部Ｃにデコードに基づいた信号を出力
する。そしてOPCK信号の立ち下がりで、同図（ｏ）に示
す▲▼信号をデータ実アドレス部２に与え、デー
タメモリのアドレスｂを選択しA1〜A15のアドレスバス
に出力させる。このアドレス出力によりデータメモリよ
り接点データ（DATA）をデータレジスタ５に取込ませ、
そしてビットALU部６及びフラグ部７により演算を行わ
せる。このタイミングが同図（ｈ）に示す期間であり、
同図（ｄ）に示すクロックCK2の立ち下がり時点で演算
結果をフラグ部７に格納する。またこの期間の途中で同
図（ｍ）に示すPCiNC信号をプログラムカウンタ１に与
えて、その立ち上がり時点でプログラムカウンタ１の値
をインクリメントさせる。ここでアドレスとしてはA0が
“L"に固定しているため、PC←PC＋２の形になる。 そして同図（ｅ）に示すクロックCK3の立ち下がり
で、リセットがかかり、この時点で、演算実行が終了す
る。 尚クロックCK3のパルス幅が短いのは基準クロック発
生回路16の３進カウンタ16aがリセット信号RESTにより
リセットされるためである。 ところで第３図（ｆ）に示すsync信号はマシンサイク
ルの先頭を示すクロックで、このクロック発生期間Ｔが
命令実行時間Ｔとなり、例えば基準クロックCLKが5MHz
であれば命令実行時間Ｔは0.4μｓとなり、4MHzであれ
ば0.5μｓとなる。 又同図（ｋ）（ｌ）はメモリに対する読出信号▲
▼、書込信号▲▼を示す。 次に微分命令の処理に付いて第４図の実行タイムチャ
ートにより説明する。 第４図の（ａ）〜（ｇ）及び（ｉ）〜（ｑ）は第３図
の（ａ）〜（ｇ）及び（ｉ）〜（ｑ）に対応しており、
本命令の処理を行う場合には、▲▼信号により
プログラムカウンタ１のアドレス出力を選択してアドレ
スａをアドレスバスA1〜A15に出力し、クロックCK1にお
いて前スキャンの演算結果を１ビットRAMからロードし
て、クロックCK2では現スキャンの演算結果フラグの値
を１ビットRAMに格納させ（第４図（ｈ）の期間）、ク
ロックCK2の立ち下がりで演算結果をフラグ部７にセッ
トするのである。 第５図はタイマ、カウンタ、シフトレジスタの各命令
処理を行う場合の実行タイムチャートを示しており、同
図（ａ）に示すようにsync信号の間隔、つまり命令実行
時間Ｔは同図（ｂ）に示す基準クロックCLKの10個分に
対応しており、基準クロックCLKが5MHzなら2.0μｓとな
る。 これらの命令に対しては第２図に示す基準発生クロッ
ク回路16では第５図（ｄ），（ｅ），（ｆ）に示すクロ
ックCK1,CK2,CK3の他に、第５図（ｇ）（ｈ）示すφ１
とφ２相クロックを作成し、φ１のクロックをマシンス
テートカウンタ16bのクロック入力とし、クロックφ２
と第５図（ｉ）に示すマシンステートカウンタ16bの出
力とを組み合わせて制御クロックを作る。そしてAcc部1
0と、wALU部11を中心に減算、カウント、右シフトを行
い、特にタイマ命令の場合swALU部12とＲレジスタ13と
によって補助的な演算を平行して行うのである。 而して第５図（ｃ）に示すAEN信号と、同図（ｄ）に
示すクロックCK1とを組み合わせて作成される同図
（ｊ）に示すOPCK信号により命令フエッチを行い、次に
同図（ｋ）に示すステータスフェツチの場合、同図
（ｎ）に示すAcc▲▼信号により前スキャンの演算
結果フラグを演算ステータスレジス９からAcc部10に転
送し、同図（ｐ）のＲ▲▼信号によりBCNT1415の値
をＲレジスタ13に転送する。次に同図（ｌ）に示すデー
タロードにより接点データをデータレジスタ５に格納さ
せ、次に演算結果フラグと、Acc部10とによって、同図
（ｍ）のステータス演算クロツクに基づいて演算条件を
作り、その結果を演算ステータスレジスタ９に格納させ
る。この結果により以後のステートでの処理が異なるの
である。 シフト、減算、インクリメント等の処理は同図（ｔ）
に示すAccCLK信号により16ビット一括で演算を行う。タ
イマ命令の場合は同図（ｒ）のTMP1信号でBCNT14又は15
の値とＲレジスタ13とを加算して、その結果をＲレジス
タ13に格納して同図（ｑ）に示すラッチ信号によりＲレ
ジスタ13をラッチし、同図（ｓ）の2SRP信号によりＲレ
ジスタ13を２シフトさせる。この際、現在値又は設定値
をAcc部10に転送させる。そして同図（ｔ）のAccCLK信
号によりＲレジスタ13の値がAcc部10によって減算され
る。又同図（ｏ）のAcc▲▼信号によりAcc部10を出
力エネーブルとする。 尚第５図（ｕ）の▲▼信号は現スキャンの
演算結果フラグをタイマ、カウンタのステータスエリア
に出力させるクロックであり、同図（ｖ）の▲
▼信号は接点データをビットALU部６によって操作し
て出力させるクロックである。また同図（ｗ）は▲
▼信号を、同図（ｘ）を▲▼信号を、同図
（ｙ）は▲▼信号を、同図（ｚ）を▲
▼信号を夫々示す。また同図（α）はPCiNC信号を夫々
示す。 また同図（β）に示すINTCLK信号は命令実行終了時に
割り込みとか拡張命令等を検出し、これらの信号が入っ
ていれば命令の実行完了後、AEN信号を“H"から“L"に
切換え、本発明回路を受動状態に設定するための信号で
ある。 ［発明の効果］ 本発明は上述のように構成しており、ビット操作命
令、微分命令、タイマ命令、カウンタ命令などの各命令
を実行する専用の演算回路を設けているので、最短のマ
シンサイクルで各命令を実行することができ、命令処理
を高速処理することが可能となる。また周辺回路を内蔵
してもゲート数を少なくすることができ、ゲートアレイ
とメモリの２つの部品で構成できるのでコストを低減す
ることができ、16ビットCPUとマルチプロセッサ構成が
容易に実現できるという効果を奏する。また微分命令の
場合には、命令を格納したプログラムメモリに接続され
る16ビートデータバスとは別に、第１のクロックで前ス
キャンの結果を、ビット専用バスにより１ビットRAMか
らなるデータメモリよりロードし、第２のクロックによ
り現スキャンの演算結果のフラグを上記１ビットRAMか
らなるデータメモリに格納し、第２のクロックの立ち下
がりで演算結果をフラグ部にセットするので、微分命令
の場合には、16ビットのデータではなく、それに１ビッ
トを加えた17ビット構成とすることにより、微分命令の
使用の制限を無くし、しかも最短の２サイクルにより高
速化処理が図れるという効果を奏する。
【図面の簡単な説明】
第１図は本発明の実施例の回路構成図、第２図は同上使
用の基本クロック発生回路の具体回路図、第３図、第４
図、第５図は同上の動作説明用のタイムチャートであ
る。 Ａ……アドレス発生部、Ｂ……命令フエッチ部、Ｃ……
演算実行部、Ｅ……制御クロック発生部、１……プログ
ラムカウンタ、２……データ実アドレス部、３……命令
レジスタ、４……命令デコード部、６……ビットALU
部、７……フラグ部、10……Acc部、11……wALU部、12
……swALU部である。
用の基本クロック発生回路の具体回路図、第３図、第４
図、第５図は同上の動作説明用のタイムチャートであ
る。 Ａ……アドレス発生部、Ｂ……命令フエッチ部、Ｃ……
演算実行部、Ｅ……制御クロック発生部、１……プログ
ラムカウンタ、２……データ実アドレス部、３……命令
レジスタ、４……命令デコード部、６……ビットALU
部、７……フラグ部、10……Acc部、11……wALU部、12
……swALU部である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.6，ＤＢ名)
G05B 19/00 - 19/05
Claims (1)
- (57)【特許請求の範囲】 １．ユーザプログラムのアドレス及びデータメモリのア
ドレスを出力するアドレス発生部と、プログラムメモリ
から読み出した命令を記憶して記憶した命令のデコード
を行う命令フェッチ部と、データメモリから読み出され
たデータを格納するデータレジスタ、基本的なビット操
作の命令を演算するビットALU部、該ビットALU部の演算
結果を格納するフラグ部、タイマ命令、カウンタ命令、
シフトレジスタ命令を16ビット並列処理するためのAcc
部、減算、シフトを行うワードALU部、タイマ命令専用
のシフトと加算とを行うサブワードALU部から少なくと
もなる演算実行部と、制御クロックを発生させる制御ク
ロック発生部とをゲートアレイで構成したプログラマブ
ルコントローラの命令処理回路において、微分命令の場
合には、命令を格納したプログラムメモリに接続される
16ビットデータバスとは別に、第１のクロックで前スキ
ャンの結果を、ビット専用バスにより１ビットRAMから
なるデータメモリよりロードし、第２のクロックにより
現スキャンの演算結果のフラグを上記１ビットRAMから
なるデータメモリに格納し、第２のクロックの立ち下が
りで演算結果をフラグ部にセットすることを特徴とする
プログラマブルコントローラの命令処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62211773A JP2784001B2 (ja) | 1987-08-26 | 1987-08-26 | プログラマブルコントローラの命令処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62211773A JP2784001B2 (ja) | 1987-08-26 | 1987-08-26 | プログラマブルコントローラの命令処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6455602A JPS6455602A (en) | 1989-03-02 |
| JP2784001B2 true JP2784001B2 (ja) | 1998-08-06 |
Family
ID=16611353
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62211773A Expired - Lifetime JP2784001B2 (ja) | 1987-08-26 | 1987-08-26 | プログラマブルコントローラの命令処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2784001B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2522563B2 (ja) * | 1989-11-15 | 1996-08-07 | 松下電工株式会社 | プログラマブルコントロ―ラ |
| JP2529429B2 (ja) * | 1989-12-26 | 1996-08-28 | 株式会社日立製作所 | プログラマブルコントロ―ラ |
| JP4569812B2 (ja) * | 2004-11-30 | 2010-10-27 | ソニー株式会社 | 光ディスク装置、光ディスク装置の焦点位置制御方法及び焦点位置制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856102A (ja) * | 1981-09-30 | 1983-04-02 | Toyoda Mach Works Ltd | シ−ケンスコントロ−ラ |
| JPS59134804U (ja) * | 1983-02-23 | 1984-09-08 | 三菱電機株式会社 | シ−ケンス制御装置におけるシ−ケンス演算回路 |
| JPS60237503A (ja) * | 1984-05-09 | 1985-11-26 | Sharp Corp | シ−ケンスコントロ−ラの高速処理方式 |
-
1987
- 1987-08-26 JP JP62211773A patent/JP2784001B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6455602A (en) | 1989-03-02 |
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