JPH0193928A - ダイナミック方式プログラマブルロジックアレイ - Google Patents
ダイナミック方式プログラマブルロジックアレイInfo
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- JPH0193928A JPH0193928A JP62252051A JP25205187A JPH0193928A JP H0193928 A JPH0193928 A JP H0193928A JP 62252051 A JP62252051 A JP 62252051A JP 25205187 A JP25205187 A JP 25205187A JP H0193928 A JPH0193928 A JP H0193928A
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- JP
- Japan
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- logic matrix
- output
- clock
- latch circuit
- circuit
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- Pending
Links
- 239000011159 matrix material Substances 0.000 claims abstract description 52
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract description 7
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract description 7
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 5
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 9
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック方式プログラムロジックアレイ（
以下ＰＬＡという）に関し、特にＯＲ論理マトリクス及
び出力ラッチ回路の動作の最適なタイミングを自動生成
する回路を有するダイナミック方式ＰＬＡに関する。
以下ＰＬＡという）に関し、特にＯＲ論理マトリクス及
び出力ラッチ回路の動作の最適なタイミングを自動生成
する回路を有するダイナミック方式ＰＬＡに関する。
従来、このダイナミック方式ＰＬＡは、第５図に示すよ
うに、クロック信号ＣＬＫＩにより動作するＡＮＤ論理
マトリクス１と、タロツク信号ＣＬＫＩとＡＮＤ論理マ
トリクス１上の遅延回路３とをクロックドライバ４によ
り合成した合成信号のクロック信号ＣＬＫ２により動作
するＯＲ論理マトリクス５とにより構成されていたく例
えば昭和６１年度電子通信学会総合全国大会論文集。
うに、クロック信号ＣＬＫＩにより動作するＡＮＤ論理
マトリクス１と、タロツク信号ＣＬＫＩとＡＮＤ論理マ
トリクス１上の遅延回路３とをクロックドライバ４によ
り合成した合成信号のクロック信号ＣＬＫ２により動作
するＯＲ論理マトリクス５とにより構成されていたく例
えば昭和６１年度電子通信学会総合全国大会論文集。
３６１参照）。
上述した従来のダイナミック方式ＰＬＡは、出力側にラ
ッチ回路がないなめ、ＯＲ論理マトリクス５がプリチャ
ージを開始してから論理確定までの期間、ＰＬＡから無
効な信号が出力されてしまうという欠点がある。このよ
うなＰＬＡの出力を入力とする回路では、ＰＬＡの出力
をラッチする回路とこのラッチ回路の最適に動作させる
クロック発生回路が必要になる。
ッチ回路がないなめ、ＯＲ論理マトリクス５がプリチャ
ージを開始してから論理確定までの期間、ＰＬＡから無
効な信号が出力されてしまうという欠点がある。このよ
うなＰＬＡの出力を入力とする回路では、ＰＬＡの出力
をラッチする回路とこのラッチ回路の最適に動作させる
クロック発生回路が必要になる。
本発明の目的は、このような問題を解決し、１個のタロ
ツクを与えるだけで、入力ラッチ、ＡＮＤ論理マトリク
ス、ＯＲ論理マトリクス、出力ラッチが最適に動作する
ダイナミック方式ＰＬＡを提供することにある。
ツクを与えるだけで、入力ラッチ、ＡＮＤ論理マトリク
ス、ＯＲ論理マトリクス、出力ラッチが最適に動作する
ダイナミック方式ＰＬＡを提供することにある。
本発明のダイナミック方式ＰＬＡは、第１のクロックに
より入力信号をラッチ動作させる入力ラッチ回路と、こ
の入力ラッチ回路からの出力を入力するＡＮＤ論理マト
リクスと、前記第１のクロックと前記ＡＮＤ論理マトリ
クス上の第１の遅延回路の出力より第２のクロックを生
成する第１のクロックドライバと、前記ＡＮＤ論理マト
リクスからの信号を入力し前記第２のクロックにより動
作するＯＲ論理マトリクスと、前記第１のクロックと前
記ＯＲ論理マトリクス上の第２の遅延回路の出力より第
３のタロツクを生成する第２のタロツクドライバと、前
記第３のタロツクによって前記ＯＲ論理マトリクスがら
の出力をラッチ動作させる出力ラッチ回路とを備えるこ
とを特徴とする。
より入力信号をラッチ動作させる入力ラッチ回路と、こ
の入力ラッチ回路からの出力を入力するＡＮＤ論理マト
リクスと、前記第１のクロックと前記ＡＮＤ論理マトリ
クス上の第１の遅延回路の出力より第２のクロックを生
成する第１のクロックドライバと、前記ＡＮＤ論理マト
リクスからの信号を入力し前記第２のクロックにより動
作するＯＲ論理マトリクスと、前記第１のクロックと前
記ＯＲ論理マトリクス上の第２の遅延回路の出力より第
３のタロツクを生成する第２のタロツクドライバと、前
記第３のタロツクによって前記ＯＲ論理マトリクスがら
の出力をラッチ動作させる出力ラッチ回路とを備えるこ
とを特徴とする。
次に本発明について図面を参照して説明する。
第１図、第２図は本発明の一実施例を示すタロツク図お
よびその回路図である。図中、１はＡＮＤ論理マトリク
ス、２は入力ラッチ回路、３はＡＮＤ論理マトリクス上
に構成された遅延回路、４１．４２はクロックドライバ
、５はＯＲ論理マトリクス、６はＯＲ論理マトリクス上
に構成された遅延回路、７は出力ラッチ回路である。
よびその回路図である。図中、１はＡＮＤ論理マトリク
ス、２は入力ラッチ回路、３はＡＮＤ論理マトリクス上
に構成された遅延回路、４１．４２はクロックドライバ
、５はＯＲ論理マトリクス、６はＯＲ論理マトリクス上
に構成された遅延回路、７は出力ラッチ回路である。
第３図は第１図の動作を示すタイミング図である。
クロック信号ＣＬＫＩの立下りにより、タロツク信号Ｃ
ＬＫ２．ＣＬＫ３は立下り、ＡＮＤ論理マトリクス１及
びＯＲ論理マトリクス５はプリチャージを開始し、出力
ラッチ回路７は出力信号をラッチする。クロック信号Ｃ
ＬＫＩが立上ると、入力ラッチ回路２はその時の値をラ
ッチする。
ＬＫ２．ＣＬＫ３は立下り、ＡＮＤ論理マトリクス１及
びＯＲ論理マトリクス５はプリチャージを開始し、出力
ラッチ回路７は出力信号をラッチする。クロック信号Ｃ
ＬＫＩが立上ると、入力ラッチ回路２はその時の値をラ
ッチする。
ＰＬＡの入力端子８からの入力信号はこのときＡＮＤ論
理マトリクス１へ入っていく。この時クロック信号ＣＬ
Ｋ２．ＣＬＫ３はＬＯＷ （ロウ）レベルでＯＲ論理マ
トリクス５はプリチャージを行なっており、出力ラッチ
回路７はラッチしている。入力信号がＡＮＤ論理マトリ
クス１内に入り、このＡＮＤ論理マトリクス１内の値が
決定されると、遅延回路３により、クロック信号ＣＬＫ
２が立上り、ＯＲ論理マトリクス５内にＡＮＤ論理マト
リクス１の値が入力される。このときクロック信号ＣＬ
Ｋ３はＬＯＷレベルで出力ラッチ回路７はラッチをして
いる。ＯＲ論理マトリクス５内の値が決定されると、遅
延回路６により、クロック信号ＣＬＫ３が立上り、出力
ラッチ回路７より新しい出力のイ直が出力される。
理マトリクス１へ入っていく。この時クロック信号ＣＬ
Ｋ２．ＣＬＫ３はＬＯＷ （ロウ）レベルでＯＲ論理マ
トリクス５はプリチャージを行なっており、出力ラッチ
回路７はラッチしている。入力信号がＡＮＤ論理マトリ
クス１内に入り、このＡＮＤ論理マトリクス１内の値が
決定されると、遅延回路３により、クロック信号ＣＬＫ
２が立上り、ＯＲ論理マトリクス５内にＡＮＤ論理マト
リクス１の値が入力される。このときクロック信号ＣＬ
Ｋ３はＬＯＷレベルで出力ラッチ回路７はラッチをして
いる。ＯＲ論理マトリクス５内の値が決定されると、遅
延回路６により、クロック信号ＣＬＫ３が立上り、出力
ラッチ回路７より新しい出力のイ直が出力される。
第４図は本実施例のＰＬＡの応用例のブロック図である
。本実施例のダイナミック方式ＰＬＡは、入力ラッチ回
路２及び出力ラッチ回路７が存在するため、出力ラッチ
回路７の出力の一部をフィードバック線２０により、入
力ラッチ回路２の入力に接続するだけで、ｊ順序回路を
構成することができる。しかも、前述、のように外から
与えるクロックは１個のみで動作することができる。
。本実施例のダイナミック方式ＰＬＡは、入力ラッチ回
路２及び出力ラッチ回路７が存在するため、出力ラッチ
回路７の出力の一部をフィードバック線２０により、入
力ラッチ回路２の入力に接続するだけで、ｊ順序回路を
構成することができる。しかも、前述、のように外から
与えるクロックは１個のみで動作することができる。
本実施例のＡＮＤ論理マトリクス１上の遅延回路３は、
ＡＮＤ論理マトリクス１のそれぞれの積項線９が接続す
るトランジスタ（ＰＬＡ基本セル）の数により、トラン
ジスタ接続数を決定し、ＡＮＤ論理マトリクス１のサイ
ズ及びマトリクスのトランジスタ利用率が変化しても最
適なタイミングを発生することができる。また、ＯＲ論
理マトリクス５上の遅延回路６についても出力線１つを
考慮し、同様に最適化が可能である。
ＡＮＤ論理マトリクス１のそれぞれの積項線９が接続す
るトランジスタ（ＰＬＡ基本セル）の数により、トラン
ジスタ接続数を決定し、ＡＮＤ論理マトリクス１のサイ
ズ及びマトリクスのトランジスタ利用率が変化しても最
適なタイミングを発生することができる。また、ＯＲ論
理マトリクス５上の遅延回路６についても出力線１つを
考慮し、同様に最適化が可能である。
以上説明したように本発明は、クロック信号ＣＬ Ｋ
１によって動作する入力ラッチ回路とＡＮＤ論理マトリ
クスと、クロック信号ＣＬＫＩとＡＮＤ論理マトリクス
上の遅延回路の出力よりクロック信号ＣＬＫ２を生成す
るクロックドライバと、クロック信号ＣＬＫ２によって
動作するＯＲ論理マトリクスと、クロック信号ＣＬＫＩ
とＯＲ論理マトリクス上の遅延回路の出力よりクロック
信号ＣＬＫ３を生成するクロックドライバと、クロック
信号ＣＬＫ３によって動作する出力ラッチ回路とを備え
ることにより、外部から与えるクロック信号ＣＬＫＩの
みにより、入力ラッチ回路、ＡＮＤ論理マトリクス、○
Ｒ論理マＩ・リクス、出力ラッチ回路を最適なタイミン
グで動作させることができる。また、出力ラッチ回路を
有しているので、ＰＬＡより無効な信号を出力すること
がない。
１によって動作する入力ラッチ回路とＡＮＤ論理マトリ
クスと、クロック信号ＣＬＫＩとＡＮＤ論理マトリクス
上の遅延回路の出力よりクロック信号ＣＬＫ２を生成す
るクロックドライバと、クロック信号ＣＬＫ２によって
動作するＯＲ論理マトリクスと、クロック信号ＣＬＫＩ
とＯＲ論理マトリクス上の遅延回路の出力よりクロック
信号ＣＬＫ３を生成するクロックドライバと、クロック
信号ＣＬＫ３によって動作する出力ラッチ回路とを備え
ることにより、外部から与えるクロック信号ＣＬＫＩの
みにより、入力ラッチ回路、ＡＮＤ論理マトリクス、○
Ｒ論理マＩ・リクス、出力ラッチ回路を最適なタイミン
グで動作させることができる。また、出力ラッチ回路を
有しているので、ＰＬＡより無効な信号を出力すること
がない。
さらに、応用として、出力を入力にフィードバックする
だけで、ダイナミック方式順序回路を構成することもで
きる。
だけで、ダイナミック方式順序回路を構成することもで
きる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の一例の回路図、第３図は第１図の動作を示すタイミ
ング図、第４図は本実施例のダイナミック方式ＰＬＡを
使用して順序回路を構成したブロック図、第５図は従来
のダイナミック方式ＰＬＡの一例のブロック図である。 １・・・ＡＮＤ論理マトリクス、２・・・入力ラッチ回
路、３，６・・・遅延回路、４，４１．４２・・・クロ
ックドライバ、５・・・ＯＲ論理マトリクス、７・・・
出力ラッチ回路、８・・・ＰＬＡの入力端子、９・・・
積項線、１０・・・ＰＬＡの出力端子、１９・・・出力
線、２０・・・フィードバック線。
図の一例の回路図、第３図は第１図の動作を示すタイミ
ング図、第４図は本実施例のダイナミック方式ＰＬＡを
使用して順序回路を構成したブロック図、第５図は従来
のダイナミック方式ＰＬＡの一例のブロック図である。 １・・・ＡＮＤ論理マトリクス、２・・・入力ラッチ回
路、３，６・・・遅延回路、４，４１．４２・・・クロ
ックドライバ、５・・・ＯＲ論理マトリクス、７・・・
出力ラッチ回路、８・・・ＰＬＡの入力端子、９・・・
積項線、１０・・・ＰＬＡの出力端子、１９・・・出力
線、２０・・・フィードバック線。
Claims (1)
- 第１のクロックにより入力信号をラッチ動作させる入
力ラッチ回路と、この入力ラッチ回路からの出力を入力
するＡＮＤ論理マトリクスと、前記第１のクロックと前
記ＡＮＤ論理マトリクス上の第１の遅延回路の出力より
第２のクロックを生成する第１のクロックドライバと、
前記ＡＮＤ論理マトリクスからの信号を入力し前記第２
のクロックにより動作するＯＲ論理マトリクスと、前記
第１のクロックと前記ＯＲ論理マトリクス上の第２の遅
延回路の出力より第３のクロックを生成する第２のクロ
ックドライバと、前記第３のクロックによって前記ＯＲ
論理マトリクスからの出力をラッチ動作させる出力ラッ
チ回路とを備えることを特徴とするダイナミック方式プ
ログラマブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252051A JPH0193928A (ja) | 1987-10-05 | 1987-10-05 | ダイナミック方式プログラマブルロジックアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62252051A JPH0193928A (ja) | 1987-10-05 | 1987-10-05 | ダイナミック方式プログラマブルロジックアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193928A true JPH0193928A (ja) | 1989-04-12 |
Family
ID=17231883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62252051A Pending JPH0193928A (ja) | 1987-10-05 | 1987-10-05 | ダイナミック方式プログラマブルロジックアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193928A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02133028U (ja) * | 1989-04-06 | 1990-11-05 | ||
| JPH03231515A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | プログラマブル論理装置 |
| JPH04101157U (ja) * | 1991-01-31 | 1992-09-01 | 富士通テン株式会社 | ワンチツプマイクロコンピユータの双方向入出力ポート用切換回路 |
| JP2004533025A (ja) * | 2000-05-11 | 2004-10-28 | クイックターン・デザイン・システムズ・インコーポレイテッド | ホールドタイムアルゴリズム、ロジックアナライザ及びシャドウメモリを有するエミュレーション回路 |
-
1987
- 1987-10-05 JP JP62252051A patent/JPH0193928A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02133028U (ja) * | 1989-04-06 | 1990-11-05 | ||
| JPH03231515A (ja) * | 1990-02-06 | 1991-10-15 | Mitsubishi Electric Corp | プログラマブル論理装置 |
| JPH04101157U (ja) * | 1991-01-31 | 1992-09-01 | 富士通テン株式会社 | ワンチツプマイクロコンピユータの双方向入出力ポート用切換回路 |
| JP2568744Y2 (ja) * | 1991-01-31 | 1998-04-15 | 富士通テン株式会社 | ワンチップマイクロコンピュータの双方向入出力ポート用切換回路 |
| JP2004533025A (ja) * | 2000-05-11 | 2004-10-28 | クイックターン・デザイン・システムズ・インコーポレイテッド | ホールドタイムアルゴリズム、ロジックアナライザ及びシャドウメモリを有するエミュレーション回路 |
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