JPH07104851B2 - Data processing device - Google Patents
Data processing deviceInfo
- Publication number
- JPH07104851B2 JPH07104851B2 JP61083493A JP8349386A JPH07104851B2 JP H07104851 B2 JPH07104851 B2 JP H07104851B2 JP 61083493 A JP61083493 A JP 61083493A JP 8349386 A JP8349386 A JP 8349386A JP H07104851 B2 JPH07104851 B2 JP H07104851B2
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- JP
- Japan
- Prior art keywords
- terminal
- input
- function
- signal
- data
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は内部状態を初期化するリセット機能を有するマ
イクロプロセッサに関し、特に外部端子の機能を規定で
きる手段を有するマイクロプロセッサの構成に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor having a reset function for initializing an internal state, and more particularly to a structure of a microprocessor having means capable of defining a function of an external terminal.
〔従来と技術〕 従来、マイクロプロセッサには複数の外部端子が設けら
れており、ユーザの使用用途に応じて各端子を入力用と
するか出力用とするか、あるいはプロセッサ内部で生成
される信号の中のどの信号を選択して使用するかを決定
する必要があった。このため、次のような手法が採用さ
れていた。すなわち、プログラムによりプロセッサ内部
の状態設定レジスタに使用状況を規定するデータを書き
込む第一の方法、あるいは別に外部端子を設けて、この
端子からの信号で各端子の役割を規定する第二の方法、
もしくはハードウェア切換（例えば、配線切換）により
プロセッサの設計時に規定する第三の方法等により行わ
れていた。[Prior art and technology] Conventionally, a microprocessor is provided with a plurality of external terminals, and each terminal is used as an input or an output, or a signal generated inside the processor according to the usage purpose of a user. It was necessary to decide which of the signals to select and use. Therefore, the following method has been adopted. That is, the first method of writing data that defines the usage status to the status setting register inside the processor by a program, or the second method of providing an external terminal separately and defining the role of each terminal with a signal from this terminal,
Alternatively, hardware switching (for example, wiring switching) is performed by a third method or the like which is specified when the processor is designed.
上述した従来技術では各々次のような欠点がある。 The above-mentioned conventional techniques have the following drawbacks.
第一の状態規定レジスタによる方法では、プログラムを
起動してレジスタに適切な値を書き込まなければならな
いので、レジスタに値を設定するための時間を独立に設
定しなければならない。よって、タイミング制御に細か
な注意を払わなければならない。In the first state defining register method, the program must be started to write an appropriate value to the register, and therefore the time for setting the value in the register must be set independently. Therefore, careful attention must be paid to the timing control.
第二の方法では、制御に用いる端子を別に用意するため
端子数を増やすという欠点がある。The second method has a drawback that the number of terminals is increased because a terminal used for control is separately prepared.
第三の方法では、ハードウェアにより機能が固定される
ので、一旦決めてしまうと変更ができず、汎用性に欠け
るという欠点がある。特に大規模集積回路で構成される
プロセッサでは製造プロセス中にかかる機能を規定する
必要があり、製造が複雑になる欠点がある。In the third method, since the function is fixed by hardware, once it is decided, it cannot be changed, and there is a drawback that it lacks versatility. In particular, in a processor including a large-scale integrated circuit, it is necessary to define such a function during the manufacturing process, which has a drawback that manufacturing becomes complicated.
本発明のマイクロプロセッサは、リセット期間に外部か
ら入力されるデータによって端子の機能を決定する手段
を有している。The microprocessor of the present invention has means for determining the function of the terminal according to the data input from the outside during the reset period.
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の一実施例である。本実施例は出力端子
７から出力される信号としてS5かS6のいずれか一方を選
択する手段を開示したものである。実施例では、NMOSト
ランジスタを用いている。端子1,2,3,4は、外部からデ
ータを取り込む外部入力端子であり、通常動作ではこれ
らの端子に外部からデータが入力され、信号S1,S2,S3,S
4として内部に取り込まれ、内部データバスに伝播され
る。一方、内部状態を初期化するRESET期間中は、端子
１〜４から入力されたデータが状態設定レジスタ（各端
子に接続されているインバータ２段の回路）に記憶さ
れ、信号M1,M2,M3,M4として使用される。このRESET期間
中の動作について次に詳しく説明する。FIG. 1 shows an embodiment of the present invention. The present embodiment discloses means for selecting either S5 or S6 as the signal output from the output terminal 7. In the embodiment, an NMOS transistor is used. Terminals 1, 2, 3, and 4 are external input terminals that receive data from the outside.In normal operation, data is input to these terminals from the outside and signals S1, S2, S3, S
Taken internally as 4 and propagated to the internal data bus. On the other hand, during the RESET period for initializing the internal state, the data input from the terminals 1 to 4 is stored in the state setting register (a circuit of two stages of inverters connected to each terminal), and the signals M1, M2, M3 are input. , Used as M4. The operation during this RESET period will be described in detail below.
本実施例は第２図のタイミングチャートに示すようにク
ロックφ１とφ２の非重複の二相クロックで動作するマ
イクロプロセッサであり、φ２の立上りから次のφ２の
立上りまでの期間RESET信号が発生されるものとする。R
ESET信号はNOR回路５により、φ２の立上りから次のφ
１の立上りまでの半クロック間、高レベルとなる。この
高レベルの期間に端子１〜４のデータを入力すれば、レ
ジスタに入力されたデータが記憶されたM1〜M4の信号と
して使用できる。このM1〜M4の値に基いて、これらが入
力されるトタンジスタのゲートが駆動される。本実施例
ではM1〜M4がすべて高レベルになった場合にのみ、信号
線６がアクティブとなる。その結果、内部信号S5が選択
されて端子７から出力される。一方、M1〜M4が前記以外
の場合には内部信号S6が出力される構成となっている。
故に、リセット期間中に入力されるデータに応じた出力
端子７の出力状態を決定／変更することができる。This embodiment is a microprocessor that operates in a two-phase clock of a non-overlapping clock phi 1 and phi 2 as shown in the timing chart of FIG. 2, the period from the rise of phi 2 to the rising of the next phi 2 RESET A signal shall be generated. R
The ESET signal is sent by the NOR circuit 5 from the rise of φ 2 to the next φ
It goes high for half a clock before the rising edge of 1 . If the data of the terminals 1 to 4 is input during this high level period, the data input to the register can be used as the signals of M1 to M4. Based on the values of M1 to M4, the gates of the transistors to which they are input are driven. In this embodiment, the signal line 6 becomes active only when all of M1 to M4 become high level. As a result, the internal signal S5 is selected and output from the terminal 7. On the other hand, when M1 to M4 are other than the above, the internal signal S6 is output.
Therefore, the output state of the output terminal 7 can be determined / changed according to the data input during the reset period.
次に本発明の第二の実施例を第３図を参照して説明す
る。第３図は本発明の他の実施例を示す回路図で、相補
型トランジスタ回路を正論理で記述したものであり、１
は入力端子１、２はレジスタを示す。本構成はアクティ
ブロー信号▲▼によって内部状態が初期化さ
れるもので、▲▼期間中、端子１に印加され
たデータがレジスタ２にセットされる。この期間中にレ
ジスタに設定された値が正論理“0"ならば、▲
▼信号が低レベルから高レベルに立上った後、端子１
は入力端子として機能し、端子１から入力した信号が信
号４として内部へ伝達される。一方、レジスタに“1"が
設定されると端子１は出力端子として機能し、内部信号
５が端子１から出力される。Next, a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a circuit diagram showing another embodiment of the present invention, in which the complementary transistor circuit is described in positive logic.
Input terminals 1 and 2 are registers. In this configuration, the internal state is initialized by the active low signal (), and the data applied to the terminal 1 is set in the register 2 during the period (). If the value set in the register during this period is positive logic "0", ▲
▼ After the signal rises from low level to high level, terminal 1
Functions as an input terminal, and the signal input from the terminal 1 is transmitted internally as the signal 4. On the other hand, when "1" is set in the register, the terminal 1 functions as an output terminal and the internal signal 5 is output from the terminal 1.
このような端子の機能切換は入出力データのデータ幅の
設定、入出力の同期／非同期方式の切換等に応用できる
もので、本発明では内部状態を初期化するリセット期間
中に規定できるという長所がある。Such terminal function switching can be applied to the setting of the data width of the input / output data, the switching of the input / output synchronous / asynchronous method, etc., and the present invention has the advantage that it can be defined during the reset period for initializing the internal state. There is.
以上説明したように本発明は、マイクロプロセッサの内
部状態を初期化するリセット信号の入力期間中に、端子
の使用状態を決定することができるので、余分な端子を
必要とすることなく、かつ簡単に端子の機能を規定でき
るという効果がある。しかも、一旦定めた端子機能を変
更も可能であり、汎用性が増す効果もある。As described above, the present invention can determine the usage state of the terminals during the input period of the reset signal for initializing the internal state of the microprocessor, so that it does not require an extra terminal and is simple. The effect is that the function of the terminal can be specified. Moreover, it is possible to change the terminal function once determined, which has the effect of increasing versatility.
第１図は本発明の第一の実施例を示すNMOSトランジスタ
回路図である。 1,2,3,4……入力端子、５……NOR回路、６……信号線、
７……出力端子、８……RESET信号、S1,S2,S3,S4,S5,S
6,S7,M1,M2,M3,M4……内部信号。 第２図は第１図においてRESET信号入力時のタイミング
図、第３図は本発明の第二の実施例を示す相補型トラン
ジスタ回路図である。 １……入力端子、２……レジスタ、３……▲
▼信号、4,5……内部信号。FIG. 1 is an NMOS transistor circuit diagram showing a first embodiment of the present invention. 1,2,3,4 …… input terminal, 5 …… NOR circuit, 6 …… signal line,
7 ... Output terminal, 8 ... RESET signal, S1, S2, S3, S4, S5, S
6, S7, M1, M2, M3, M4 …… Internal signal. FIG. 2 is a timing chart when the RESET signal is input in FIG. 1, and FIG. 3 is a complementary transistor circuit diagram showing a second embodiment of the present invention. 1 …… input terminal, 2 …… register, 3 …… ▲
▼ Signal, 4,5 …… Internal signal.
Claims (1)
くとも一本有するデータ処理装置において、リセット期
間中に外部端子から入力されたデータを一時記憶する手
段と、記憶されたデータの内容に応じて前記端子機能を
切り換え可能な外部端子の機能を選択する回路手段とを
設け、前記端子機能を切り換え可能な外部端子の機能を
リセット期間中に入力される外部端子からの入力データ
によって規定することを特徴とするデータ処理装置。1. A data processing device having at least one external terminal capable of switching a terminal function, wherein a means for temporarily storing data input from the external terminal during a reset period and a content of the stored data are provided. Circuit means for selecting the function of the external terminal capable of switching the terminal function is provided, and the function of the external terminal capable of switching the terminal function is defined by the input data from the external terminal input during the reset period. Characteristic data processing device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083493A JPH07104851B2 (en) | 1986-04-10 | 1986-04-10 | Data processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61083493A JPH07104851B2 (en) | 1986-04-10 | 1986-04-10 | Data processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62239257A JPS62239257A (en) | 1987-10-20 |
| JPH07104851B2 true JPH07104851B2 (en) | 1995-11-13 |
Family
ID=13804004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61083493A Expired - Lifetime JPH07104851B2 (en) | 1986-04-10 | 1986-04-10 | Data processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104851B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10838889B2 (en) | 2018-03-09 | 2020-11-17 | Kabushiki Kaisha Toshiba | I/O expansion device, control system, and automotive system |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6183056A (en) * | 1984-10-01 | 1986-04-26 | Nec Corp | Thermal head |
| JPH01121964A (en) * | 1987-11-06 | 1989-05-15 | Hitachi Ltd | Integrated circuit |
| JPH02199693A (en) * | 1989-01-27 | 1990-08-08 | Nec Home Electron Ltd | Ic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58139253A (en) * | 1982-02-12 | 1983-08-18 | Nec Home Electronics Ltd | Data selecting circuit |
-
1986
- 1986-04-10 JP JP61083493A patent/JPH07104851B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10838889B2 (en) | 2018-03-09 | 2020-11-17 | Kabushiki Kaisha Toshiba | I/O expansion device, control system, and automotive system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62239257A (en) | 1987-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |