JPH0697129A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0697129A JPH0697129A JP24785292A JP24785292A JPH0697129A JP H0697129 A JPH0697129 A JP H0697129A JP 24785292 A JP24785292 A JP 24785292A JP 24785292 A JP24785292 A JP 24785292A JP H0697129 A JPH0697129 A JP H0697129A
- Authority
- JP
- Japan
- Prior art keywords
- positive resist
- film
- semiconductor device
- insulating film
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 段差部分に緩やかな傾斜をつけることにより
段差による悪影響を防止した半導体装置を得るための製
造方法を提供することを目的とする。 【構成】 表面の段差を有する下地膜101上にポジレ
ジストを厚く全面に塗布した後に露光する工程と、一部
残存した該ポジレジスト103をマスクとして下地膜1
01を異方性エッチングにより除去する工程と、残存し
たポジレジスト103を除去する工程とを有する。
段差による悪影響を防止した半導体装置を得るための製
造方法を提供することを目的とする。 【構成】 表面の段差を有する下地膜101上にポジレ
ジストを厚く全面に塗布した後に露光する工程と、一部
残存した該ポジレジスト103をマスクとして下地膜1
01を異方性エッチングにより除去する工程と、残存し
たポジレジスト103を除去する工程とを有する。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。
関する。
【0002】
【従来の技術】従来の半導体装置の製造方法では、各種
の膜を積層しパターニングして行く工程の繰り返しによ
り、半導体装置を製造していた。
の膜を積層しパターニングして行く工程の繰り返しによ
り、半導体装置を製造していた。
【0003】
【発明が解決しようとする課題】しかしながら、上記の
製造方法では基板表面に段差が生じ、後のパタニング工
程やエッチング工程に支障をきたし、必要な配線の切断
や、逆に無関係な配線の短絡などの不具合を発生してい
た。この段差による悪影響は微細化が進むにつれ顕著と
なり、その防止策としていくつかの平坦化技術が採用さ
れているが、いずれもまだ十分とは言えないという問題
点があった。
製造方法では基板表面に段差が生じ、後のパタニング工
程やエッチング工程に支障をきたし、必要な配線の切断
や、逆に無関係な配線の短絡などの不具合を発生してい
た。この段差による悪影響は微細化が進むにつれ顕著と
なり、その防止策としていくつかの平坦化技術が採用さ
れているが、いずれもまだ十分とは言えないという問題
点があった。
【0004】また、微細化によりMOSトランジスタに
おいては、LDDと呼ばれる薄い不純物濃度のソースお
よびドレイン領域を有する構造が必須となっているが、
微細化に適した範囲でLDD領域長を制御性よく長く形
成することができないという問題点があった。
おいては、LDDと呼ばれる薄い不純物濃度のソースお
よびドレイン領域を有する構造が必須となっているが、
微細化に適した範囲でLDD領域長を制御性よく長く形
成することができないという問題点があった。
【0005】本発明は、段差部分に緩やかな傾斜をつけ
ることにより上記課題を解消した半導体装置を得るため
の製造方法を提供することを目的とする。
ることにより上記課題を解消した半導体装置を得るため
の製造方法を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明の半導体装置が上
記目的を達成するために採用した主な手段は、表面の段
差を有する下地膜上にポジレジストを厚く全面に塗布し
た後に露光し現像する工程と、一部残存した該ポジレジ
ストをマスクとして該下地膜を異方性エッチングにより
除去する工程と、残存した該ポジレジストを除去する工
程とを有することを特徴とする。
記目的を達成するために採用した主な手段は、表面の段
差を有する下地膜上にポジレジストを厚く全面に塗布し
た後に露光し現像する工程と、一部残存した該ポジレジ
ストをマスクとして該下地膜を異方性エッチングにより
除去する工程と、残存した該ポジレジストを除去する工
程とを有することを特徴とする。
【0007】
【作用】本発明の半導体装置は、段差部分にポジレジス
トを意図的に残し、異方性エッチングのマスクとするこ
とにより、段差部分に緩やかな傾斜を与えることができ
る。これによって、上記課題を解消した半導体装置を得
るための製造方法を提供するすることができる。
トを意図的に残し、異方性エッチングのマスクとするこ
とにより、段差部分に緩やかな傾斜を与えることができ
る。これによって、上記課題を解消した半導体装置を得
るための製造方法を提供するすることができる。
【0008】
【実施例】以下、図面を参照して本発明の好適な実施例
を説明する。図1(a)〜(d)は、本発明の半導体装
置の製造方法の一実施例の工程順断面図である。
を説明する。図1(a)〜(d)は、本発明の半導体装
置の製造方法の一実施例の工程順断面図である。
【0009】図1(a)に示したように、ICプロセス
により下地膜101に段差部102が形成されている。
次に、図1(b)に示したように、段差部102を十分
に覆うように下地膜101上にポジレジストを厚く全面
に塗布した後に露光する。このとき、露光量を平坦な部
分のポジレジスト厚さまでを感光させるように設定する
と、段差部102においては、ポジレジストが平坦な部
分に比べて厚くなっているため、現像後にポジレジスト
側壁103が残る。
により下地膜101に段差部102が形成されている。
次に、図1(b)に示したように、段差部102を十分
に覆うように下地膜101上にポジレジストを厚く全面
に塗布した後に露光する。このとき、露光量を平坦な部
分のポジレジスト厚さまでを感光させるように設定する
と、段差部102においては、ポジレジストが平坦な部
分に比べて厚くなっているため、現像後にポジレジスト
側壁103が残る。
【0010】次に、図1(c)に示すように、ポジレジ
スト側壁103をマスクとして下地膜101を異方性エ
ッチングによりエッチングする。次に、図1(d)に示
すように、ポジレジスト側壁103を除去する。以上に
よって段差部分に緩やかな傾斜を与えることができ、平
坦化の効果が大きい。
スト側壁103をマスクとして下地膜101を異方性エ
ッチングによりエッチングする。次に、図1(d)に示
すように、ポジレジスト側壁103を除去する。以上に
よって段差部分に緩やかな傾斜を与えることができ、平
坦化の効果が大きい。
【0011】図2(a)〜(d)は、本発明の半導体装
置の製造方法の他の実施例の工程順断面図である。図2
(a)に示したように、ICプロセスによりシリコン基
板201上のゲート絶縁膜205上にポリシリコン等か
ら成るゲート電極204が形成されている。
置の製造方法の他の実施例の工程順断面図である。図2
(a)に示したように、ICプロセスによりシリコン基
板201上のゲート絶縁膜205上にポリシリコン等か
ら成るゲート電極204が形成されている。
【0012】次に、図2(b)に示したように、絶縁膜
206を形成し、絶縁膜206上にポジレジストを厚く
全面に塗布した後に露光する。このとき、露光量を平坦
な部分のポジレジスト厚さまでを感光させるように設定
すると、段差部202においては、ポジレジストが平坦
な部分に比べて厚くなっているため、現像後にポジレジ
スト側壁203が残る。
206を形成し、絶縁膜206上にポジレジストを厚く
全面に塗布した後に露光する。このとき、露光量を平坦
な部分のポジレジスト厚さまでを感光させるように設定
すると、段差部202においては、ポジレジストが平坦
な部分に比べて厚くなっているため、現像後にポジレジ
スト側壁203が残る。
【0013】次に、図2(c)に示したように、ポジレ
ジスト側壁203をマスクとして絶縁膜206を異方性
エッチングにより除去する。次に、図2(d)に示した
ように、ポジレジスト側壁203を除去すると絶縁膜2
06からなるサイドスペーサ207を形成できる。サイ
ドスペーサ207は、絶縁膜206の膜厚を厚くできな
い場合においても、従来のサイドスペーサに比べて幅が
広くできるため、これを利用してLDDと呼ばれる薄い
不純物濃度のソースおよびドレイン領域を形成した場
合、微細化に適した範囲でLDD領域長を制御性よく長
く形成することができる。従って従来のMOSトランジ
スタに比べ耐圧を向上させることができる。
ジスト側壁203をマスクとして絶縁膜206を異方性
エッチングにより除去する。次に、図2(d)に示した
ように、ポジレジスト側壁203を除去すると絶縁膜2
06からなるサイドスペーサ207を形成できる。サイ
ドスペーサ207は、絶縁膜206の膜厚を厚くできな
い場合においても、従来のサイドスペーサに比べて幅が
広くできるため、これを利用してLDDと呼ばれる薄い
不純物濃度のソースおよびドレイン領域を形成した場
合、微細化に適した範囲でLDD領域長を制御性よく長
く形成することができる。従って従来のMOSトランジ
スタに比べ耐圧を向上させることができる。
【0014】図3(a)〜(d)は、本発明の半導体装
置の製造方法の他の実施例の工程順断面図である。図3
(a)に示したように、ICプロセスにより下地膜30
1に段差部302が形成されている。
置の製造方法の他の実施例の工程順断面図である。図3
(a)に示したように、ICプロセスにより下地膜30
1に段差部302が形成されている。
【0015】次に、図3(b)に示したように、全面に
ポリシリコン層306をCVD法等で形成した後、段差
部302を十分に覆うようにポリシリコン層306上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、段差部302においては、
ポジレジストが平坦な部分に比べて厚くなっているた
め、現像後にポジレジスト側壁303が残る。
ポリシリコン層306をCVD法等で形成した後、段差
部302を十分に覆うようにポリシリコン層306上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、段差部302においては、
ポジレジストが平坦な部分に比べて厚くなっているた
め、現像後にポジレジスト側壁303が残る。
【0016】次に、図3(c)に示すように、ポジレジ
スト側壁303をマスクとしてポリシリコン層306を
異方性エッチングによりエッチングする。次に、図3
(d)に示すように、ポジレジスト側壁303を除去し
た後、サイドスペーサ状に残ったポリシリコン層306
を熱酸化してシリコン酸化膜307を形成する。ポリシ
リコンが酸化されてシリコン酸化膜になる時には、約2
倍の体積増加がある。従って図1に示した実施例の場合
以上に段差部分に緩やかな傾斜を与えることができ、平
坦化の効果がさらに大きい。
スト側壁303をマスクとしてポリシリコン層306を
異方性エッチングによりエッチングする。次に、図3
(d)に示すように、ポジレジスト側壁303を除去し
た後、サイドスペーサ状に残ったポリシリコン層306
を熱酸化してシリコン酸化膜307を形成する。ポリシ
リコンが酸化されてシリコン酸化膜になる時には、約2
倍の体積増加がある。従って図1に示した実施例の場合
以上に段差部分に緩やかな傾斜を与えることができ、平
坦化の効果がさらに大きい。
【0017】図4(a)〜(d)は、本発明の半導体装
置の製造方法の他の実施例の工程順断面図である。図4
(a)に示したように、ICプロセスにより所定のパタ
ーンにレジストを整形した後、エッチングにより中間絶
縁膜401の途中まで開孔し、開孔部402を形成す
る。
置の製造方法の他の実施例の工程順断面図である。図4
(a)に示したように、ICプロセスにより所定のパタ
ーンにレジストを整形した後、エッチングにより中間絶
縁膜401の途中まで開孔し、開孔部402を形成す
る。
【0018】次に、図4(b)に示したように、開孔部
402の深さを十分に覆うように中間絶縁膜401上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、開孔部402のエッジ部に
おいては、ポジレジストが平坦な部分に比べて厚くなっ
ているため、現像後にポジレジスト側壁403が残る。
402の深さを十分に覆うように中間絶縁膜401上に
ポジレジストを厚く全面に塗布した後に露光する。この
とき、露光量を平坦な部分のポジレジスト厚さまでを感
光させるように設定すると、開孔部402のエッジ部に
おいては、ポジレジストが平坦な部分に比べて厚くなっ
ているため、現像後にポジレジスト側壁403が残る。
【0019】次に、図4(c)に示すように、ポジレジ
スト側壁403をマスクとして中間絶縁膜401を異方
性エッチングによりエッチングする。次に、図4(d)
に示すように、ポジレジスト側壁403を除去すると緩
やかな傾斜を有するコンタクトホール403を形成でき
る。この傾斜はコンタクトホール403のサイズによら
ず一定にでき、コンタクトホール403は開孔部402
と自己整合的に形成できるため微細化に向いている。
スト側壁403をマスクとして中間絶縁膜401を異方
性エッチングによりエッチングする。次に、図4(d)
に示すように、ポジレジスト側壁403を除去すると緩
やかな傾斜を有するコンタクトホール403を形成でき
る。この傾斜はコンタクトホール403のサイズによら
ず一定にでき、コンタクトホール403は開孔部402
と自己整合的に形成できるため微細化に向いている。
【0020】
【発明の効果】上述したように本発明によれば、表面の
段差を有する下地膜上にポジレジストを厚く全面に塗布
した後に露光する工程と、一部残存したポジレジストを
マスクとして下地膜を異方性エッチングにより除去する
工程と、残存したポジレジストを除去する工程とを有す
ることを特徴とした技術によって、段差部分に緩やかな
傾斜を与えることができる。増加する主な工程はポジレ
ジスト塗布および露光であり、マスク合わせ等の煩雑な
工程は伴わない。これによって、必要な配線の切断や、
逆に無関係な配線の短絡などの不具合の発生を効果的に
防止することができ、またこの技術を微細MOSトラン
ジスタにおいて必須のLDD構造のサイドスペーサの形
成に利用すると、微細化に適した範囲でLDD領域長を
制御性よく長く形成することができる。さらにコンタク
トホールの形成にもこの技術を利用することができ、微
細で側壁のなだらかなコンタクトホールを形成すること
ができる。
段差を有する下地膜上にポジレジストを厚く全面に塗布
した後に露光する工程と、一部残存したポジレジストを
マスクとして下地膜を異方性エッチングにより除去する
工程と、残存したポジレジストを除去する工程とを有す
ることを特徴とした技術によって、段差部分に緩やかな
傾斜を与えることができる。増加する主な工程はポジレ
ジスト塗布および露光であり、マスク合わせ等の煩雑な
工程は伴わない。これによって、必要な配線の切断や、
逆に無関係な配線の短絡などの不具合の発生を効果的に
防止することができ、またこの技術を微細MOSトラン
ジスタにおいて必須のLDD構造のサイドスペーサの形
成に利用すると、微細化に適した範囲でLDD領域長を
制御性よく長く形成することができる。さらにコンタク
トホールの形成にもこの技術を利用することができ、微
細で側壁のなだらかなコンタクトホールを形成すること
ができる。
【図1】本発明の半導体装置の製造方法の一実施例の工
程順断面図である。
程順断面図である。
【図2】本発明の半導体装置の製造方法の他の実施例の
工程順断面図である。
工程順断面図である。
【図3】本発明の半導体装置の製造方法の他の実施例の
工程順断面図である。
工程順断面図である。
【図4】本発明の半導体装置の製造方法の他の実施例の
工程順断面図である。
工程順断面図である。
101、301 下地膜 102、202、302 段差部 103、203、303、403 ポジレジスト側壁 201 シリコン基板 204 ゲート電極 205 ゲート絶縁膜 206 絶縁膜 207 サイドスペーサ 306 ポリシリコン層 307 シリコン酸化膜 401 中間絶縁膜 402 開孔部 403 コンタクトホール
Claims (4)
- 【請求項1】 表面に段差を有する半導体基板上の下地
膜上にポジレジストを厚く全面に塗布した後に露光し現
像する工程と、一部残存した該ポジレジストをマスクと
して該下地膜を異方性エッチングによりエッチングする
工程と、残存した該ポジレジストを除去する工程とから
なる半導体装置の製造方法。 - 【請求項2】 MOSトランジスタのゲート電極上に絶
縁膜を形成し、該絶縁膜上にポジレジストを厚く全面に
塗布した後に露光し現像する工程と、一部残存した該ポ
ジレジストをマスクとして該絶縁膜を異方性エッチング
により除去する工程と、残存した該ポジレジストを除去
する工程とからなる半導体装置の製造方法。 - 【請求項3】 表面に段差を有する半導体基板上の下地
膜上にポリシリコン膜を形成し、該ポリシリコン膜上に
ポジレジストを厚く全面に塗布した後に露光し現像する
工程と、一部残存した該ポジレジストをマスクとして該
ポリシリコン膜を異方性エッチングにより除去する工程
と、残存した該ポジレジストを除去する工程と、熱酸化
により、該ポリシリコン膜をシリコン酸化膜に変える工
程とからなる半導体装置の製造方法。 - 【請求項4】 厚い中間絶縁膜を形成し、所定のパター
ンにレジストを整形した後、エッチングにより該中間絶
縁膜の途中まで開孔する工程と、該中間絶縁膜上にポジ
レジストを厚く全面に塗布した後に露光し現像する工程
と、一部残存した該ポジレジストをマスクとして該中間
絶縁膜を異方性エッチングにより除去する工程と、残存
した該ポジレジストを除去する工程とからなる半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24785292A JPH0697129A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24785292A JPH0697129A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0697129A true JPH0697129A (ja) | 1994-04-08 |
Family
ID=17169615
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24785292A Pending JPH0697129A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0697129A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
-
1992
- 1992-09-17 JP JP24785292A patent/JPH0697129A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009147215A (ja) * | 2007-12-17 | 2009-07-02 | Fuji Electric Holdings Co Ltd | 半導体デバイスの製造方法 |
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