KR100677992B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 산화막이 형성되고 STI가 형성된 반도체 기판 상부에 게이트 폴리를 형성하고, 형성된 게이트 폴리를 전면 식각하며, 식각되어 남은 산화막을 제거하는 공정을 거쳐 게이트 폴리를 형성하기 위한 것으로, 이를 위한 본 발명은 반도체 기판에 STI 및 산화막을 순차적으로 형성하는 과정과, 산화막 상부에 게이트가 형성될 PR 패턴을 형성하는 과정과, PR 패턴을 마스크로 산화막의 일부를 식각하고 PR 패턴을 스트립하는 과정과, 산화막이 형성되고, STI가 형성된 반도체 기판 상부에 게이트 폴리(Gate poly)를 형성하는 과정과, 게이트 폴리를 전면 식각하고, 식각된 산화막 만을 제거하여 게이트 폴리를 형성하는 과정을 포함한다. 따라서, 산화막의 두께와 게이트 폴리의 두께에 따라 게이트 폴리의 폭을 자유롭게 조절하면서 게이트 폴리를 형성할 수 있어 반도체 수율을 향상시킬 수 있는 효과가 있다.
산화막, PR, 식각, 게이트 폴리

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 트랜지스터의 게이트 형성 과정을 도시한 단면도,
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 게이트 형성 과정을 도시한 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 산화막이 형성되고 STI가 형성된 반도체 기판 상부에 게이트 폴리를 형성하고, 형성된 게이트 폴리를 전면 식각하며, 식각되어 남은 산화막을 제거하는 공정을 거쳐 게이트 폴리를 형성할 수 있는 방법에 관한 것이다.
주지된 바와 같이, 씨모스(Complement Metal Oxide Semiconductor, CMOS) 트랜지스터는 게이트, 즉 제1 드레인/소스 및 제2 드레인/소스로 구성된 피모스(PMOS) 트랜지스터와 앤모스(NMOS) 트랜지스터가 짝을 이루어 특정 회로(예컨대, 인버터(Invertor), 플립플롭(Flip-Flop) 등의 회로)를 구성하며, 피모스 트랜지스터와 앤모스 트랜지스터의 소자를 분리하기 위하여 반도체 기판에 소자 분리막 (Shallow Trench Isolation, STI)을 형성한다.
즉, 반도체 기판에 게이트 산화막을 형성하고, 게이트 산화막 상부에 폴리 실리콘을 증착하고, 폴리 실리콘을 선택적으로 식각하여 트랜지스터의 게이트 전극을 형성한다. 이어서, 게이트 전극 사이의 반도체 기판 표면에 이온 주입 공정을 실시하여 제 1드레인/소스 및 제 2드레인/소스를 형성한다.
이하, 첨부된 단면도를 참조하면서, 도 1a 내지 도 1d는 종래 트랜지스터의 게이트 형성 과정을 도시한 단면도로서, 게이트 형성 과정을 설명하면 다음과 같다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(101)에 트랜치(T)를 형성하고 트랜치(T) 내부를 절연막으로 채워 앤모스 트랜지스터와 피모스 트랜지스터를 분리하기 위한 STI(103)를 형성하고, STI(103)가 형성된 반도체 기판(101) 상에 게이트 산화막(105)을 형성하고, 연속하여 소정의 두께를 갖는 폴리 실리콘(107)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 폴리 실리콘(107) 상부에 감광막(Photo Resist, PR)을 도포한 후 마스크를 사용하여 PR을 노광 현상하여 반도체 기판(101)에 피모스 트랜지스터들이 형성되는 영역만에 PR이 있도록 제1PR 패턴(109)을 형성한다. 제1PR 패턴(109)을 마스크로 포스포러스(Phosphorus)를 이온 주입하여 제 1PR 패턴(109)에 의해 노출된 앤모스 트랜지스터들이 형성된 영역에 있는 폴리 실리콘(107)은 N+로 도핑되어 작은 저항값을 갖는다.
이후, 도 1c와 같이, 도핑된 폴리 실리콘(107)의 상부에 식각 방지막(111)을 형성한 후에 식각 방지막(111)의 상부에 트랜지스터의 게이트를 형성하기 위한 제2PR 패턴(113)을 형성한다.
마지막으로, 도 1d에 도시된 바와 같이, 제2PR 패턴(113)을 마스크로 하여 식각 방지막(111) 및 폴리 실리콘(107)을 플라즈마 식각하여 앤모스 트랜지스터가 형성되는 영역에는 앤모스 트랜지스터의 게이트를 형성하고, 피모스 트랜지스터가 형성되는 영역에는 피모스 트랜지스터의 게이트를 각각 형성한다.
그러나, 상기와 같이 형성된 트랜지스터의 게이트는 N+로 도핑된 폴리 실리콘과 도핑되지 않은 폴리 실리콘으로 이루어져 상대적으로 게이트의 크기가 크게 형성되며, 또한 식각이 제대로 수행되지 않는 풋(FT) 형상이나, 혹은 과 식각의 노치(Notch) 형상으로 형성되어 반도체 소자의 고집적화에 따라 작은 CD를 갖는 게이트의 경우에 트랜지스터의 특성을 악화시켜 전제적으로 반도체 수율을 떨어뜨리게 되는 문제점을 갖는다.
이에, 본 발명은 상술한 문제점을 해결하기 위해 안출한 것으로, 그 목적은 산화막이 형성되고 STI가 형성된 반도체 기판 상부에 게이트 폴리를 형성하고, 형성된 게이트 폴리를 전면 식각하며, 식각되어 남은 산화막을 제거하는 공정을 거쳐 게이트 폴리를 형성할 수 반도체 소자의 제조 방법을 제공함에 있다.
이러한 목적을 달성하기 위한 본 발명에서 반도체 소자의 제조 방법은 반도체 기판에 소자 분리막(Shallow Trench Isolation) 및 산화막을 순차적으로 형성하는 과정과, 산화막 상부에 게이트가 형성될 PR 패턴을 형성하는 과정과, PR 패턴을 마스크로 산화막의 일부를 식각하고 PR 패턴을 스트립하는 과정과, 산화막이 형성되고, STI가 형성된 반도체 기판 상부에 게이트 폴리(Gate poly)를 형성하는 과정과, 게이트 폴리를 전면 식각하고, 식각된 산화막 만을 제거하여 게이트 폴리를 형성하는 과정을 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해하게 될 것이다.
본 발명의 핵심 기술요지를 살펴보면, STI(203)가 형성된 반도체 기판(201)상에 산화막(205)을 형성하고, 형성된 산화막(205) 상부에 감광막(Photo Resist, PR)을 도포한 후 PR을 노광 현상하여 PR 패턴(207)을 형성한다. 이후, PR 패턴(207)을 마스크로 포토 공정 및 반응성 이온 식각(Reactive Ion Etching, RIE) 공정을 수행하여 산화막(205)의 일부를 식각하고 PR 패턴(207)을 스트립(Strip)한다.
다음으로, 산화막(205)이 형성되고, STI(203)가 형성된 반도체 기판(201) 상부에 게이트 폴리(Gate poly)(209)를 형성하며, 형성된 게이트 폴리(209) 전면을 식각하면, 산화막(205)과 이 산화막(205) 측벽의 게이트 폴리(211)가 남게되며, PR을 게이트 폴리(211) 상부에만 형성시킨 후, 이 형성된 PR 패턴을 마스크로 산화막(205)을 제거하여 게이트 폴리(211)를 형성할 수 있는 것으로, 이러한 기술적 작용을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2g는 본 발명에 따른 트랜지스터의 게이트 형성 과정을 도시한 단면도이다.
먼저, 도 2a를 참조하면, 반도체 기판(201)에 트랜치(T)를 형성하고 트랜치(T) 내부를 절연막으로 채워 앤모스 트랜지스터와 피모스 트랜지스터를 분리하기 위한 STI(203)를 형성하고, STI(203)가 형성된 반도체 기판(201) 상에 산화막(205)을 형성한다. 여기서, 산화막(205)은 2200Å 내지 2800Å 이내의 두께이다.
다음으로, 도 2b에 도시된 바와 같이, 형성된 산화막(205) 상부에 PR을 도포한 후 마스크(도시되지 않음)를 사용하여 PR을 노광 현상하여 게이트가 형성될 영역에 PR이 남도록 PR 패턴(207)을 형성한다. 여기서, PR은 0.80㎛ 내지 1.0㎛ 이내의 두께이다.
이후, 도 2c와 같이, PR 패턴(207)을 마스크로 포토 공정 및 RIE 공정을 수행하여 산화막(205)의 일부를 식각하고 PR 패턴(207)을 스트립(Strip)한다.
다음으로, 도 2d에 도시된 바와 같이, 산화막(205)이 형성되고, STI(203)가 형성된 반도체 기판(201) 상부에 게이트 폴리(Gate poly)(209)를 형성한다. 이후, 도 2e와 같이, 형성된 게이트 폴리(209) 전면을 식각한다. 그러면, 도 2f에 도시된 바와 같이, 산화막(205)과 이 산화막(205) 측벽의 게이트 폴리(211)가 남게된다.
마지막으로, 도 2g에 도시된 바와 같이, PR을 게이트 폴리(211) 상부에만 형성시킨 후, 이 형성된 PR 패턴을 마스크로 산화막(205)을 제거하면, 게이트 폴리(211)만 남게된다.
따라서, 산화막이 형성되고 STI가 형성된 반도체 기판 상부에 게이트 폴리를 형성하고, 형성된 게이트 폴리를 전면 식각하며, 식각되어 남은 산화막을 제거하는 공정, 즉 산화막의 두께와 게이트 폴리의 두께에 따라 게이트 폴리의 폭을 자유롭게 조절하면서 게이트 폴리를 형성함으로써, 기존에서와 같이 상대적으로 게이트의 크기가 크게 형성되며, 또한 식각이 제대로 수행되지 않는 풋(FT) 형상이나, 혹은 과 식각의 노치(Notch) 형상으로 형성되어 반도체 소자의 고집적화에 따라 작은 CD를 갖는 게이트의 경우에 트랜지스터의 특성을 악화시켜 전제적으로 반도체 수율을 떨어뜨리게 되는 문제점을 해결할 수 있다.
또한, 본 발명의 사상 및 특허청구범위 내에서 권리로서 개시하고 있으므로, 본원 발명은 일반적인 원리들을 이용한 임의의 변형, 이용 및/또는 개작을 포함할 수도 있으며, 본 명세서의 설명으로부터 벗어나는 사항으로서 본 발명이 속하는 업계에서 공지 또는 관습적 실시의 범위에 해당하고 또한 첨부된 특허청구범위의 제한 범위 내에 포함되는 모든 사항을 포함한다.
상기에서 설명한 바와 같이, 본 발명은 산화막이 형성되고 STI가 형성된 반도체 기판 상부에 게이트 폴리를 형성하고, 형성된 게이트 폴리를 전면 식각하며, 식각되어 남은 산화막을 제거하는 공정, 즉 산화막의 두께와 게이트 폴리의 두께에 따라 게이트 폴리의 폭을 자유롭게 조절하면서 게이트 폴리를 형성함으로써, 기존에서와 같이 상대적으로 게이트의 크기가 크게 형성되며, 또한 식각이 제대로 수행되지 않는 풋(FT) 형상이나, 혹은 과 식각의 노치(Notch) 형상으로 형성되어 반도체 소자의 고집적화에 따라 작은 CD를 갖는 게이트의 경우에 트랜지스터의 특성을 악화시켜 전제적으로 반도체 수율을 떨어뜨리게 되는 문제점을 해결할 수 있는 효과가 있다.

Claims (4)

  1. 반도체 소자의 제조 방법으로서,
    상기 반도체 기판에 소자 분리막(Shallow Trench Isolation) 및 산화막을 순차적으로 형성하는 과정과,
    상기 산화막 상부에 게이트가 형성될 감광막(Photo Resist, PR) 패턴을 형성하는 과정과,
    상기 PR 패턴을 마스크로 산화막의 일부를 식각하고 PR 패턴을 스트립하는 과정과,
    상기 산화막이 형성되고, STI가 형성된 반도체 기판 상부에 게이트 폴리(Gate poly)를 형성하는 과정과,
    상기 게이트 폴리를 전면 식각하고, 상기 식각된 산화막 만을 제거하여 게이트 폴리를 형성하는 과정
    을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막 및 게이트 폴리의 두께를 이용하여 게이트 폴리의 폭을 조절하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 산화막은, 2200Å 내지 2800Å 이내의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 PR은, 0.80㎛ 내지 1.0㎛ 이내의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
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