JPH0694796A - 自動テスト装置用イベントシーケンサ - Google Patents
自動テスト装置用イベントシーケンサInfo
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- JPH0694796A JPH0694796A JP3224453A JP22445391A JPH0694796A JP H0694796 A JPH0694796 A JP H0694796A JP 3224453 A JP3224453 A JP 3224453A JP 22445391 A JP22445391 A JP 22445391A JP H0694796 A JPH0694796 A JP H0694796A
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
- G01R31/2834—Automated test systems [ATE]; using microprocessors or computers
-
- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31908—Tester set-up, e.g. configuring the tester to the device under test [DUT], down loading test patterns
- G01R31/3191—Calibration
-
- G—PHYSICS
- G01—MEASURING; TESTING
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- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31919—Storing and outputting test patterns
- G01R31/31921—Storing and outputting test patterns using compression techniques, e.g. patterns sequencer
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- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 (修正有)
【目的】 集積回路をテストするための改良された自動
テスト装置を提供すること。 【構成】 テスト中の装置24の各ピンに対して1個づ
つ多数のローカルシーケンサ20が設けられている。各
ローカルシーケンサは、グローバルクロック14と、テ
ストの開始を参照するクロックエッジを表わすグローバ
ル時間0信号16と、テスト期間の開始に対しクロック
からのオフセットを表わす期間バーニア18とが供給さ
れる。各ローカルシーケンサは、この情報を使用して、
局所的に個々のキャリブレーション遅延を導入してテス
ト期間を基準とするそれ自身のテストイベントを発生す
る。各ローカルシーケンサは、個別的にプログラムする
ことが可能であり、従って異なったシーケンサは同一の
テスト期間中に異なった数のイベントを与えることが可
能である。
テスト装置を提供すること。 【構成】 テスト中の装置24の各ピンに対して1個づ
つ多数のローカルシーケンサ20が設けられている。各
ローカルシーケンサは、グローバルクロック14と、テ
ストの開始を参照するクロックエッジを表わすグローバ
ル時間0信号16と、テスト期間の開始に対しクロック
からのオフセットを表わす期間バーニア18とが供給さ
れる。各ローカルシーケンサは、この情報を使用して、
局所的に個々のキャリブレーション遅延を導入してテス
ト期間を基準とするそれ自身のテストイベントを発生す
る。各ローカルシーケンサは、個別的にプログラムする
ことが可能であり、従って異なったシーケンサは同一の
テスト期間中に異なった数のイベントを与えることが可
能である。
Description
【0001】
【産業上の利用分野】本発明は、集積回路をテストする
ための自動テスト装置に関するものであって、更に詳細
には、ピン毎のプロセサのアーキテクチャを使用するテ
ストシステムに関するものである。
ための自動テスト装置に関するものであって、更に詳細
には、ピン毎のプロセサのアーキテクチャを使用するテ
ストシステムに関するものである。
【0002】
【従来の技術】VLSI集積回路の複雑性及びピン数が
増加すると、テストプログラムの発生は更に一層複雑化
される。VLSI半導体製造は、これらの複雑なICの
シミュレーションからのデータを使用してタイミング情
報及びテストプログラム用のテストベクトルを発生す
る。殆どの場合において、シミュレータへの入力データ
又はそれからの出力データの何れかが、タイミング及び
テストベクトルをこのシミュレーションデータで発生す
ることが可能である前に、修正されねばならない。これ
は、主に、シミュレータ及びテストシステムが波形発生
を取扱う技術における差異に起因するものである。
増加すると、テストプログラムの発生は更に一層複雑化
される。VLSI半導体製造は、これらの複雑なICの
シミュレーションからのデータを使用してタイミング情
報及びテストプログラム用のテストベクトルを発生す
る。殆どの場合において、シミュレータへの入力データ
又はそれからの出力データの何れかが、タイミング及び
テストベクトルをこのシミュレーションデータで発生す
ることが可能である前に、修正されねばならない。これ
は、主に、シミュレータ及びテストシステムが波形発生
を取扱う技術における差異に起因するものである。
【0003】タイミング/論理シミュレータは、イベン
トと呼ばれるICへの入力及び出力波形における遷移と
共に動作する(即ち、イベント駆動型シミュレーショ
ン)。テストシステムは、これらの遷移に関してあるフ
ォーマットを適合することを試み次いでこれらの遷移が
タイミング発生器からのエッジと共に発生する時間をプ
ログラムすることにより波形を発生する。ICシミュレ
ーションは、所定の時間期間内に発生する遷移数を制限
するか又はフォーマットを使用することに制限されてい
ない。しばしば、シミュレーションは、テストシステム
が発生することのできない波形を有している。1つの解
決方法は、テストシステム上で発生することのできない
波形をシミュレーションが有することがないようにシミ
ュレータへの入力データを修正する特別のシミュレーシ
ョンを実施することである。別のアプローチは、シミュ
レーションの出力を修正してデータをテストシステムに
合わせることである。シミュレーションの入力又は出力
を修正することには以下の如き幾つかの欠点がある。
トと呼ばれるICへの入力及び出力波形における遷移と
共に動作する(即ち、イベント駆動型シミュレーショ
ン)。テストシステムは、これらの遷移に関してあるフ
ォーマットを適合することを試み次いでこれらの遷移が
タイミング発生器からのエッジと共に発生する時間をプ
ログラムすることにより波形を発生する。ICシミュレ
ーションは、所定の時間期間内に発生する遷移数を制限
するか又はフォーマットを使用することに制限されてい
ない。しばしば、シミュレーションは、テストシステム
が発生することのできない波形を有している。1つの解
決方法は、テストシステム上で発生することのできない
波形をシミュレーションが有することがないようにシミ
ュレータへの入力データを修正する特別のシミュレーシ
ョンを実施することである。別のアプローチは、シミュ
レーションの出力を修正してデータをテストシステムに
合わせることである。シミュレーションの入力又は出力
を修正することには以下の如き幾つかの欠点がある。
【0004】*テストプログラム発生時間の増加。
【0005】*シミュレーションの意図から外れること
によるテストの精度の低下。
によるテストの精度の低下。
【0006】*シミュレーション出力に対する修正がエ
ラーを発生する場合のデバッグ時間の増加。
ラーを発生する場合のデバッグ時間の増加。
【0007】1960年代の後半においてデジタル機能
自動テスト装置が最初にポピュラとなった時に、そのア
ーキテクチャは非常に簡単なものであった。コントロー
ラによって書込まれたラッチがテスト中の装置に対する
励起信号を形成し、且つ出力に関して比較器が装置の応
答を検証するものであった。各相次ぐデジタル機能テス
トは以下のイベントからなるシーケンスから構成されて
いる。
自動テスト装置が最初にポピュラとなった時に、そのア
ーキテクチャは非常に簡単なものであった。コントロー
ラによって書込まれたラッチがテスト中の装置に対する
励起信号を形成し、且つ出力に関して比較器が装置の応
答を検証するものであった。各相次ぐデジタル機能テス
トは以下のイベントからなるシーケンスから構成されて
いる。
【0008】*装置入力の確立。
【0009】*装置の応答に対する待機。
【0010】*装置出力のチェック。
【0011】各装置ピンに対して、任意の与えられた時
刻において、以下の状態変化のうちの高々1つが発生す
ることが可能である。
刻において、以下の状態変化のうちの高々1つが発生す
ることが可能である。
【0012】*HIGH(高)への駆動 *LOW(低)への駆動 *OFF駆動 *HIGHに対するテスト開始 *LOWに対するテスト開始 *Z状態に対するテスト開始 *テスト終了 異なったピンは異なったシーケンスのイベントを必要と
し、且つ状態変化が発生すべきタイミングは、一般的
に、ピン毎に異なるので、複雑性が発生する。
し、且つ状態変化が発生すべきタイミングは、一般的
に、ピン毎に異なるので、複雑性が発生する。
【0013】ハードウエアを最小とするために1960
年代及び1970年代に開発されたテストシステムアー
キテクチャは、実効的に、大きなシーケンスのピンイベ
ントを発生することを必要としていた。その時代の主要
なアーキテクチャに関するイノベーションは、機能デー
タのタイミングからの分離であり、共用型タイミング発
生器(TG)に適用された非常に深いパターンメモリが
開発された。機能データは、1及び0のテーブルとして
出現した(テストベクトル)。マルチプレクサ及びフォ
ーマッタによりパターンデータへ接続した単に数個のタ
イミング発生器を有する複雑な装置に対して非常に効果
的な機能的テストを発生させることが可能であった。し
かし、このアーキテクチャ構成は、その時代においては
効果的なものであっても、それ自身の困難性を投げ掛け
ていた。装置が一層複雑なものとなると、テスト条件を
パターンテーブル及びタイミングへ分析するプロセスは
一層困難なものとなる。制限された数のタイミング資源
は、不可避的に、それらの使用に関して一層厳格な制限
を可していた。シミュレータ出力からテストプログラム
への変換は。益々曖昧なものとなり且つ問題のあるもの
となった。同時に、装置速度が著しく増加し、そのこと
はテストマージンを得ることを一層困難なものとさせて
いる。ピンスキュー(歪み)及びタイミング発生器分布
スキューがテスタ性能検討事項を支配し始めた。
年代及び1970年代に開発されたテストシステムアー
キテクチャは、実効的に、大きなシーケンスのピンイベ
ントを発生することを必要としていた。その時代の主要
なアーキテクチャに関するイノベーションは、機能デー
タのタイミングからの分離であり、共用型タイミング発
生器(TG)に適用された非常に深いパターンメモリが
開発された。機能データは、1及び0のテーブルとして
出現した(テストベクトル)。マルチプレクサ及びフォ
ーマッタによりパターンデータへ接続した単に数個のタ
イミング発生器を有する複雑な装置に対して非常に効果
的な機能的テストを発生させることが可能であった。し
かし、このアーキテクチャ構成は、その時代においては
効果的なものであっても、それ自身の困難性を投げ掛け
ていた。装置が一層複雑なものとなると、テスト条件を
パターンテーブル及びタイミングへ分析するプロセスは
一層困難なものとなる。制限された数のタイミング資源
は、不可避的に、それらの使用に関して一層厳格な制限
を可していた。シミュレータ出力からテストプログラム
への変換は。益々曖昧なものとなり且つ問題のあるもの
となった。同時に、装置速度が著しく増加し、そのこと
はテストマージンを得ることを一層困難なものとさせて
いる。ピンスキュー(歪み)及びタイミング発生器分布
スキューがテスタ性能検討事項を支配し始めた。
【0014】過去10年の期間において、ピン毎のTG
テストシステムが導入されてこれらの問題の幾つかを緩
和することに貢献している。装置ピンの各々に対してよ
り多くの資源が独立的に適用されると、機能的テストプ
ログラムに課されるマシン制限は次第に少なくなる。し
かし、単に、ピン当たりのTGを適用することは、変換
乃至は翻訳の問題を取除くものではない。テストシステ
ムが共用型資源タイミング又はピン当たりTGタイミン
グアーキテクチャを有するか否かとは無関係に、シミュ
レーションデータを修正するための必要性が存在する。
ピン当たりのTGアーキテクチャは、全ての装置ピンに
関し独立的な波形を発生するための柔軟性を可能とする
が、テスタ指向型フォーマット及び制限された遷移で波
形を制限する。更に、入手可能なピン当たりのTGシス
テムの多くは全ての機能に関してキャリブレート(較
正)したエッジの配置を与えるものではない。従って、
タイミングに対する手動的な変更が適切な歩留まりを得
るために未だに必要とされている。
テストシステムが導入されてこれらの問題の幾つかを緩
和することに貢献している。装置ピンの各々に対してよ
り多くの資源が独立的に適用されると、機能的テストプ
ログラムに課されるマシン制限は次第に少なくなる。し
かし、単に、ピン当たりのTGを適用することは、変換
乃至は翻訳の問題を取除くものではない。テストシステ
ムが共用型資源タイミング又はピン当たりTGタイミン
グアーキテクチャを有するか否かとは無関係に、シミュ
レーションデータを修正するための必要性が存在する。
ピン当たりのTGアーキテクチャは、全ての装置ピンに
関し独立的な波形を発生するための柔軟性を可能とする
が、テスタ指向型フォーマット及び制限された遷移で波
形を制限する。更に、入手可能なピン当たりのTGシス
テムの多くは全ての機能に関してキャリブレート(較
正)したエッジの配置を与えるものではない。従って、
タイミングに対する手動的な変更が適切な歩留まりを得
るために未だに必要とされている。
【0015】
【発明が解決しようとする課題】従って、本発明の目的
とするところは、集積回路をテストするための改良され
た自動テスト装置を提供することであり、特にピン当た
りのプロセサのアーキテクチャを使用したテストシステ
ムを提供することである。
とするところは、集積回路をテストするための改良され
た自動テスト装置を提供することであり、特にピン当た
りのプロセサのアーキテクチャを使用したテストシステ
ムを提供することである。
【0016】
【課題を解決するための手段】本発明は、多数のローカ
ルシーケンサを提供しており、テスト中の装置の各ピン
に対して1個づつのローカルシーケンサを与えている。
各ローカルシーケンサには、グローバルクロックが設け
られており、テストの開始を参照するクロックエッジを
表わすグローバル時間0信号を有すると共に、テスト期
間の開始に対してクロックからのオフセットを表わす期
間バーニアを有している。各ローカルシーケンサは、こ
の情報を使用して、局所的に発生された個別的キャリブ
レーション(較正)遅延を有するテスト期間に対して参
照されたそれ自身のテストイベントを発生する。各ロー
カルシーケンサは、個別的にプログラム可能であり、従
って異なったシーケンサは同一のテスト期間中に異なっ
た数のイベントを与えることが可能である。
ルシーケンサを提供しており、テスト中の装置の各ピン
に対して1個づつのローカルシーケンサを与えている。
各ローカルシーケンサには、グローバルクロックが設け
られており、テストの開始を参照するクロックエッジを
表わすグローバル時間0信号を有すると共に、テスト期
間の開始に対してクロックからのオフセットを表わす期
間バーニアを有している。各ローカルシーケンサは、こ
の情報を使用して、局所的に発生された個別的キャリブ
レーション(較正)遅延を有するテスト期間に対して参
照されたそれ自身のテストイベントを発生する。各ロー
カルシーケンサは、個別的にプログラム可能であり、従
って異なったシーケンサは同一のテスト期間中に異なっ
た数のイベントを与えることが可能である。
【0017】各ローカルシーケンサは時間0信号を使用
してテスト期間の開始に対し適宜のクロックエッジを表
示し、且つグローバル期間バーニアに対応する値を加算
することによってこれをオフセットさせる。更に、キャ
リブレーションオフセットが加算されて、その特定のシ
ーケンサ及びその装置ピンに対し伝搬遅延を考慮する。
このキャリブレーション遅延は、テスト期間中に与えら
れるイベントの特定のタイプに従って変化する。
してテスト期間の開始に対し適宜のクロックエッジを表
示し、且つグローバル期間バーニアに対応する値を加算
することによってこれをオフセットさせる。更に、キャ
リブレーションオフセットが加算されて、その特定のシ
ーケンサ及びその装置ピンに対し伝搬遅延を考慮する。
このキャリブレーション遅延は、テスト期間中に与えら
れるイベントの特定のタイプに従って変化する。
【0018】各ローカルシーケンサは2個のメモリを有
しており、即ち1つはイベントを格納するためのもので
あり(遷移のための時間及びその遷移の後に到達する状
態)、及び他の1つは機能データを格納するためのもの
である。イベントメモリは、その状態を直接的に格納す
ることが可能であるか、又は別のメモリ内の機能データ
を参照することが可能である。これら2つを分離するこ
とにより、シーケンサをプログラム即ち書込む上で一層
の柔軟性が与えられる。既存の機能データベースを変更
することなしに使用することが可能である。更に、各時
間に対し各状態に対する別個の1つ又は複数個のビット
を使用する代わりに、数個のビットが繰返されるべき特
定のパターンを表わすことが可能であり、遷移の時間の
みを格納することが必要であるに過ぎない。従って、機
能データに対して必要とされるメモリの量が減少され
る。
しており、即ち1つはイベントを格納するためのもので
あり(遷移のための時間及びその遷移の後に到達する状
態)、及び他の1つは機能データを格納するためのもの
である。イベントメモリは、その状態を直接的に格納す
ることが可能であるか、又は別のメモリ内の機能データ
を参照することが可能である。これら2つを分離するこ
とにより、シーケンサをプログラム即ち書込む上で一層
の柔軟性が与えられる。既存の機能データベースを変更
することなしに使用することが可能である。更に、各時
間に対し各状態に対する別個の1つ又は複数個のビット
を使用する代わりに、数個のビットが繰返されるべき特
定のパターンを表わすことが可能であり、遷移の時間の
みを格納することが必要であるに過ぎない。従って、機
能データに対して必要とされるメモリの量が減少され
る。
【0019】
【実施例】図1は本明細書において使用される用語とし
ての「イベントシーケンス(event sequen
ce)」を示している。「イベント」は一対(S,T)
から構成されており、「S」は状態であり且つ「T」は
Sへの遷移に関連する時間である。「イベントシーケン
ス」はこのような対の時間順番型リストである。例え
ば、図1に示した波形において、該イベントシーケンス
は4個のイベントを有しており、それらは(D1,
1),(D0,8),(D1,13),(D0,18)
と書くことが可能である。最初のイベントは、時間=1
において該信号を高状態(1)へ駆動することである。
2番目のイベントは、時間=8において該信号を低状態
(0)へ駆動することである。3番目のイベントは、時
間T=13において該信号を高状態へ駆動することであ
り、且つ4番目のイベントは時間T18において該信号
を低状態へ駆動することである。
ての「イベントシーケンス(event sequen
ce)」を示している。「イベント」は一対(S,T)
から構成されており、「S」は状態であり且つ「T」は
Sへの遷移に関連する時間である。「イベントシーケン
ス」はこのような対の時間順番型リストである。例え
ば、図1に示した波形において、該イベントシーケンス
は4個のイベントを有しており、それらは(D1,
1),(D0,8),(D1,13),(D0,18)
と書くことが可能である。最初のイベントは、時間=1
において該信号を高状態(1)へ駆動することである。
2番目のイベントは、時間=8において該信号を低状態
(0)へ駆動することである。3番目のイベントは、時
間T=13において該信号を高状態へ駆動することであ
り、且つ4番目のイベントは時間T18において該信号
を低状態へ駆動することである。
【0020】図2は、本発明の一実施例に基づいて構成
されたテストシステムのブロック図である。グローバル
シーケンサ12はライン14上にクロック信号を発生
し、且つライン16のうちの1つの上に時間0信号を発
生する。ストローブ時間0信号が、テスト中の装置(D
UT)24の出力を比較するために、ライン16の別の
ものの上に発生される。複数個の時間0信号及びストロ
ーブ時間0信号を使用して、DUTの異なった部分を非
同期的にテストすることが可能である。時間0信号は、
それに対してテスト期間が参照されるべき特定のクロッ
クパルスエッジである。多数のデジタルビットがライン
18上に供給されて、テスト期間の実際の開始のための
時間0信号からのオフセットを表わす。これらの信号の
全てが多数のローカルシーケンサ20へ供給される。各
ローカルシーケンサはDUT24の別個のピンへ結合さ
れたI/Oライン22を有している。
されたテストシステムのブロック図である。グローバル
シーケンサ12はライン14上にクロック信号を発生
し、且つライン16のうちの1つの上に時間0信号を発
生する。ストローブ時間0信号が、テスト中の装置(D
UT)24の出力を比較するために、ライン16の別の
ものの上に発生される。複数個の時間0信号及びストロ
ーブ時間0信号を使用して、DUTの異なった部分を非
同期的にテストすることが可能である。時間0信号は、
それに対してテスト期間が参照されるべき特定のクロッ
クパルスエッジである。多数のデジタルビットがライン
18上に供給されて、テスト期間の実際の開始のための
時間0信号からのオフセットを表わす。これらの信号の
全てが多数のローカルシーケンサ20へ供給される。各
ローカルシーケンサはDUT24の別個のピンへ結合さ
れたI/Oライン22を有している。
【0021】図3は、図2のグローバルシーケンサ12
の概略図である。バス26上の入力アドレスがSRAM
28へ供給される。SRAM28の出力は、別のメモリ
30へ供給され、プログラミングの容易性及び柔軟性に
対する間接的処置のレベルを与えている。メモリ30の
出力は、カウンタ32へのデータ入力として供給され、
該カウンタ32は、オシレータ34からのクロックライ
ン14上のクロック信号によってシーケンス動作され
る。該データ入力は、該カウンタを所定の値へプリセッ
トするために使用される。カウンタ32の出力がレジス
タ36内に格納されている所定値に到達すると、比較器
38から出力が供給される。比較器38からの出力は、
ラッチ40を介して時間0信号16を供給し、テストイ
ベントの開始を表わす。この時間0信号は、カウンタ3
2から周期的に発生される。
の概略図である。バス26上の入力アドレスがSRAM
28へ供給される。SRAM28の出力は、別のメモリ
30へ供給され、プログラミングの容易性及び柔軟性に
対する間接的処置のレベルを与えている。メモリ30の
出力は、カウンタ32へのデータ入力として供給され、
該カウンタ32は、オシレータ34からのクロックライ
ン14上のクロック信号によってシーケンス動作され
る。該データ入力は、該カウンタを所定の値へプリセッ
トするために使用される。カウンタ32の出力がレジス
タ36内に格納されている所定値に到達すると、比較器
38から出力が供給される。比較器38からの出力は、
ラッチ40を介して時間0信号16を供給し、テストイ
ベントの開始を表わす。この時間0信号は、カウンタ3
2から周期的に発生される。
【0022】時間0信号から参照される、即ちそれを基
準とするグローバル期間オフセット乃至は期間バーニア
が、期間バーニアライン18上のラッチ42によって発
生される。元のオフセット値は、加算器44を介してラ
イン43上のメモリ30からラッチ42へ供給される。
出力18は加算器44へフィードバックされ、そこで、
それはメモリ30からの元のビット43と加算されて、
加算及びオーバーフロー値を発生する。この加算値は、
ラッチ42へ供給されて、次の期間バーニアオフセット
を与え(次の時間0信号の後に)、一方該オーバーフロ
ー値はラッチ46を介して供給されてライン48上にオ
ーバーフロー出力を与え、それはカウンタ32への入力
として供給される。このことは、該オフセットの量がク
ロックサイクルと等しい場合には、該カウンタに対して
クロックサイクルインクリメント(増分)を加算する。
ストローブ時間0信号は、テストシステムからDUTへ
の信号ラウンドトリップ時間と等しい量だけ時間0信号
を遅延させることによって発生される。
準とするグローバル期間オフセット乃至は期間バーニア
が、期間バーニアライン18上のラッチ42によって発
生される。元のオフセット値は、加算器44を介してラ
イン43上のメモリ30からラッチ42へ供給される。
出力18は加算器44へフィードバックされ、そこで、
それはメモリ30からの元のビット43と加算されて、
加算及びオーバーフロー値を発生する。この加算値は、
ラッチ42へ供給されて、次の期間バーニアオフセット
を与え(次の時間0信号の後に)、一方該オーバーフロ
ー値はラッチ46を介して供給されてライン48上にオ
ーバーフロー出力を与え、それはカウンタ32への入力
として供給される。このことは、該オフセットの量がク
ロックサイクルと等しい場合には、該カウンタに対して
クロックサイクルインクリメント(増分)を加算する。
ストローブ時間0信号は、テストシステムからDUTへ
の信号ラウンドトリップ時間と等しい量だけ時間0信号
を遅延させることによって発生される。
【0023】図3の回路によって発生される信号を図4
に示してある。図示した例においては、3.2ナノ秒
(ns)の期間をもったクロック信号14が示されてい
る。これは、312.5メガヘルツ(MHz)の周波数
に対応している。一例として、10nsのテスト期間を
有するものが望ましい。理解される如く、3個のクロッ
クサイクルは9.6nsの期間を与え、一方4個のクロ
ックサイクルは12.8nsの期間を与える。所望の期
間を与える典型的な従来の方法は、クロック期間自身を
修正することである。
に示してある。図示した例においては、3.2ナノ秒
(ns)の期間をもったクロック信号14が示されてい
る。これは、312.5メガヘルツ(MHz)の周波数
に対応している。一例として、10nsのテスト期間を
有するものが望ましい。理解される如く、3個のクロッ
クサイクルは9.6nsの期間を与え、一方4個のクロ
ックサイクルは12.8nsの期間を与える。所望の期
間を与える典型的な従来の方法は、クロック期間自身を
修正することである。
【0024】本発明は、クロックを修正することなし
に、10nsクロック期間を与えることが可能である。
図5に示した実施例においては時間50において時間0
信号が発生される。このことは、テスト期間の開始即ち
スタートを表わしている。2番目の時間0信号は時間5
2において発生され、それは9.6nsにおけるクロッ
ク信号14の上昇エッジに対応している。これは完全に
10nsではないので、0.4nsを表わすデジタル値
が期間バーニアオフセット18として与えられる。次い
で、各ローカルシーケンサはこの値を使用して、時間5
0から10nsである時間54における次のテスト期間
の実際の開始を決定する。
に、10nsクロック期間を与えることが可能である。
図5に示した実施例においては時間50において時間0
信号が発生される。このことは、テスト期間の開始即ち
スタートを表わしている。2番目の時間0信号は時間5
2において発生され、それは9.6nsにおけるクロッ
ク信号14の上昇エッジに対応している。これは完全に
10nsではないので、0.4nsを表わすデジタル値
が期間バーニアオフセット18として与えられる。次い
で、各ローカルシーケンサはこの値を使用して、時間5
0から10nsである時間54における次のテスト期間
の実際の開始を決定する。
【0025】同様に、次の時間0信号は時間56におい
て発生され、この時間は時間58において10ns期間
を発生するためには0.8nsのオフセットを必要とす
る。このプロセスは、時間60において開始するテスト
期間を発生するためにオフセット値が2.8となるまで
継続して行なわれる。この2.8の値が図3に示した加
算器44を介してフィードバックされると、オーバーフ
ロー値が発生する。なぜならば、次のインクリメント
(増分)の0.4が3.2の値を発生し、それはテスト
期間と等しいからである。従って、次の期間において
は、3.2のオフセット値を発生する代わりに、該カウ
ンタは単に付加的な値だけインクリメントされ、従って
時間62における時間0信号と時間64における次の時
間0信号との間には4個のクロックパルスが存在してい
る。この時点において、オフセット値は存在しない。な
ぜならば、テスト期間の開始は、再度、クロックパルス
の上昇エッジと整合されているからである。理解される
如く、このことは、クロックの分解能に制限されること
のないテスト期間分解能を与える能力を提供している。
図5は図2のローカルシーケンサ20の概略図である。
2つの異なったメモリが使用されており、即ちイベント
シーケンス格納メモリ70及びローカルメモリ72が設
けられている。メモリ70は、各イベントに対するイベ
ントタイプを格納し、それは該イベントの状態及び制御
情報を表わす(DUTに対してある値を駆動するか、又
はDUTからくる値をテストするか、又はドライバ乃至
はテスタをターンオフさせる)。実際の状態はイベント
タイプ内に与えることが可能であるか、又はローカルメ
モリ22からくる機能データとして特定することが可能
である。イベントタイプデコーダ74は、これら2つの
メモリからの情報を受取り、且つそれを制御ライン76
を介して種々の要素へ供給する。このことは、機能デー
タと呼ばれるローカルメモリ72内のデータが分離され
ることを可能とする。上述した如く、機能データは、タ
イミング発生器を共用する従来のシステムにおいて使用
されていた。従って、異なった組の機能データが共用さ
れたタイミング発生器へ供給されるべく各ピンに対して
派生されていた。本発明では、このような機能データベ
ースがそれらをローカルメモリ内にローディングするこ
とにより不変のままで使用することを可能としている。
更に、イベントシーケンス格納メモリ70内に格納され
ているイベントタイプの指定を修正することなしに、幾
つかの異なったパターンの機能データを適用することが
可能である。究極的には、機能データを無視するか又は
除去し、イベントタイプが全ての情報を特定することが
可能である。従って、この形態は最大の柔軟性を与えて
いる。
て発生され、この時間は時間58において10ns期間
を発生するためには0.8nsのオフセットを必要とす
る。このプロセスは、時間60において開始するテスト
期間を発生するためにオフセット値が2.8となるまで
継続して行なわれる。この2.8の値が図3に示した加
算器44を介してフィードバックされると、オーバーフ
ロー値が発生する。なぜならば、次のインクリメント
(増分)の0.4が3.2の値を発生し、それはテスト
期間と等しいからである。従って、次の期間において
は、3.2のオフセット値を発生する代わりに、該カウ
ンタは単に付加的な値だけインクリメントされ、従って
時間62における時間0信号と時間64における次の時
間0信号との間には4個のクロックパルスが存在してい
る。この時点において、オフセット値は存在しない。な
ぜならば、テスト期間の開始は、再度、クロックパルス
の上昇エッジと整合されているからである。理解される
如く、このことは、クロックの分解能に制限されること
のないテスト期間分解能を与える能力を提供している。
図5は図2のローカルシーケンサ20の概略図である。
2つの異なったメモリが使用されており、即ちイベント
シーケンス格納メモリ70及びローカルメモリ72が設
けられている。メモリ70は、各イベントに対するイベ
ントタイプを格納し、それは該イベントの状態及び制御
情報を表わす(DUTに対してある値を駆動するか、又
はDUTからくる値をテストするか、又はドライバ乃至
はテスタをターンオフさせる)。実際の状態はイベント
タイプ内に与えることが可能であるか、又はローカルメ
モリ22からくる機能データとして特定することが可能
である。イベントタイプデコーダ74は、これら2つの
メモリからの情報を受取り、且つそれを制御ライン76
を介して種々の要素へ供給する。このことは、機能デー
タと呼ばれるローカルメモリ72内のデータが分離され
ることを可能とする。上述した如く、機能データは、タ
イミング発生器を共用する従来のシステムにおいて使用
されていた。従って、異なった組の機能データが共用さ
れたタイミング発生器へ供給されるべく各ピンに対して
派生されていた。本発明では、このような機能データベ
ースがそれらをローカルメモリ内にローディングするこ
とにより不変のままで使用することを可能としている。
更に、イベントシーケンス格納メモリ70内に格納され
ているイベントタイプの指定を修正することなしに、幾
つかの異なったパターンの機能データを適用することが
可能である。究極的には、機能データを無視するか又は
除去し、イベントタイプが全ての情報を特定することが
可能である。従って、この形態は最大の柔軟性を与えて
いる。
【0026】現在の実施例においては、メモリ70内に
格納されているイベントタイプは以下のもののうちの何
れかとすることが可能である。
格納されているイベントタイプは以下のもののうちの何
れかとすることが可能である。
【0027】D0 0を駆動 D1 1を駆動 DF 第一ビットLMを駆動 DF2 第二ビットLMデータを駆動 DF 第一LMデータ補数駆動 DF2 第二ビットLMデータ補数駆動 DZ 駆動ターンオフ T0 0に対するテスト T1 1に対するテスト TF 第一ビットをLMデータに対するテスト TF2 第二ビットLMデータに対するテスト TF 第一LMデータ補数に対するテスト TF2 第二ビットLMデータ補数に対するテスト TZ 高インピーダンスに対するテスト X ウィンドストローブターンオフ イベントの別のリストを使用することも可能である。
「LM」という略称はローカルメモリ72のことを示し
ている。ピン当たり1又は2ビットの何れかを各イベン
トに対してローカルメモリ72内に格納することが可能
である。本発明の別の実施例においては、ピン当たりに
4個、8個又はそれ以上のビットを各イベントに対して
メモリ内に格納することが可能である。該ローカルメモ
リは、ピン当たり4メガビットの深さを有しており、且
つこれは、オプションとして、32メガビットへ拡張す
ることが可能である。該ローカルメモリは、ベクトル
(状態)モード当たりピン当たりに1ビット又は2ビッ
トで使用することが可能である。ピン当たり2ビットの
モードは、例えばDUTへ駆動されるデータがDUT出
力データと異なる場合にI/Oピンによって必要とされ
る如く、1サイクルにおいて1個のピンへ2ビットの機
能データを供給するために使用することが可能である。
第二ビットは、更に、例えばASICシミュレーション
ベクトルに関してしばしば見受けられる如く、異なった
サイクルにおいて「care」及び「don’t ca
re」の大きな組合せが必要である装置に対するマスク
ビットとして使用することが可能である。
「LM」という略称はローカルメモリ72のことを示し
ている。ピン当たり1又は2ビットの何れかを各イベン
トに対してローカルメモリ72内に格納することが可能
である。本発明の別の実施例においては、ピン当たりに
4個、8個又はそれ以上のビットを各イベントに対して
メモリ内に格納することが可能である。該ローカルメモ
リは、ピン当たり4メガビットの深さを有しており、且
つこれは、オプションとして、32メガビットへ拡張す
ることが可能である。該ローカルメモリは、ベクトル
(状態)モード当たりピン当たりに1ビット又は2ビッ
トで使用することが可能である。ピン当たり2ビットの
モードは、例えばDUTへ駆動されるデータがDUT出
力データと異なる場合にI/Oピンによって必要とされ
る如く、1サイクルにおいて1個のピンへ2ビットの機
能データを供給するために使用することが可能である。
第二ビットは、更に、例えばASICシミュレーション
ベクトルに関してしばしば見受けられる如く、異なった
サイクルにおいて「care」及び「don’t ca
re」の大きな組合せが必要である装置に対するマスク
ビットとして使用することが可能である。
【0028】イベントタイプデコーダ70の出力は、イ
ベントタイプSであり、それは上述した如くに特定した
7個のイベントタイプのうちの1つである。それらは以
下の如くである。
ベントタイプSであり、それは上述した如くに特定した
7個のイベントタイプのうちの1つである。それらは以
下の如くである。
【0029】高への駆動。
【0030】低への駆動。
【0031】駆動オフ。
【0032】高に対するテスト開始。
【0033】低に対するテスト開始。
【0034】Z状態に対するテスト開始。
【0035】テスト終了。
【0036】このイベントタイプは、制御入力として、
駆動エッジ発生器78及び比較器エッジ発生器80へ供
給される。これらの発生器は、ドライバフォーマット論
理82及びストローブフォーマット論理84へ夫々信号
を与える。DUTが駆動されるべき場合には、ドライバ
フォーマット論理82が活性状態である。DUTからの
出力が所定の値と比較されるべき場合には、ストローブ
フォーマット論理84が活性状態とされる。
駆動エッジ発生器78及び比較器エッジ発生器80へ供
給される。これらの発生器は、ドライバフォーマット論
理82及びストローブフォーマット論理84へ夫々信号
を与える。DUTが駆動されるべき場合には、ドライバ
フォーマット論理82が活性状態である。DUTからの
出力が所定の値と比較されるべき場合には、ストローブ
フォーマット論理84が活性状態とされる。
【0037】イベントに加えて、各イベントに対する発
生タイミングが与えられねばならない。メモリ70から
の時間が加算器86へ供給される。該加算器への別の入
力は期間バーニアライン18である。最終的に、該加算
器への入力がキャリブレーションメモリ88から供給さ
れる。該キャリブレーションメモリは、ライン76上の
イベントタイプSによってアドレスされる。各イベント
はそれ自身の値を有している。この値は、常に、同一の
期間バーニアへ加算される。
生タイミングが与えられねばならない。メモリ70から
の時間が加算器86へ供給される。該加算器への別の入
力は期間バーニアライン18である。最終的に、該加算
器への入力がキャリブレーションメモリ88から供給さ
れる。該キャリブレーションメモリは、ライン76上の
イベントタイプSによってアドレスされる。各イベント
はそれ自身の値を有している。この値は、常に、同一の
期間バーニアへ加算される。
【0038】イベントタイプSはイベントタイプデコー
ダにおいて、元の7個のタイプのうちの1つへ変換され
る。このイベントタイプSは、キャリブレーションオフ
セットの選択を制御し、それは、不可避的な経路長及び
回路性能の差異を補償するために使用される。種々の状
態遷移からのスキュー(歪み)を最小とするために、該
キャリブレーションメモリは異なった開始状態に対する
値を収納している。例えば、D1からZと関連するキャ
リブレーションオフセットはD1から0と関連するもの
とは異なっている。
ダにおいて、元の7個のタイプのうちの1つへ変換され
る。このイベントタイプSは、キャリブレーションオフ
セットの選択を制御し、それは、不可避的な経路長及び
回路性能の差異を補償するために使用される。種々の状
態遷移からのスキュー(歪み)を最小とするために、該
キャリブレーションメモリは異なった開始状態に対する
値を収納している。例えば、D1からZと関連するキャ
リブレーションオフセットはD1から0と関連するもの
とは異なっている。
【0039】各ピンは各イベントタイプに対する独特の
キャリブレーション値を格納するためのメモリを有して
いるので、そのイベントは、それが使用される場合に、
「飛行中」でキャリブレート即ち較正される。このこと
は、ピン間のスキューが17ps以内でキャリブレート
することを可能としている。
キャリブレーション値を格納するためのメモリを有して
いるので、そのイベントは、それが使用される場合に、
「飛行中」でキャリブレート即ち較正される。このこと
は、ピン間のスキューが17ps以内でキャリブレート
することを可能としている。
【0040】加算器86からのキャリブレートされた時
間はキャリブレート時間レジスタ90内に格納される。
そこから、それはリニア遅延回路92及び94へ夫々供
給され、且つ比較器100へ供給される。遅延回路92
は、エッジ発生器78を駆動するために時間0信号から
のオフセットに対応する遅延を与える。リニア遅延回路
94は、同様に、比較器エッジ発生器80によって発生
されるテスト比較信号に対する遅延を与える。グローバ
ル時間0信号16及びマスタクロック14は4つのカウ
ンタ96を介して供給される。4個のカウンタは、1期
間(周期)より長い時間の量をカウントすることが可能
であるように設けられており、且つ100MHzテスト
に対する充分なオーバーラップを与える。各相次ぐ時間
0信号はラウンドロビン態様で、これら4個のカウンタ
の1つをリセットする。各カウンタは、4つの期間(周
期)に亘ってマスタクロックをカウントし、1期間乃至
は周期よりかなり大きな時間値を特定する機会を与えて
いる。該オーバーラップは、100MHzにおいて必要
とされる。なぜならば、テスト中の装置を介しての遅延
が1期間(周期)を超える場合があるからである。
間はキャリブレート時間レジスタ90内に格納される。
そこから、それはリニア遅延回路92及び94へ夫々供
給され、且つ比較器100へ供給される。遅延回路92
は、エッジ発生器78を駆動するために時間0信号から
のオフセットに対応する遅延を与える。リニア遅延回路
94は、同様に、比較器エッジ発生器80によって発生
されるテスト比較信号に対する遅延を与える。グローバ
ル時間0信号16及びマスタクロック14は4つのカウ
ンタ96を介して供給される。4個のカウンタは、1期
間(周期)より長い時間の量をカウントすることが可能
であるように設けられており、且つ100MHzテスト
に対する充分なオーバーラップを与える。各相次ぐ時間
0信号はラウンドロビン態様で、これら4個のカウンタ
の1つをリセットする。各カウンタは、4つの期間(周
期)に亘ってマスタクロックをカウントし、1期間乃至
は周期よりかなり大きな時間値を特定する機会を与えて
いる。該オーバーラップは、100MHzにおいて必要
とされる。なぜならば、テスト中の装置を介しての遅延
が1期間(周期)を超える場合があるからである。
【0041】テストモードの場合、ラウンドトリップ遅
延(RTD)回路93及び98も与えられ、該信号がD
UTへ移動し且つ戻ってくるのに必要な時間を与えてい
る。信号がDUTに対して駆動されており且つリニア遅
延回路92が使用されている場合、カウンタ96の出力
は、比較器100を介して与えられ、該比較器は、レジ
スタ90から与えられた時間に対応するカウントに到達
した時を決定する。
延(RTD)回路93及び98も与えられ、該信号がD
UTへ移動し且つ戻ってくるのに必要な時間を与えてい
る。信号がDUTに対して駆動されており且つリニア遅
延回路92が使用されている場合、カウンタ96の出力
は、比較器100を介して与えられ、該比較器は、レジ
スタ90から与えられた時間に対応するカウントに到達
した時を決定する。
【0042】各ローカルシーケンサ20は192個のイ
ベントからなるシーケンスを格納することが可能であ
る。これらは、64個の時間に細分化して、ピン当たり
64個の異なったイベントシーケンスを与えることが可
能である。イベントシーケンスはピン毎を基礎として定
義され、且つ各ピンのイベントシーケンスは他のピンの
ものとは独立的である。このことは、1つのピンが19
2個のイベントを有する単一のイベントシーケンスのみ
を有することの柔軟性を与えており、一方別のピンが各
々1個、2個又は3個のイベントを有する64個の異な
ったシーケンスを有することを可能としている。グロー
バルイベントシーケンスメモリ102は、メモリ70に
おいて使用可能な64個のうちのどのイベントシーケン
スを使用するかを選択する。
ベントからなるシーケンスを格納することが可能であ
る。これらは、64個の時間に細分化して、ピン当たり
64個の異なったイベントシーケンスを与えることが可
能である。イベントシーケンスはピン毎を基礎として定
義され、且つ各ピンのイベントシーケンスは他のピンの
ものとは独立的である。このことは、1つのピンが19
2個のイベントを有する単一のイベントシーケンスのみ
を有することの柔軟性を与えており、一方別のピンが各
々1個、2個又は3個のイベントを有する64個の異な
ったシーケンスを有することを可能としている。グロー
バルイベントシーケンスメモリ102は、メモリ70に
おいて使用可能な64個のうちのどのイベントシーケン
スを使用するかを選択する。
【0043】メモリ70におけるインクリメントビット
フィールド104は、1つのシーケンス内により多くの
イベントが存在するか否か又はこのイベントが最後のイ
ベントであるか否かを表わすために使用される。例え
ば、次続の別のイベントが存在する場合には、該インク
リメントフィールドは1ビットを有し、一方それがある
シーケンスにおける最後のイベントであるか又は1つの
シーケンスにおける唯一のイベントである場合には、イ
ンクリメントフィールド内に0ビットが存在する。
フィールド104は、1つのシーケンス内により多くの
イベントが存在するか否か又はこのイベントが最後のイ
ベントであるか否かを表わすために使用される。例え
ば、次続の別のイベントが存在する場合には、該インク
リメントフィールドは1ビットを有し、一方それがある
シーケンスにおける最後のイベントであるか又は1つの
シーケンスにおける唯一のイベントである場合には、イ
ンクリメントフィールド内に0ビットが存在する。
【0044】各ローカルシーケンサは図5においてA,
B,Cとして示した3個のイベントシーケンサを有して
いる。これらの3つの出力はドライバフォーマット論理
82へ供給され、且つ、ラウンドトリップ遅延の後、ス
トローブフォーマット論理84へ供給され、且つこれら
の論理回路において共にOR処理される。3つの別個の
イベント発生器を使用することにより、著しく高速のイ
ベント速度を得ることが可能である。このことは、1つ
の発生器が爾後の連続するイベントを発生するのにかか
る時間の量より小さな僅かの量だけ他のイベントシーケ
ンサから1つのイベントシーケンサをオフセットさせる
ことによって行なわれる。従って、他のものが出力中
に、イベントシーケンサのうちの1つがローディングを
行なうことが可能である。ラッチ95は不合格データを
収集し、且つストローブ時間0信号によってストローブ
される場合に、それを出力端へ供給する。
B,Cとして示した3個のイベントシーケンサを有して
いる。これらの3つの出力はドライバフォーマット論理
82へ供給され、且つ、ラウンドトリップ遅延の後、ス
トローブフォーマット論理84へ供給され、且つこれら
の論理回路において共にOR処理される。3つの別個の
イベント発生器を使用することにより、著しく高速のイ
ベント速度を得ることが可能である。このことは、1つ
の発生器が爾後の連続するイベントを発生するのにかか
る時間の量より小さな僅かの量だけ他のイベントシーケ
ンサから1つのイベントシーケンサをオフセットさせる
ことによって行なわれる。従って、他のものが出力中
に、イベントシーケンサのうちの1つがローディングを
行なうことが可能である。ラッチ95は不合格データを
収集し、且つストローブ時間0信号によってストローブ
される場合に、それを出力端へ供給する。
【0045】ピンマルチプレクスモードと呼ばれる別の
モードにおいては、2つの異なったピンがそれらの出力
を互いにマルチプレクス即ち多重化させることが可能で
ある。このことは、ドライバフォーマット論理82内に
設けられる論理的ORゲートによって駆動側で行なわれ
る。ストローブ側では、DUTの出力が両方のピン回路
へ指向され且つ独立的にストローブされる。各対のイベ
ントシーケンサチャンネルは、その他の対のチャンネル
とは独立的にピンマルチプレクスモードを使用すること
が可能である。
モードにおいては、2つの異なったピンがそれらの出力
を互いにマルチプレクス即ち多重化させることが可能で
ある。このことは、ドライバフォーマット論理82内に
設けられる論理的ORゲートによって駆動側で行なわれ
る。ストローブ側では、DUTの出力が両方のピン回路
へ指向され且つ独立的にストローブされる。各対のイベ
ントシーケンサチャンネルは、その他の対のチャンネル
とは独立的にピンマルチプレクスモードを使用すること
が可能である。
【0046】パルスモードにおいては、データ速度は2
倍とすることが可能である。なぜならば、上昇エッジ及
び下降エッジの両方を与えるために1つのタイミングイ
ベント表示のみが必要とされるに過ぎないからである。
このモードにおいては、予め特定したパルス幅が各イベ
ントと共に使用され、ある状態への遷移をトリガし次い
でパルス幅の後に復帰される。このことは、0へ復帰
(RTZ)パルス又は1へ復帰(RTO)パルスと共に
行なうことが可能である。
倍とすることが可能である。なぜならば、上昇エッジ及
び下降エッジの両方を与えるために1つのタイミングイ
ベント表示のみが必要とされるに過ぎないからである。
このモードにおいては、予め特定したパルス幅が各イベ
ントと共に使用され、ある状態への遷移をトリガし次い
でパルス幅の後に復帰される。このことは、0へ復帰
(RTZ)パルス又は1へ復帰(RTO)パルスと共に
行なうことが可能である。
【0047】このアーキテクチャは、複雑な波形をプロ
グラミングすることを非常に簡単なものとしている。ユ
ーザは、イベントのタイプとそのイベントが発生する時
間とを画定することが必要であるに過ぎない。従来のA
TEの発生に関して使用されていた波形フォーマットは
このイベントシーケンス概念を使用して容易に発生され
る。例えば、NRZ(0への復帰なし)フォーマットは
以下の如く1つのイベントをプログラムすることによっ
て特定される。
グラミングすることを非常に簡単なものとしている。ユ
ーザは、イベントのタイプとそのイベントが発生する時
間とを画定することが必要であるに過ぎない。従来のA
TEの発生に関して使用されていた波形フォーマットは
このイベントシーケンス概念を使用して容易に発生され
る。例えば、NRZ(0への復帰なし)フォーマットは
以下の如く1つのイベントをプログラムすることによっ
て特定される。
【0048】DF@1ns このステートメントは、ハードウエアに対して1nsに
おいて現在のベクトルのデータへ駆動することを指示し
ている。図6はNRZ波形の概略図である。SBC(補
数による取巻き)フォーマットは、図7に示した如く、
以下のイベントのシーケンスをプログラムすることによ
って特定される。
おいて現在のベクトルのデータへ駆動することを指示し
ている。図6はNRZ波形の概略図である。SBC(補
数による取巻き)フォーマットは、図7に示した如く、
以下のイベントのシーケンスをプログラムすることによ
って特定される。
【0049】DF @2ns DF@11ns DF @22ns これは、他のATEアーキテクチャテストプログラム
を、容易に、本発明のアーキテクチャへ担持させること
が可能であることを示している。
を、容易に、本発明のアーキテクチャへ担持させること
が可能であることを示している。
【0050】図8に示した如く、以下のイベントからな
るシーケンスをプログラムすることにより、ローカルメ
モリデータなしで、クロックピンを発生させることが可
能である。
るシーケンスをプログラムすることにより、ローカルメ
モリデータなしで、クロックピンを発生させることが可
能である。
【0051】D1@0ns D0@4ns D1@8ns D0@10ns 1サイクル内で発生するクロック数及びクロック遷移の
配置を変化させるために異なったイベントシーケンスを
使用することが可能である。機能データテーブルを全く
使用することなしに、より複雑な制御ピンシーケンスを
プログラムすることも可能である。その結果、実際のデ
ータパターン格納は、ベクトル当たりピン当たり1ビッ
トよりかなり低くすることが可能であり、パターン格納
空間及びロード時間に関する要求を減少させている。
配置を変化させるために異なったイベントシーケンスを
使用することが可能である。機能データテーブルを全く
使用することなしに、より複雑な制御ピンシーケンスを
プログラムすることも可能である。その結果、実際のデ
ータパターン格納は、ベクトル当たりピン当たり1ビッ
トよりかなり低くすることが可能であり、パターン格納
空間及びロード時間に関する要求を減少させている。
【0052】以下のものは、I/Oサイクルに対する波
形発生の一例であり、DUTピンが補数による取囲み
(SBC)波形で駆動され、次いでドライバがターンオ
フされ且つ出力が最初にトライステートに対し、次いで
1、次いで駆動データと異なるローカルメモリデータに
対してストローブされる。図9はこのイベントシーケン
スを示した概略図である。
形発生の一例であり、DUTピンが補数による取囲み
(SBC)波形で駆動され、次いでドライバがターンオ
フされ且つ出力が最初にトライステートに対し、次いで
1、次いで駆動データと異なるローカルメモリデータに
対してストローブされる。図9はこのイベントシーケン
スを示した概略図である。
【0053】DF @2ns 機能データ補数を駆動 DF@9ns 機能データを駆動 DF @18ns 機能データ補数を駆動 DZ@22ns ドライバをターンオフ TZ@24ns トライステートに対するテスト X@26ns ウィンドストローブをターンオフ T1@32ns 1に対するテスト X@34ns ウィンドストローブターンオフ TF2@40ns 2番目の機能データに対するテスト X@42ns ウィンドストローブをターンオフ このような複雑な波形は、共用型資源又はピン当たりT
Gアーキテクチャを有するテストシステムでは不可能で
ある。この例は10個のイベントを使用しており、且つ
本発明の好適実施例は、最大で、一サイクルにおいて1
92個のイベントまで発生することが可能である。各サ
イクルにおいて2ビットの機能データを有する能力は、
このアーキテクチャが1組のデータを駆動し且つ同一の
サイクルにおいて異なった組に対しテストをすることを
可能としている。このことは、テストシステムのピン数
を減少させるであろうnuxモードを使用することなし
に行なわれる。12.5psの分解能で且つ任意の箇所
に4サイクルに亘ってイベントを配置させることが可能
であることは、アーキテクチャに対してより多くの波形
発生及びストローブ配置の柔軟性を与えている。4サイ
クルに亘っての配置は、前述した4個のカウンタ96を
使用して達成される。このタイプの柔軟性は、シミュレ
ーションデータからタイミングステートメント及びテス
トベクトルを発生することを高速で容易で且つ正確なも
のとしている。該シミュレーションをテストシステムに
適合させることの必要性を除去することにより、新たな
テストプログラムを発生する時間を改善し、シミュレー
ションの意図に従ったより良好なテストを発生し、且つ
新たなテストプログラムをデバックするための時間の量
を減少させている。
Gアーキテクチャを有するテストシステムでは不可能で
ある。この例は10個のイベントを使用しており、且つ
本発明の好適実施例は、最大で、一サイクルにおいて1
92個のイベントまで発生することが可能である。各サ
イクルにおいて2ビットの機能データを有する能力は、
このアーキテクチャが1組のデータを駆動し且つ同一の
サイクルにおいて異なった組に対しテストをすることを
可能としている。このことは、テストシステムのピン数
を減少させるであろうnuxモードを使用することなし
に行なわれる。12.5psの分解能で且つ任意の箇所
に4サイクルに亘ってイベントを配置させることが可能
であることは、アーキテクチャに対してより多くの波形
発生及びストローブ配置の柔軟性を与えている。4サイ
クルに亘っての配置は、前述した4個のカウンタ96を
使用して達成される。このタイプの柔軟性は、シミュレ
ーションデータからタイミングステートメント及びテス
トベクトルを発生することを高速で容易で且つ正確なも
のとしている。該シミュレーションをテストシステムに
適合させることの必要性を除去することにより、新たな
テストプログラムを発生する時間を改善し、シミュレー
ションの意図に従ったより良好なテストを発生し、且つ
新たなテストプログラムをデバックするための時間の量
を減少させている。
【0054】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、キャリブレーション値はイベントシーケン
サメモリの一部とすることが可能である。シーケンサの
数(A,B又はC)は、更にデータレートを増加するた
めに拡張することが可能である。イベント時間は、1つ
の期間乃至は周期の開始からの時間ではなく最後のイベ
ントからの時間(Δ時間)とすることが可能であり、付
加的な加算器がそのΔ時間を1つの期間乃至は周期の開
始と関係ずける。各期間乃至は周期の開始においてより
多くのビットの機能データ(4,8,16等)を与える
ことが可能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、キャリブレーション値はイベントシーケン
サメモリの一部とすることが可能である。シーケンサの
数(A,B又はC)は、更にデータレートを増加するた
めに拡張することが可能である。イベント時間は、1つ
の期間乃至は周期の開始からの時間ではなく最後のイベ
ントからの時間(Δ時間)とすることが可能であり、付
加的な加算器がそのΔ時間を1つの期間乃至は周期の開
始と関係ずける。各期間乃至は周期の開始においてより
多くのビットの機能データ(4,8,16等)を与える
ことが可能である。
【図1】 イベントシーケンスを示した概略図。
【図2】 本発明の一実施例に基づくシステムを示した
全体的なブロック図。
全体的なブロック図。
【図3】 図2のグローバルシーケンサを示したブロッ
ク図。
ク図。
【図4】 図3のグローバルシーケンサによって発生さ
れるタイミング信号を発生したタイミング線図。
れるタイミング信号を発生したタイミング線図。
【図5】 図2のローカルシーケンサを示したブロック
図。
図。
【図6】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
【図7】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
【図8】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
【図9】 本発明によって発生することが可能な波形を
示した概略図。
示した概略図。
12 グローバルシーケンサ 14 クロック信号ライン 16 時間0信号ライン 18 期間バーニアライン 20 ローカルシーケンサ 24 テスト中の装置(DUT)
フロントページの続き (72)発明者 エグバート グレイブ アメリカ合衆国, カリフォルニア 94022, ロス アルトス, アーボア アベニュー 1400
Claims (21)
- 【請求項1】 集積回路をテストするテストシステムに
おいて、 (a)クロック信号発生器を具備すると共にテストシー
ケンスの開始を表わすためにクロック信号を使用して時
間0信号を発生する手段を具備するグローバルシーケン
サが設けられており、 (b)複数個のテストサイクルの各々の開始に対して前
記クロック信号からのオフセットを表わす期間バーニア
値を発生する手段が設けられており、 (c)複数個のローカルシーケンサが設けられており、
前記各ローカルシーケンサは前記集積回路の別個のリー
ドへ結合されており、各ローカルシーケンサが、前記ク
ロック信号及び前記期間バーニア値に応答し前記テスト
サイクルが前記クロック信号の倍数である必要がないよ
うに前記期間バーニア値によって画定されるテストサイ
クル内で前記ピンに対する信号におけるエッジを発生す
る手段を有することを特徴とするテストシステム。 - 【請求項2】 複数個のI/Oリードを持った電子回路
をテストするテストシステムにおいて、グローバルクロ
ック信号を発生する手段が設けられており、複数個のロ
ーカルシーケンサが設けられており、各ローカルシーケ
ンサは前記リードの1つへ結合されており、各ローカル
シーケンサは前記グローバルクロック信号に対してキャ
リブレートされたテスト期間において前記I/Oリード
へのテスト信号の信号遷移のプログラム可能な数を発生
する手段を具備しており、前記ローカルシーケンサが任
意の与えられたテスト期間において異なった数の遷移を
有することが可能であるように前記複数個のローカルシ
ーケンサに対する信号遷移の数でプログラム可能である
ことを特徴とするテストシステム。 - 【請求項3】 請求項2において、更に、前記テスト期
間の開始を表わすグローバル時間0信号を発生する手段
が設けれており、前記テスト期間の終りにおいてデータ
を収集するためのグローバルストローブ時間0信号を発
生する手段が設けられており、前記ローカルシーケンサ
の各々において前記テスト期間を前記グローバル時間0
信号と同期させ且つ前記グローバルストローブ時間0信
号に応答して前記ピンからデータを供給する手段が設け
られていることを特徴とするテストシステム。 - 【請求項4】 請求項3において、更に、前記同期手段
に結合してグローバル時間0信号を発生する第二手段が
設けられており、前記データを供給する手段に結合され
ておりグローバルストローブ時間0信号を発生する第二
手段が設けられており、前記ローカルシーケンサの別々
のグループが別々のグローバル時間0信号及びグローバ
ルストローブ時間0信号を受取って前記回路の前記I/
Oリードの異なったグループを非同期的に且つ独立的に
テストすることが可能であることを特徴とするテストシ
ステム。 - 【請求項5】 各々がテスト中の装置の1つのリードへ
結合されている複数個のローカルシーケンサをもったテ
ストシステム用ローカルシーケンサにおいて、前記テス
ト中の装置へ印加され且つそれから受取られたイベント
の時間及びタイプを格納し且つ前記イベントのタイプに
従って前記時間に対するオフセットを格納するメモリ手
段が設けられており、前記メモリからの前記時間と前記
オフセットのうちの1つと外部的に供給されたグローバ
ルテスト期間オフセットとを加算してキャリブレートし
た時間を与えるための加算手段が設けられており、遅延
したクロック信号を発生するために前記キャリブレート
した時間によって外部クロック信号を遅延させる手段が
設けられており、前記遅延手段に結合されており前記遅
延されたクロック信号によって表示される時間において
前記リードに対するテスト信号遷移を発生するエッジ発
生器手段が設けられていることを特徴とするローカルシ
ーケンサ。 - 【請求項6】 請求項5において、前記メモリ手段が、
イベントのタイプを格納するための機能的メモリと、イ
ベントの時間を格納するローカルメモリと、前記オフセ
ットを格納するキャリブレーションメモリとを有するこ
とを特徴とするローカルシーケンサ。 - 【請求項7】 請求項6において、前記ローカルメモリ
が、更に、(a)イベントのタイプ及び(b)全てのイ
ベントの時間に対する前記機能的メモリへの参照のうち
の1つを格納することを特徴とするローカルシーケン
サ。 - 【請求項8】 請求項7において、更に、出力端を前記
機能的メモリ及び前記ローカルメモリへ結合しており且
つ出力端を前記キャリブレーションメモリへ結合してい
るイベントタイプデコード論理が設けられていることを
特徴とするローカルシーケンサ。 - 【請求項9】 請求項7において、前記ローカルメモリ
が、更に、各イベント時間に対して、前記イベントが複
数個のイベントのシーケンスにおける最後のイベントで
あるか否かを表わすフラッグを格納することを特徴とす
るローカルシーケンサ。 - 【請求項10】 請求項5において、更に、前記加算器
の出力端へ結合されており前記キャリブレートされた時
間を格納するレジスタが設けられており、且つ前記遅延
手段が前記レジスタの出力端へ結合した入力端をもった
リニア遅延回路を有することを特徴とするローカルシー
ケンサ。 - 【請求項11】 請求項6において、前記イベント時間
が最後のイベントからの時間として定義されることを特
徴とするローカルシーケンサ。 - 【請求項12】 複数個のI/Oリードをもった回路を
テストするためのテストシステムにおいて、複数個の第
一イベントシーケンサが設けられており、各第一イベン
トシーケンサは前記リードへ第一テスト信号遷移を与え
るために前記リードのうちの1つへ結合されており、且
つ複数個の第二イベントシーケンサが設けられており、
各第二イベントシーケンサは前記リードへ第二信号遷移
を与えるために前記第一イベントシーケンサのうちの1
つと並列的に前記リードのうちの1つへ結合されてお
り、前記第二遷移は前記第一イベントシーケンサが次の
テスト信号遷移を与えるよりも早い時間に前記第一遷移
のうちの1つの後に与えることが可能であることを特徴
とするテストシステム。 - 【請求項13】 テスト中の回路へテスト信号を供給す
るシーケンサにおいて、信号遷移のシーケンスの各々に
対する時間を表わすタイミングデータと前記シーケンス
に対し遷移されるべき状態を表わす機能的データとを格
納するメモリ手段が設けられており、前記機能的データ
の1ビットは複数個の信号遷移に対して適用することが
可能であり、前記タイミングデータを受取るべく結合さ
れた第一入力端及び前記機能的データを受取るべき結合
された第二入力端を具備しておりイベントの状態及び遷
移時間を表わす出力を与えるためのデコーディング手段
が設けられており、前記デコーディング手段に結合され
ており前記回路へ前記イベントを供給するドライバ手段
が設けられていることを特徴とするシーケンサ。 - 【請求項14】 請求項13において、前記メモリ手段
は、機能的データを格納するための機能的メモリと、前
記タイミングデータを格納するためのローカルメモリ
と、前記機能的データに基づく前記タイミングデータに
対するオフセットを格納するためのキャリブレーション
メモリとを有することを特徴とするシーケンサ。 - 【請求項15】 請求項14において、前記ローカルメ
モリが、更に、全てのイベント時間に対して、(a)機
能的データ及び(b)前記機能的メモリに対する参照の
うちの1つを格納することを特徴とするシーケンサ。 - 【請求項16】 請求項15において、前記デコーディ
ング手段が、前記機能的メモリ及び前記ローカルメモリ
へ結合した入力端を具備すると共に前記キャリブレーシ
ョンメモリへ結合した出力端を具備するイベントタイプ
デコード論理を有することを特徴とするシーケンサ。 - 【請求項17】 請求項15において、前記ローカルメ
モリが、更に、前記イベントが複数個のイベントのシー
ケンスのうちの最後のイベントであるか否かを表わすフ
ラッグを各イベント時間に対して格納することを特徴と
するシーケンサ。 - 【請求項18】 集積回路をテストするテストシステム
において、グローバルシーケンサが設けられており、前
記グローバルシーケンサは、クロック信号発生器と、テ
ストシーケンスの開始を表示するためにクロック信号を
使用する時間0信号を発生する手段と、複数個のテスト
サイクルの各々の開始に対し前記クロック信号からのオ
フセットを表示する期間バーニア値を発生する手段とを
有しており、複数個のローカルシーケンサが設けられて
おり、前記各ローカルシーケンサは前記集積回路の別々
のリードへ結合されており前記ローカルシーケンサが任
意の与えられたテスト期間において異なった数の遷移を
有することが可能であるように前記クロック信号に対し
てキャリブレートされたテスト期間中に前記信号遷移の
プログラム可能な数を発生し、各ローカルシーケンサが
前記クロック信号及び前記期間バーニア値に応答して前
記テストサイクルが前記クロック信号の倍数である必要
がないように前記期間バーニア値によって定義されるテ
ストサイクルにおいて前記ピンに対する信号内に信号遷
移を発生させるエッジ発生器手段を有することを特徴と
するテストシステム。 - 【請求項19】 集積回路をテストするテストシステム
において、グローバルシーケンサが設けられており、前
記グローバルシーケンサは、クロック信号発生器と、テ
ストシーケンスの開始を表示するために前記クロック信
号を使用する時間0信号を発生する手段と、複数個のテ
ストサイクルの各々の開始に対し前記クロック信号から
のオフセットを表示する期間バーニア値を発生する手段
と、各々が前記集積回路の別々のリードへ結合されてい
る複数個のローカルシーケンサとを有しており、前記各
ローカルシーケンサが、複数個の信号遷移のシーケンス
の各々に対する時間を表わすタイミングデータ及び前記
シーケンスに対し遷移すべき状態を表わす機能データを
格納し前記機能データの1ビットが複数個の信号遷移へ
適用することが可能なメモリ手段と、前記タイミングデ
ータを受取るべく結合された第一入力端を具備すると共
に前記機能的データを受取るべく結合した第二入力端を
具備しておりイベントの状態及び遷移時間を表わす出力
を供給するデコーディング手段と、前記クロック信号、
前記期間バーニア値及び前記タイミングデータに応答し
前記テストサイクルが前記クロック信号の倍数である必
要がないように前記期間バーニア値によって定義される
テストサイクル内に前記ピンに対する信号におけるエッ
ジを発生するエッジ発生器手段と、前記エッジ発生器手
段に結合されており前記回路に対し前記エッジを供給す
るドライバ手段とを有することを特徴とするテストシス
テム。 - 【請求項20】 集積回路をテストするためのテストシ
ステムにおいて、グローバルシーケンサが設けられてお
り、前記グローバルシーケンサは、クロック信号発生器
と、テストシーケンスの開始を表わすために前記クロッ
ク信号を使用する時間0信号を発生する手段と、複数個
のテストサイクルの各々の開始に対して前記クロック信
号からのオフセットを表わす期間バーニア値を発生する
手段とを有しており、且つ複数個のローカルシーケンサ
が設けられており、前記各ローカルシーケンサは前記集
積回路の別個のリードへ結合されており、各ローカルシ
ーケンサは、信号遷移のシーケンスの各々に対する時間
を表わすタイミングデータ及び前記シーケンスに対し遷
移すべき状態を表わす機能的データを格納し前記機能的
データの1ビットが複数個の信号遷移へ適用することが
可能なメモリ手段と、前記タイミングデータを受取るべ
く結合された第一入力端を具備すると共に前記機能的デ
ータを受取るべく結合された第二入力端を具備しており
イベントの状態及び遷移時間を表わす出力を供給するデ
コーディング手段と、前記クロック信号、前記期間バー
ニア値及び前記タイミングデータに応答し前記テストサ
イクルが前記クロック信号の倍数である必要がなく且つ
前記ローカルシーケンサが任意の与えられたテスト期間
において異なった数の遷移を有することが可能であるよ
うに前記期間バーニア値によって定義されたテストサイ
クル内に前記ピンに対する信号において信号遷移のプロ
グラム可能な数を発生するエッジ発生器手段と、前記エ
ッジ発生器手段に結合されており前記回路に対して前記
信号遷移を供給するドライバ手段とを有することを特徴
とするテストシステム。 - 【請求項21】 各々がテスト中の装置の1つのリード
へ結合されている複数個のローカルシーケンサを具備す
るテストシステム用のローカルシーケンサにおいて、イ
ベントタイプを格納するための機能的メモリが設けられ
ており、イベント時間と、(a)イベントタイプ及び
(b)全てのイベント時間に対する前記機能的メモリへ
の参照のうちの1つと、前記イベントが複数個のイベン
トのシーケンスにおける最後のイベントであるか否かを
表わすフラッグとを格納するローカルメモリが設けられ
ており、前記イベントタイプに基づいて前記イベント時
間に対するオフセットを格納するキャリブレーションメ
モリが設けられており、前記機能的メモリ及び前記ロー
カルメモリへ結合した入力端を具備すると共に前記キャ
リブレーションメモリへ結合した出力端を具備するイベ
ントタイプデコード論理が設けられており、キャリブレ
ートした時間を与えるために前記メモリからの前記時間
と前記オフセットのうちの1つと外部的に供給されたグ
ローバルテスト期間オフセットとを加算するための加算
手段が設けられており、遅延されたクロック信号を発生
するために前記キャリブレートした時間によって外部的
クロック信号を遅延させる手段が設けられており、前記
遅延手段に結合されており前記遅延されたクロック信号
によって表わされる時間において前記リードに対してテ
スト信号遷移を発生するエッジ発生器手段が設けられて
いることを特徴とするローカルシーケンサ。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US577986 | 1990-09-05 | ||
US07/577,986 US5212443A (en) | 1990-09-05 | 1990-09-05 | Event sequencer for automatic test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0694796A true JPH0694796A (ja) | 1994-04-08 |
JP3220480B2 JP3220480B2 (ja) | 2001-10-22 |
Family
ID=24310992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22445391A Expired - Fee Related JP3220480B2 (ja) | 1990-09-05 | 1991-09-04 | 自動テスト装置用イベントシーケンサ |
Country Status (4)
Country | Link |
---|---|
US (2) | US5212443A (ja) |
EP (1) | EP0474274B1 (ja) |
JP (1) | JP3220480B2 (ja) |
DE (1) | DE69125438T2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003040737A1 (en) * | 2001-11-08 | 2003-05-15 | Advantest Corporation | Test apparatus |
WO2003044549A1 (fr) * | 2001-11-20 | 2003-05-30 | Advantest Corporation | Testeur de semi-conducteur |
KR100491463B1 (ko) * | 2000-06-01 | 2005-05-25 | 가부시키가이샤 어드밴티스트 | 사상 기반 테스트 시스템에서 메모리 테스트를 위한모듈러 아키텍쳐 |
KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
JP2009031297A (ja) * | 2008-08-22 | 2009-02-12 | Advantest Corp | 半導体試験システム |
JP2009047693A (ja) * | 2007-08-15 | 2009-03-05 | Keithley Instruments Inc | 試験機器ネットワーク |
KR101323372B1 (ko) * | 2011-09-20 | 2013-10-30 | 연세대학교 산학협력단 | 신호 발생 장치 및 이를 이용한 자동 테스트 장치 |
Families Citing this family (75)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5225772A (en) * | 1990-09-05 | 1993-07-06 | Schlumberger Technologies, Inc. | Automatic test equipment system using pin slice architecture |
US5471136A (en) * | 1991-07-24 | 1995-11-28 | Genrad Limited | Test system for calculating the propagation delays in signal paths leading to a plurality of pins associated with a circuit |
JP2680947B2 (ja) * | 1991-09-12 | 1997-11-19 | 三菱電機株式会社 | テストタイミングプログラム自動生成装置 |
JPH06148279A (ja) * | 1992-10-30 | 1994-05-27 | Yokogawa Hewlett Packard Ltd | 電子デバイス試験・測定装置、およびそのタイミングならびに電圧レベル校正方法 |
US5311486A (en) * | 1992-09-11 | 1994-05-10 | Ltx Corporation | Timing generation in an automatic electrical test system |
DE4305442C2 (de) * | 1993-02-23 | 1999-08-05 | Hewlett Packard Gmbh | Verfahren und Vorrichtung zum Erzeugen eines Testvektors |
CA2127192C (en) * | 1993-07-01 | 1999-09-07 | Alan Brent Hussey | Shaping ate bursts, particularly in gallium arsenide |
JP2590738Y2 (ja) * | 1993-09-21 | 1999-02-17 | 株式会社アドバンテスト | 半導体試験装置用波形整形回路 |
US5390194A (en) * | 1993-11-17 | 1995-02-14 | Grumman Aerospace Corporation | ATG test station |
US5459738A (en) * | 1994-01-26 | 1995-10-17 | Watari; Hiromichi | Apparatus and method for digital circuit testing |
JPH07294605A (ja) * | 1994-04-22 | 1995-11-10 | Advantest Corp | 半導体試験装置用校正データの転送装置及びその方法 |
JP3633988B2 (ja) * | 1994-09-19 | 2005-03-30 | 株式会社アドバンテスト | 半導体ic試験装置のタイミングエッジ生成回路 |
JPH08136615A (ja) * | 1994-11-11 | 1996-05-31 | Advantest Corp | 半導体試験装置のタイミング位相調整回路 |
EP0721166A1 (en) * | 1995-01-03 | 1996-07-10 | International Business Machines Corporation | Method and system for the design verification of logic units and use in different environments |
EP0815461B1 (en) * | 1995-03-16 | 2000-06-21 | Teradyne, Inc. | Timing generator with multiple coherent synchronized clocks |
US5566188A (en) * | 1995-03-29 | 1996-10-15 | Teradyne, Inc. | Low cost timing generator for automatic test equipment operating at high data rates |
FR2733058B1 (fr) * | 1995-04-11 | 1997-05-30 | Schlumberger Ind Sa | Procede et equipement de test automatique en parallele de composants electroniques |
US5996099A (en) * | 1995-04-11 | 1999-11-30 | Schlumberger Industries | Method and apparatus for automatically testing electronic components in parallel utilizing different timing signals for each electronic component |
JP3466774B2 (ja) * | 1995-05-17 | 2003-11-17 | 株式会社アドバンテスト | 半導体試験装置における周期発生回路 |
US5673275A (en) * | 1995-09-12 | 1997-09-30 | Schlumberger Technology, Inc. | Accelerated mode tester timing |
US5689690A (en) * | 1995-09-25 | 1997-11-18 | Credence Systems Corporation | Timing signal generator |
US6005407A (en) * | 1995-10-23 | 1999-12-21 | Opmax Inc. | Oscillation-based test method for testing an at least partially analog circuit |
US5732047A (en) * | 1995-12-12 | 1998-03-24 | Advantest Corporation | Timing comparator circuit for use in device testing apparatus |
US5740086A (en) * | 1996-01-11 | 1998-04-14 | Advantest Corp. | Semiconductor test system linked to cad data |
US5696773A (en) * | 1996-04-25 | 1997-12-09 | Credence Systems Corporation | Apparatus for performing logic and leakage current tests on a digital logic circuit |
JPH10142298A (ja) * | 1996-11-15 | 1998-05-29 | Advantest Corp | 集積回路デバイス試験装置 |
US5978942A (en) * | 1996-12-19 | 1999-11-02 | Simd Solutions, Inc. | STAR-I: scalable tester architecture with I-cached SIMD technology |
US6018814A (en) * | 1997-03-26 | 2000-01-25 | Simd Solutions, Inc. | Star-I: scalable tester architecture with I-cached SIMD technology |
US6014764A (en) * | 1997-05-20 | 2000-01-11 | Schlumberger Technologies Inc. | Providing test vectors with pattern chaining definition |
JPH10332782A (ja) * | 1997-05-30 | 1998-12-18 | Ando Electric Co Ltd | Icテストシステム |
JP3992786B2 (ja) * | 1997-06-06 | 2007-10-17 | 富士通株式会社 | 論理検証方法、論理検証装置及び記録媒体 |
US6060898A (en) * | 1997-09-30 | 2000-05-09 | Credence Systems Corporation | Format sensitive timing calibration for an integrated circuit tester |
US6128754A (en) * | 1997-11-24 | 2000-10-03 | Schlumberger Technologies, Inc. | Tester having event generation circuit for acquiring waveform by supplying strobe events for waveform acquisition rather than using strobe events specified by the test program |
US6025708A (en) * | 1997-11-26 | 2000-02-15 | Hewlett Packard Company | System for verifying signal voltage level accuracy on a digital testing device |
US6192496B1 (en) * | 1997-11-26 | 2001-02-20 | Agilent Technologies, Inc. | System for verifying signal timing accuracy on a digital testing device |
US6107818A (en) * | 1998-04-15 | 2000-08-22 | Teradyne, Inc. | High speed, real-time, state interconnect for automatic test equipment |
US6219813B1 (en) | 1998-06-29 | 2001-04-17 | International Business Machines Corporation | Programmable timing circuit for testing the cycle time of functional circuits on an integrated circuit chip |
US6577981B1 (en) * | 1998-08-21 | 2003-06-10 | National Instruments Corporation | Test executive system and method including process models for improved configurability |
US6249880B1 (en) * | 1998-09-17 | 2001-06-19 | Bull Hn Information Systems Inc. | Method and apparatus for exhaustively testing interactions among multiple processors |
US6324665B1 (en) * | 1998-11-03 | 2001-11-27 | Agilent Technologies, Inc. | Event based fault diagnosis |
US6175230B1 (en) * | 1999-01-14 | 2001-01-16 | Genrad, Inc. | Circuit-board tester with backdrive-based burst timing |
US6226765B1 (en) * | 1999-02-26 | 2001-05-01 | Advantest Corp. | Event based test system data memory compression |
JP3453133B2 (ja) * | 1999-08-16 | 2003-10-06 | 株式会社アドバンテスト | Ic試験装置のタイミング校正方法及びその校正方法を用いた校正機能を有するic試験装置 |
US6292415B1 (en) * | 1999-09-28 | 2001-09-18 | Aehr Test Systems, Inc. | Enhancements in testing devices on burn-in boards |
US6496953B1 (en) | 2000-03-15 | 2002-12-17 | Schlumberger Technologies, Inc. | Calibration method and apparatus for correcting pulse width timing errors in integrated circuit testing |
US6377065B1 (en) * | 2000-04-13 | 2002-04-23 | Advantest Corp. | Glitch detection for semiconductor test system |
US6404218B1 (en) * | 2000-04-24 | 2002-06-11 | Advantest Corp. | Multiple end of test signal for event based test system |
DE60001254T2 (de) * | 2000-06-16 | 2003-07-10 | Agilent Technologies, Inc. (N.D.Ges.D.Staates Delaware) | Testgerät für integrierte Schaltungen mit Multiportprüffunktionalität |
JP4145006B2 (ja) * | 2000-08-31 | 2008-09-03 | 株式会社アドバンテスト | Dc試験装置及び半導体試験装置 |
US6748564B1 (en) * | 2000-10-24 | 2004-06-08 | Nptest, Llc | Scan stream sequencing for testing integrated circuits |
US6594609B1 (en) * | 2000-11-25 | 2003-07-15 | Advantest, Corp. | Scan vector support for event based test system |
US6768297B2 (en) * | 2000-11-29 | 2004-07-27 | Intel Corporation | High speed VLSI digital tester architecture for real-time output timing acquisition, results accumulation, and analysis |
AU2002255823A1 (en) * | 2001-03-19 | 2002-10-03 | Nptest, Inc. | Test system formatters |
US7765443B1 (en) * | 2001-03-19 | 2010-07-27 | Credence Systems Corporation | Test systems and methods for integrated circuit devices |
DE60204556D1 (de) * | 2001-03-20 | 2005-07-14 | Nptest Inc | Taktsignalgenerator mit niedrigem jitter für ein test-system |
US6993695B2 (en) * | 2001-06-06 | 2006-01-31 | Agilent Technologies, Inc. | Method and apparatus for testing digital devices using transition timestamps |
US6940271B2 (en) * | 2001-08-17 | 2005-09-06 | Nptest, Inc. | Pin electronics interface circuit |
US7035755B2 (en) * | 2001-08-17 | 2006-04-25 | Credence Systems Corporation | Circuit testing with ring-connected test instrument modules |
WO2003054563A1 (en) * | 2001-12-04 | 2003-07-03 | Advantest Corporation | Scan vector support for event based test system |
US7171602B2 (en) * | 2001-12-31 | 2007-01-30 | Advantest Corp. | Event processing apparatus and method for high speed event based test system |
AU2003213174A1 (en) * | 2002-02-15 | 2003-09-09 | Npt Est, Inc. | Signal paths providing multiple test configurations |
US7089135B2 (en) * | 2002-05-20 | 2006-08-08 | Advantest Corp. | Event based IC test system |
TWI284743B (en) * | 2002-07-13 | 2007-08-01 | Advantest Corp | Event pipeline and summing method and apparatus for event based test system |
US7024330B2 (en) * | 2003-03-28 | 2006-04-04 | Mitsubishi Electric And Electronics U.S.A., Inc. | Method and apparatus for decreasing automatic test equipment setup time |
US20050222789A1 (en) * | 2004-03-31 | 2005-10-06 | West Burnell G | Automatic test system |
US20050289398A1 (en) * | 2004-06-24 | 2005-12-29 | Tiw Lee F | Testing method and system including processing of simulation data and test patterns |
US7106081B2 (en) * | 2004-07-08 | 2006-09-12 | Verigy Ipco | Parallel calibration system for a test device |
DE102004036957B3 (de) * | 2004-07-30 | 2006-06-14 | Infineon Technologies Ag | Verfahren zum Erzeugen von Testsignalen und Verwendung eines Testsystems zur Durchführung des Verfahrens |
US20060129350A1 (en) * | 2004-12-14 | 2006-06-15 | West Burnell G | Biphase vernier time code generator |
US7761751B1 (en) | 2006-05-12 | 2010-07-20 | Credence Systems Corporation | Test and diagnosis of semiconductors |
US7810005B1 (en) * | 2006-11-01 | 2010-10-05 | Credence Systems Corporation | Method and system for correcting timing errors in high data rate automated test equipment |
US8295182B2 (en) * | 2007-07-03 | 2012-10-23 | Credence Systems Corporation | Routed event test system and method |
US9910086B2 (en) | 2012-01-17 | 2018-03-06 | Allen Czamara | Test IP-based A.T.E. instrument architecture |
US9279857B2 (en) | 2013-11-19 | 2016-03-08 | Teradyne, Inc. | Automated test system with edge steering |
US9488674B2 (en) | 2014-07-09 | 2016-11-08 | Infineon Technologies Ag | Testing device and a circuit arrangement |
Family Cites Families (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3478325A (en) * | 1967-01-16 | 1969-11-11 | Ibm | Delay line data transfer apparatus |
US3633113A (en) * | 1969-12-22 | 1972-01-04 | Ibm | Timed pulse train generating system |
US3976940A (en) * | 1975-02-25 | 1976-08-24 | Fairchild Camera And Instrument Corporation | Testing circuit |
US4063308A (en) * | 1975-06-27 | 1977-12-13 | International Business Machines Corporation | Automatic clock tuning and measuring system for LSI computers |
US4102491A (en) * | 1975-12-23 | 1978-07-25 | Instrumentation Engineering, Inc. | Variable function digital word generating, receiving and monitoring device |
JPS6038740B2 (ja) * | 1976-04-19 | 1985-09-03 | 株式会社東芝 | デ−タ処理装置 |
US4079456A (en) * | 1977-01-24 | 1978-03-14 | Rca Corporation | Output buffer synchronizing circuit having selectively variable delay means |
USRE31056E (en) * | 1977-03-23 | 1982-10-12 | Fairchild Camera & Instrument Corp. | Computer controlled high-speed circuit for testing electronic devices |
US4290133A (en) * | 1977-10-25 | 1981-09-15 | Digital Equipment Corporation | System timing means for data processing system |
DE2812242C2 (de) * | 1978-03-21 | 1987-01-15 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren zur Ablaufsteuerung |
US4231104A (en) * | 1978-04-26 | 1980-10-28 | Teradyne, Inc. | Generating timing signals |
JPS5532176A (en) * | 1978-08-28 | 1980-03-06 | Nippon Telegr & Teleph Corp <Ntt> | Logic comparing apparatus |
JPS5944648B2 (ja) * | 1978-08-28 | 1984-10-31 | 日本電信電話株式会社 | 論理波形発生装置 |
US4217639A (en) * | 1978-10-02 | 1980-08-12 | Honeywell Information Systems Inc. | Logic for generating multiple clock pulses within a single clock cycle |
DE2853523C2 (de) * | 1978-12-12 | 1981-10-01 | Ibm Deutschland Gmbh, 7000 Stuttgart | Dezentrale Erzeugung von Taktsteuersignalen |
US4321687A (en) * | 1979-10-01 | 1982-03-23 | International Business Machines Corporation | Timing pulse generation |
DE3006165C2 (de) * | 1980-02-19 | 1981-11-12 | Siemens AG, 1000 Berlin und 8000 München | Ankoppeleinrichtung zum Ankoppeln zweier Datenverarbeitungsanlagen |
US4354268A (en) * | 1980-04-03 | 1982-10-12 | Santek, Inc. | Intelligent test head for automatic test system |
US4482983A (en) * | 1980-06-23 | 1984-11-13 | Sperry Corporation | Variable speed cycle time for synchronous machines |
US4386401A (en) * | 1980-07-28 | 1983-05-31 | Sperry Corporation | High speed processing restarting apparatus |
DK150448C (da) * | 1980-11-25 | 1987-10-12 | Interlego Ag | Kobling, bestaaende af et par samleled til udloeselig sammenkobling af stangformede konstruktionselementer, saerlig legetoejselementer, i forskellige indbyrdes vinkelstillinger |
US4517661A (en) * | 1981-07-16 | 1985-05-14 | International Business Machines Corporation | Programmable chip tester having plural pin unit buffers which each store sufficient test data for independent operations by each pin unit |
US4451918A (en) * | 1981-10-09 | 1984-05-29 | Teradyne, Inc. | Test signal reloader |
US4497022A (en) * | 1982-10-19 | 1985-01-29 | International Business Machines Corporation | Method and apparatus for measurements of channel operation |
US4490821A (en) * | 1982-12-13 | 1984-12-25 | Burroughs Corporation | Centralized clock time error correction system |
US4564953A (en) * | 1983-03-28 | 1986-01-14 | Texas Instruments Incorporated | Programmable timing system |
US4642561B1 (en) * | 1983-06-13 | 1993-09-07 | Hewlett-Packard Company | Circuit tester having on-the-fly comparison of actual and expected signals on test pins and improved homing capability |
JPS6089773A (ja) * | 1983-08-01 | 1985-05-20 | フエアチアイルド カメラ アンド インストルメント コ−ポレ−シヨン | 自動テスト方式における信号のタイミングを動的に制御する方法及び装置 |
US4646299A (en) * | 1983-08-01 | 1987-02-24 | Fairchild Semiconductor Corporation | Method and apparatus for applying and monitoring programmed test signals during automated testing of electronic circuits |
US4789835A (en) * | 1983-08-01 | 1988-12-06 | Fairchild Camera & Instrument Corporation | Control of signal timing apparatus in automatic test systems using minimal memory |
GB2195029B (en) * | 1983-11-25 | 1988-09-01 | Mars Inc | Automatic test equipment |
US4639919A (en) * | 1983-12-19 | 1987-01-27 | International Business Machines Corporation | Distributed pattern generator |
US4806852A (en) * | 1984-09-07 | 1989-02-21 | Megatest Corporation | Automatic test system with enhanced performance of timing generators |
JP2539600B2 (ja) * | 1985-07-10 | 1996-10-02 | 株式会社アドバンテスト | タイミング発生装置 |
US4707834A (en) * | 1985-09-17 | 1987-11-17 | Tektronix, Inc. | Computer-based instrument system |
US4682330A (en) * | 1985-10-11 | 1987-07-21 | International Business Machines Corporation | Hierarchical test system architecture |
US4931723A (en) * | 1985-12-18 | 1990-06-05 | Schlumberger Technologies, Inc. | Automatic test system having a "true tester-per-pin" architecture |
CA1251575A (en) * | 1985-12-18 | 1989-03-21 | A. Keith Jeffrey | Automatic test system having a "true tester-per-pin" architecture |
GB2189890B (en) * | 1986-04-30 | 1990-02-14 | Plessey Co Plc | A unit for testing digital telecommunications exchange equipment |
US4827437A (en) * | 1986-09-22 | 1989-05-02 | Vhl Associates, Inc. | Auto calibration circuit for VLSI tester |
US4779221A (en) * | 1987-01-28 | 1988-10-18 | Megatest Corporation | Timing signal generator |
US5274796A (en) * | 1987-02-09 | 1993-12-28 | Teradyne, Inc. | Timing generator with edge generators, utilizing programmable delays, providing synchronized timing signals at non-integer multiples of a clock signal |
US4876501A (en) * | 1987-04-13 | 1989-10-24 | Prime Computer, Inc. | Method and apparatus for high accuracy measurment of VLSI components |
US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
GB2214314B (en) * | 1988-01-07 | 1992-01-02 | Genrad Ltd | Automatic circuit tester |
JP2719684B2 (ja) * | 1988-05-23 | 1998-02-25 | 株式会社アドバンテスト | 遅延発生装置 |
JP2688941B2 (ja) * | 1988-08-29 | 1997-12-10 | 株式会社アドバンテスト | 位相補正装置 |
US4875006A (en) * | 1988-09-01 | 1989-10-17 | Photon Dynamics, Inc. | Ultra-high-speed digital test system using electro-optic signal sampling |
US5025205A (en) * | 1989-06-22 | 1991-06-18 | Texas Instruments Incorporated | Reconfigurable architecture for logic test system |
US5225772A (en) * | 1990-09-05 | 1993-07-06 | Schlumberger Technologies, Inc. | Automatic test equipment system using pin slice architecture |
-
1990
- 1990-09-05 US US07/577,986 patent/US5212443A/en not_active Expired - Lifetime
-
1991
- 1991-08-12 DE DE69125438T patent/DE69125438T2/de not_active Expired - Fee Related
- 1991-08-12 EP EP91202056A patent/EP0474274B1/en not_active Expired - Lifetime
- 1991-09-04 JP JP22445391A patent/JP3220480B2/ja not_active Expired - Fee Related
-
1993
- 1993-05-13 US US08/062,362 patent/US5477139A/en not_active Expired - Lifetime
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
KR100491463B1 (ko) * | 2000-06-01 | 2005-05-25 | 가부시키가이샤 어드밴티스트 | 사상 기반 테스트 시스템에서 메모리 테스트를 위한모듈러 아키텍쳐 |
WO2003040737A1 (en) * | 2001-11-08 | 2003-05-15 | Advantest Corporation | Test apparatus |
US6990613B2 (en) | 2001-11-08 | 2006-01-24 | Advantest Corporation | Test apparatus |
KR100910669B1 (ko) * | 2001-11-08 | 2009-08-04 | 주식회사 아도반테스토 | 시험장치 |
WO2003044549A1 (fr) * | 2001-11-20 | 2003-05-30 | Advantest Corporation | Testeur de semi-conducteur |
JP2009047693A (ja) * | 2007-08-15 | 2009-03-05 | Keithley Instruments Inc | 試験機器ネットワーク |
JP2009031297A (ja) * | 2008-08-22 | 2009-02-12 | Advantest Corp | 半導体試験システム |
KR101323372B1 (ko) * | 2011-09-20 | 2013-10-30 | 연세대학교 산학협력단 | 신호 발생 장치 및 이를 이용한 자동 테스트 장치 |
Also Published As
Publication number | Publication date |
---|---|
DE69125438D1 (de) | 1997-05-07 |
EP0474274A3 (en) | 1993-12-15 |
EP0474274A2 (en) | 1992-03-11 |
US5477139A (en) | 1995-12-19 |
EP0474274B1 (en) | 1997-04-02 |
DE69125438T2 (de) | 1997-10-30 |
US5212443A (en) | 1993-05-18 |
JP3220480B2 (ja) | 2001-10-22 |
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