JP3102600B2

JP3102600B2 - Ｉｃテスタ

Info

Publication number: JP3102600B2
Application number: JP04142247A
Authority: JP
Inventors: 和久高野
Original assignee: 日立電子エンジニアリング株式会社
Priority date: 1992-05-07
Filing date: 1992-05-07
Publication date: 2000-10-23
Anticipated expiration: 2015-10-23
Also published as: JPH05312914A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＩＣテスタに関し、
詳しくは、テスト波形について特定の波形状態に設定し
てその状態を維持することができるようなＩＣテスタに
関する。

【０００２】

【従来の技術】ＩＣ検査システムにあっては、ＩＣの性
能，機能試験を行うためにそれに必要な複数ビットのテ
スト波形パターンを、テストパターンプログラム等に従
って自動的に発生させている。従来、このようなテスト
波形パターンの発生装置にあっては、一般にマイクロプ
ログラム方式のアルゴズミック・パターン発生方式のパ
ターン発生器が用いられている。そして、このパターン
発生器側で生成したパターンデータとタイミングクロッ
ク発生器により作られたクロックパルスとによりＩＣピ
ン対応に波形フォーマッタにおいてパターンデータが波
形整形され、ドライブ回路に送出される。ドライブ回路
側では、波形フォーマッタから受けた出力をレベル変換
してレベル整形を行い、所定のＩＣピンにそれを送出す
る。

【０００３】一方、本出願人は、直接アルゴズミック・
パターン発生方式のパターン発生器によりパターンを発
生させるのではなくて、波形フォーマッタに波形生成メ
モリを設けて、パターン発生器からのデータの一部を波
形生成メモリのアドレスデータとして利用し、これによ
り波形生成メモリをアクセスして波形生成データを発生
させ、タイミングクロック発生器のクロックを波形生成
データにより選択し、この選択に応じてフリップフロッ
プによりテスト波形を発生する、クロック選択方式の波
形発生装置について特願昭62-327756号（特開平1-16768
3号）として出願している。

【０００４】

【発明が解決しようとする課題】ところで、ＭＰＵや各
種のゲートアレイなどでは、メモリと論理回路とが混在
している。この種のＬＳＩをテストする場合においてそ
のメモリ試験時には他の内蔵論理回路に波形を印加しな
いような状態でテストが行われることも多い。また、非
常に長いテストパターンを発生しようとした場合にはそ
のテストパターンのプログラムをパターン発生器に一度
にロードできず、分割してテストプログラムをロードし
なければならない。最初にロードしたテストパターンで
テストを行った後に残りのテストパターンについてその
プログラムをあらためてロードしてテストしなければな
らないこともある。

【０００５】前者のメモリと論理回路とが混在するよう
な場合には、あるピンの印加波形を特定の状態に維持し
て他のピンに必要な波形を与えることが必要であり、後
者の前のテスト状態と次のテスト状態とはそれぞれ独立
していてテスト状態は継続しない。そこで、前者の場合
には、ピン対応に特定の波形を設定したり、特定の波形
モード（例えば、固定波形モード）にモードを切換える
処理などが行われる。また、後者の場合には、１つ前に
テストした状態の波形を維持して後のテストを実行した
方が実情に即し、より信頼性の高いテストが行える。こ
れらの要請に応えるためには、単純には、パターン発生
器におけるプログラムの記憶容量を大きく採り、各種の
テストについてパターンを連続的に多数発生させれるよ
うにすればよい。

【０００６】しかし、パターン発生器のテストプログラ
ムを記憶するメモリ容量の増加は、内部回路を複雑化さ
せ、高速処理の障害となりかつ装置を大型化させる。ま
た、テストプログラム自体が大きくなり、そのロード時
間が増加してテスト効率を低下させる問題がある。ま
た、特開平1-167683号のようにマスクメモリを搭載する
と、ＲＴＷＣ（リアルタイム波形コントロール）を使用
するとき、マスクデータメモリの内容もアドレス信号で
同時にアクセスしなければならなくなる。そのためにホ
ールドする波形タイミングとタイミングデータメモリの
アドレス制御が重なり、相互のアドレス制御が難しく、
また複雑になる。しかも、これのアドレス配線等もしな
ければならず、基板等が大型化する欠点がある。この発
明は、このような従来技術の問題点を解決するものであ
って、ＤＵＴのあるピンについてあるテスト波形の状態
を維持して次のテストができるＩＣテスタを提供するこ
とを目的とする。

【０００７】

【課題を解決するための手段】このような目的を達成す
るこの発明のＩＣテスタの特徴は、テストパターンデー
タとともに発生波形ホールド有無のビット信号を発生す
るパターン発生器と、テストレート信号および位相が相
違する複数のクロックパルスを所定の周期でそれぞれ発
生するタイミングクロック発生器と、複数のクロックパ
ルスのそれぞれの位相に対応してそれぞれ割り当てられ
た発生波形の立上がりに対応する複数のビット及び発生
波形の立下がりに対応する複数のビットを有するデータ
を記憶し、パターンデータの少なくとも一部でアクセス
される波形生成メモリと、テストレート信号を受けてビ
ット信号を記憶するレジスタと、データの複数のビット
のそれぞれをゲート信号として波形生成メモリから受け
各位相のクロックパルスの中から特定のクロックパルス
を発生波形の立上がり及び立下がりのそれぞれに対応し
て得てこれらに対応して第１のパルス信号及び第２のパ
ルス信号をそれぞれ発生し、レジスタに記憶されたビッ
ト信号を受けてこれが発生波形ホールド有の状態を示す
ときに第１のパルス信号及び第２のパルス信号の発生を
停止するタイミングパルス発生回路と、第１のパルス信
号に応じて発生波形を立上げ又は立下げ、かつ第２のパ
ルス信号に応じて発生波形を立下げ又は立上げて出力す
る波形発生回路とを備えるものである。

【０００８】

【作用】このように、パターン発生器のパターン情報の
１つに発生波形ホールド有無を示すビット信号を加えて
おき、このビット信号をテストレート信号を受けて記憶
するレジスタに記憶するようにし、このレジスタを介し
てビット信号をタイミングパルス発生回路で受けて、第
１のパルス信号及び第２のパルス信号を停止するように
すれば、テストレート信号に応じて波形ホールドが行え
るのでＲＴＷＣのときの制御が容易で波形ホールド時に
は波形発生回路は現在の波形発生状態を維持することが
できる。したがって、種々の波形状態をそれぞれのピン
対応に簡単に設定でき、それが維持され、あるいは現在
の波形を維持したままに次のテストを継続することが可
能になる。すなわち、発生パターンデータの一部分に波
形ホールド有無を示すビット信号とレジスタとを加える
だけで、波形生成メモリのアクセス信号（アドレス信
号）とは全く別の信号を用いることができるので波形生
成メモリの制御とは独立に制御ができ、ＲＴＷＣ時の制
御が容易となり、波形ホールドしたいサイクルでシンプ
ルにコントロールできる。その結果、種々の機能テスト
が可能になり、かつ、パターン発生器のメモリ容量をほ
とんど増加させずに済む。

【０００９】

【実施例】図１は、この発明のＩＣテスタの一実施例の
ブロック図であり、図２は、その波形発生動作を説明す
るためのタイミングチャート、図３は、発生波形ホール
ド制御についてのタイミングチャートである。図１にお
いて、１０は、ＣＰＵであり、インタフェース１１を介
してパターン発生器１２にパターン発生に必要なプログ
ラムをセットし、タイミングクロック発生器１３に必要
なタイミング発生のデータをセットする。これらパター
ン発生器１２、タイミングクロック発生器１３からのデ
ータが波形発生器１７の各波形フォーマッタにそれぞれ
送出されて波形フォーマッタの出力がピンエレクトロニ
クス１８のドライバ回路に入力されて、このドライブ回
路を経てテスト波形等がＤＵＴ１９のピン対応に出力さ
れる。

【００１０】なお、パターン発生器１２から各波形フォ
ーマッタに入力されるパターンデータの信号のビット数
をここでは、仮に、ｋ＋２ビットとする。Ａ₀ 〜Ａ_k の
ｋ＋１ビットが各波形フォーマッタに設けられた波形生
成メモリ２１（後述）をアクセスするアドレスデータと
され、各回路等を制御する制御信号としての別の１ビッ
ト，Ｄ_i が波形ホールド信号レジスタ２４（後述）に加
えられ、これが発生波形ホールド制御信号となる。

【００１１】１７ａ，１７ｂ，１７ｃ，・・・は、波形
発生器１７の各波形フォーマッタであって、６ａ，６
ｂ，６ｃ，・・・は、これら各波形フォーマッタから出
力される波形パターンをそれぞれ受けるドライブ回路で
ある。ここで、各波形フォーマッタは、ほぼ同様な構成
となっているので、その代表として波形フォーマッタ１
７ａに、その具体的な内部構成を示し、以下、波形フォ
ーマッタ１７ａを代表としてその構成及び動作を説明
し、他のものについては割愛する。なお、２０は、テス
ト電圧設定回路であって、ＣＰＵ１０からのデータによ
りＤＵＴ１９のバイアス電圧とか、テストパターン等の
レベルを設定するデータなどを発生して、ＤＵＴ１９，
ピンエレクトロニクス１８等にそれぞれ供給する。

【００１２】パターン発生器１２から発生するパターン
データとタイミングクロック発生器１３の各位相のクロ
ックパルスとは、それぞれの波形フォーマッタ１７ａ，
１７ｂ，１７ｃ，・・・にそれぞれ入力される。そし
て、パターンデータのうちのあるものが波形フォーマッ
タ１７ａに入力され、その信号のｋ＋１ビットは、波形
フォーマッタ１７ａの波形生成メモリ２１のアドレス入
力端子Ａ₀ 〜Ａ_K のアドレス信号として加えられる。

【００１３】ここで、波形生成メモリ２１に加えられる
アドレス信号は、ｋ＋１ビット（ｋは１以上の整数）と
しているが、実際上は、パターンデータのうちの、例え
ば、数ビットであって、これら数ビットにより波形生成
メモリ２１の特定のアドレスがアクセスされ、そのアド
レスから読出されたデータがタイミングパルス発生回路
２２に送出される。

【００１４】タイミングパルス発生回路２２は、波形生
成メモリ２１からのデータと、タイミングクロック発生
器１３から送出される、位相がそれぞれ相違するクロッ
クパルスとを受けて、これらデータとクロックパルスと
の論理積条件で立上がりパルス信号と立下がりパルス信
号とを発生してフリップフロップ２３のセット端子Ｓ及
びリセット端子Ｒにそれぞれ送出する。

【００１５】このタイミングパルス発生回路２２は、タ
イミングクロック発生器１３から得られるそれぞれの位
相のクロックパルスを第２の入力にそれぞれ受ける立上
がりパルス発生用の３入力ＡＮＤゲート２２ａ，２２
ｂ，２２ｃ，・・・と、それぞれの位相のクロックパル
スを第２の入力にそれぞれ受ける立下がりパルス発生用
の３入力ＡＮＤゲート２２ｎ，２２ｍ，２２ｌ，・・・
とから構成されている。そして、各ＡＮＤゲートの第１
の入力については、波形生成メモリ２１から読出される
データの各ビット信号のうちそれぞれが割り当てられる
位相に対応してその位相に対応するＡＮＤゲートの第１
の入力に入力されている。なお、第３の入力には、波形
ホールド信号レジスタ２４のＱオーバーバー出力（Ｑの
反転出力側、以下Ｑバー）が入力されている。

【００１６】その結果、波形ホールド信号レジスタ２４
のＱバー出力が“１”あるいはＨＩＧＨレベル（以下
“Ｈ”）になっている場合（通常のテスト状態のとき）
にあっては２入力論理となる。すなわち、発生波形の立
上がり及び立下がりに対応してそれぞれ、ある位相のク
ロックパルスと波形生成メモリ２１のその位相に対応す
る桁のそれぞれのビットとが共に“１”となったとき
に、その位相のクロックパルスが選択されて対応するＡ
ＮＤゲートの出力として立上がりパルス信号（ＴR）又
は立下がりパルス信号（ＴF ）をそれぞれ発生する。

【００１７】これら立上がりパルス信号（ＴR ）及び立
下がりパルス信号（ＴF ）は、各データビットにより選
択されたクロックパルスに対応して発生するものであっ
て、フリップフロップ２３のセット端子、リセット端子
にそれぞれ送出されてフリップフロップ２３のＱ出力
を、入力側のパルス信号に応じて立上がらせ、或いは立
下がらせる。そして、このＱ出力がテスト波形パターン
としてドライブ回路６ａに出力され、このドライブ回路
６ａを介してＤＵＴ１９に送出される。

【００１８】波形ホールド信号レジスタ２４は、フリッ
プフロップで構成され、タイミングクロック発生器１３
から得られるテストレート信号ＲＰをそのクロック端子
ＣＫに、そしてパターン発生器１２からのパターンデー
タのうちの１ビットのデータＤ_i をそのデータ端子Ｄに
それぞれ受けてテストサイクルごとにパターン発生器１
２からのデータＤ_i を取込む。そして、そのＱバー出力
を各ＡＮＤゲート２２ａ，２２ｂ，２２ｃ，・・・及び
ＡＮＤゲート２２ｎ，２２ｍ，２２ｌ，・・・に供給す
る。これによりテストレート毎にマスク制御を選択する
ことが可能になる。なお、通常のテスト状態のときに
は、パターンデータのＤ_i ビットは“０”にされてい
る。そこで、波形ホールド信号レジスタ２４は“０”に
設定され、Ｑバー出力は“１”となっている。したがっ
て、各ＡＮＤゲートは、通常のテスト状態ではこの出力
が無関係な２入力ゲートとなる。しかし、パターンデー
タのＤ_i ビットが“１”になったときには、波形ホール
ド信号レジスタ２４には“１”が設定される。その結
果、Ｑバー出力は“０”（＝ＬＯＷレベル，以下
“Ｌ”）となり、各ＡＮＤゲートが閉じ、フリップフロ
ップ２３のＱ出力は現在の波形状態を維持する。

【００１９】さて、先の波形生成メモリ２１に記憶され
たデータは、発生すべき波形の立上がり又は立下がりタ
イミングを決定するデータとなっている。その１つのデ
ータの構成は、発生波形の立上がりに対応してタイミン
グクロック発生器１３の各位相にそれぞれ割り当てられ
ているビットデータ群と、同様に立下がりに対応して各
位相にそれぞれ割り当てられているビットデータ群から
なる。そして、このようなデータは、ＣＰＵ１０からイ
ンタフェース１１を介してテスト開始前に又は開始時点
であらかじめセットされるものであって、このセットさ
れるデータの内容により発生波形の立上がり及び／又は
立下がりが自由に設定できる。

【００２０】そこで、テストに必要な波形モードに応じ
たデータをＣＰＵ１０から波形生成メモリ２１にあらか
じめセットしておき、パターン発生器１２のパターンデ
ータの発生タイミングに対応して波形生成メモリ２１を
アクセスし、多種多様の波形をフリップフロップ２３か
らリアルタイムで発生させることができる。

【００２１】今仮に、タイミングクロック発生器１３か
ら発生する位相の相違するクロックパルスの数を３つと
し、波形生成メモリ２１から読出されるデータの単位を
６ビット（各位相のクロックパルスに応じて立上がり側
３ビット，立下がり側３ビット）とする。このような条
件の下においてフリップフロップ２３における発生パタ
ーン波形と発生波形モードとの関係について、図２
（ａ），（ｂ）に従って説明する。

【００２２】図２（ａ）は、発生波形パターンをＲＺに
変換する場合を示すものであって、発生すべき元のデー
タパターンが（イ）に示すものである。そしてタイミン
グクロック発生器１３から発生する３つのクロックパル
スが（ロ），（ハ），（ニ）のＡCLK ，ＢCLK ，ＣCLK
の３つのクロックパルスであり、（ホ）に示すのがデー
タパターン（イ）に対するＲＺ波形である。（ヘ）に示
すのが波形生成メモリ２１のパターン発生器からの信号
によりアクセスされたアドレスに記憶されている６ビッ
トのデータである。そして、（ト）に示す第７桁目の信
号が先のデータＤ_i の信号に相当し、波形ホールド信号
レジスタ２４に加えられる。これは、現在、“０”（＝
“Ｌ”）となっている。波形ホールド信号レジスタ２４
は、パターン発生器１２からのデータＤ_i によりテスト
サイクルごとに“０”あるいは“１”に設定でき、これ
が“０”に設定されているときには、Ｑバー出力は
“１”（＝“Ｈ”）となっている。したがって、先に述
べたように、各ＡＮＤゲートは、この出力が無関係な２
入力ゲートとなっている。

【００２３】このタイミングチャートで明らかなよう
に、（イ）のパターンデータが“１”のときに、これに
対応するＲＺパルス信号を発生させるには、ＢCLK を立
上がりタイミングとし、ＣCLK を立下がりタイミングと
して波形を発生させればよいことが分かる。また、パタ
ーンデータが“０”のときには、３つのクロックパルス
を選択しなければよい。これは、（ヘ）に示す（１００
０１０）と（００００００）の６ビットのデータにな
る。

【００２４】なお、（１０００１０）では、その下位の
第２ビット目のＱ₁ 出力と最上位ビットのＱ₅ の出力が
“１”となっていて、これにより前記の各クロックがそ
れぞれ選択される。言い換えれば、ここでは、波形生成
メモリ２１に記憶される６ビットのデータのうちので２
⁰ ，２¹ ，２² の各桁位置のビットがそれぞれＡCLK，
ＢCLK ，ＣCLK の立上がりタイミングビットに割り当て
られていて、これらに対応するビットが“１”にセット
されたときにタイミングパルス発生回路２２から立上が
りパルス信号（ＴR ）が発生し、対応するビットが
“０”になっているときには立上がりパルス信号が発生
しない。同様に６ビットのデータのうちので２³ ，２
⁴ ，２⁵ の各桁位置のビットがそれぞれＡCLK ，ＢCLK
，ＣCLK の立下がりタイミングビットに割り当てられ
ている。そして、これらに対応するビットが“１”にセ
ットされたときにタイミングパルス発生回路２２から立
下がりパルス信号（ＴF ）が発生し、対応するビットが
“０”になっているときには立下がりパルス信号が発生
しないことになる。

【００２５】このようにデータの各ビット位置をクロッ
クパルスに対応させて割り当てた場合には、図２（ａ）
の（ヘ）に示すデータ（１０００１０）が波形生成メモ
リ２１の特定のアドレスに記憶されていれば、そのアド
レスをアクセスすることでパターンデータ“１”に対応
する同図（ホ）に示すＲＺの波形を発生させることがで
きる。また、データ（００００００）が波形生成メモリ
２１の他の特定のアドレスに記憶されていれば、そのア
ドレスをアクセスすることでパターンデータ“０”に対
応する同図（ホ）に示すＲＺの波形を発生させることが
できる。

【００２６】図２（ｂ）に示すものは、リアルタイムモ
ードにおいて、いわゆるＲＴＷＣ（リアルタイム波形コ
ントロール）の波形を発生する場合であって、前記と同
様に、データパターンが（イ）に示すものであり、タイ
ミングクロック発生器１３から発生する３つのクロック
パルスが（ロ），（ハ），（ニ）のＡCLK ，ＢCLK ，Ｃ
CLK であり、（ホ）に示すのがデータパターン（イ）に
対するＲＴＷＣの波形である。そして、（ヘ）に示すの
が波形生成メモリ２１の６ビットのデータである。な
お、（イ）における“Ｎ”は、それぞれ特定測定状態で
の“０”データパターンを、“Ｐ”は、特定測定状態で
の“１”データパターンを意味していて、ＲＴＷＣモー
ドとして、このようなデータパターン“０”，“１”に
応じてリアルタイムで異なる形態の波形を続いて発生さ
せることができる。なお、（ト）のデータＤ_i は、
“０”（＝“Ｌ”）になっている。

【００２７】図３に示すものは、例えば、あるピンの波
形について（ト）に示すデータＤ_iが（ｂ）の第４番目
のデータに対応して“１”（＝“Ｈ”）になった場合の
例である。このときには、波形ホールド信号レジスタ２
４に“１”が設定され、Ｑバー出力が“０”（＝
“Ｌ”）となり、各ＡＮＤゲートは、その出力ですべて
閉じられる。以後、パターン発生器１２からのデータが
“０”とならない限り、言い換えれば、波形ホールド解
除とならない限り、ＡＮＤゲートは閉じたままとなる。
なお、データＤ_i を“１”にするのは、パターン発生器
１２の内部で特定のアドレスをアクセスすることで可能
である。

【００２８】その結果、図２の（ｂ）の（ホ）の波形
は、図３のように発生パターンにかかわらず、このピン
では、第３番目の波形生成データのままの波形を維持し
つづける。次にパターン発生器１２からのデータＤ_i が
“０”となり、波形ホールド信号レジスタ２４に“０”
が設定されたとき、言い換えれば、波形ホールド解除と
なったときに、ＡＮＤゲートは再び開き、タイミングパ
ルス発生回路２２から立上がりパルス信号（ＴR ）、立
下がりパルス信号（ＴF ）に応じた波形がフリップフロ
ップ２３から発生する。

【００２９】このようにすれば、必要なときに、前のテ
ストサイクルの波形状態を維持したまま、次のテストサ
イクルに移行することができる。別のテストプログラム
をロードして１つ前の波形印加状態から引継いて次のテ
ストを行うことができる。さらに、ある入力ピンについ
ては、特定の波形状態を維持したまま他の入力ピンに種
々の波形を加えてテストすることが可能になる。

【００３０】ここで、例えば、前記の図２（ａ），
（ｂ）のデータ（ヘ）と図３のデータ（ヘ）をメモリの
異なるアドレス領域に記憶し、パターンデータのうち波
形生成メモリ２１をアクセスする際の上位の桁のアドレ
ス情報を“１”か、“０”かに切り換えることで求める
波形を発生させることができる。

【００３１】以上、説明してきたが、実施例では、信号
を正論理で取り扱っているが、これは、負論理であって
もよく、タイミングパルス発生回路は、データとクロッ
クパルスが有効となる論理積条件ならば正負どちらで
も、また、これらが混合されていてもよい。したがっ
て、その論理回路は種々の形態を採ることができる。ま
た、実施例では、タイミングパルス発生回路の立上がり
パルス信号をフリップフロップのセット端子に、立下が
りパルス信号をフリップフロップのリセット端子に入力
しているが、これは逆に入力するようにすることもで
き、これにより反転した波形を発生させてもよい。な
お、フリップフロップは、これに限らず、波形発生回路
一般のものを使用できる。また、波形生成メモリはレジ
スタで構成されるものを含むことはもちろんである。

【００３２】実施例では、ＤＵＴに対する印加パターン
を中心に説明しているが、これは、期待値を発生する場
合にも同様に適用できることはもちろんである。また、
パターン発生器で発生するパターンデータには、その内
部に設けられたアドレス発生器による各種のアドレスデ
ータ、データ発生器による出力波形に関するデータ、ピ
ン接続の制限に関するデータ、アドレススクランブルデ
ータなど、各種のデータが含まれることはもちろんであ
る。

【００３３】

【発明の効果】以上の説明から理解できるよに、この発
明にあっては、パターン発生器のパターン情報の１つに
発生波形ホールド有無を示す制御信号を加えておき、こ
の制御信号をタイミングパルス発生回路で受けて、第１
のパルス信号及び第２のパルス信号を停止するようにし
ているので、波形発生回路が現在の波形発生状態を維持
することができる。その結果、種々の波形状態をそれぞ
れのピン対応に簡単に設定でき、それが維持され、ある
いは現在の波形を維持したままに次のテストを継続する
ことが可能になる。また、種々の機能テストが可能にな
り、かつ、パターン発生器のメモリ容量を増加させずに
済む。

【図面の簡単な説明】

【図１】図１は、この発明のＩＣテスタの一実施例の
ブロック図である。

【図２】図２は、その波形発生動作を説明するための
タイミングチャートである。

【図３】図３は、発生波形ホールド制御についてのタ
イミングチャートである。

【符号の説明】１２…パターン発生器、６，６ａ，６ｂ，６ｃ…ドライ
ブ回路、１０…ＣＰＵ、１１…インタフェース、１３…
タイミングクロック発生器、１７…波形発生器、１７
ａ，１７ｂ，１７ｃ…波形フォーマッタ、１８…ピンエ
レクトロニクス、１９…被検査デバイス（ＤＵＴ）、２
０…テスト電圧発生回路、２１…波形生成メモリ、２２
…タイミングパルス発生回路、２４…波形ホールド信号
レジスタ。

Claims

(57)【特許請求の範囲】

【請求項１】テストパターンデータとともに発生波形ホ
ールド有無のビット信号を発生するパターン発生器と、テストレート信号および位相が相違する複数のクロック
パルスを所定の周期でそれぞれ発生するタイミングクロ
ック発生器と、前記複数のクロックパルスのそれぞれの位相に対応して
それぞれ割り当てられた発生波形の立上がりに対応する
複数のビット及び発生波形の立下がりに対応する複数の
ビットを有するデータを記憶し、前記パターンデータの
少なくとも一部でアクセスされる波形生成メモリと、前記テストレート信号を受けて前記ビット信号を記憶す
るレジスタと、前記データの複数のビットのそれぞれをゲート信号とし
て前記波形生成メモリから受け前記各位相のクロックパ
ルスの中から特定のクロックパルスを発生波形の立上が
り及び立下がりのそれぞれに対応して得てこれらに対応
して第１のパルス信号及び第２のパルス信号をそれぞれ
発生し、前記レジスタに記憶されたビット信号を受けて
これが発生波形ホールド有の状態を示すときに第１のパ
ルス信号及び第２のパルス信号の発生を停止するタイミ
ングパルス発生回路と、第１のパルス信号に応じて発生波形を立上げ又は立下
げ、かつ第２のパルス信号に応じて発生波形を立下げ又
は立上げて出力する波形発生回路とを備えるＩＣテス
タ。