JPH08146102A - 半導体ic試験装置用試験パターン装置 - Google Patents
半導体ic試験装置用試験パターン装置Info
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- JPH08146102A JPH08146102A JP6306781A JP30678194A JPH08146102A JP H08146102 A JPH08146102 A JP H08146102A JP 6306781 A JP6306781 A JP 6306781A JP 30678194 A JP30678194 A JP 30678194A JP H08146102 A JPH08146102 A JP H08146102A
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Abstract
(57)【要約】
【目的】DUTのピンごとに独立した信号波形をイベン
ト・テーブルに記憶させ必要に応じて引き出せる、時刻
を基準にイベントを発生させる半導体IC試験装置用試
験パターン発生装置を提供する。 【構成】ベース・タイム信号とタイム・カウンタ信号は
加算器110に入力されるように接続され、タイム・カ
ウンタ出力は加算器262に入力されるように接続さ
れ、加算器110の出力を入力するプログラム・カウン
タ120を設け、プログラム・カウンタ120の出力を
入力するイベント・セット・メモリ130を設け、イベ
ント・セット・メモリ130の出力を入力するイベント
・ジェネレータ301複数枚と並列に接続する、イベン
ト・ジェネレータにはイベント15種類が記憶されイベ
ント・ジェネレータ301複数枚よりイベントが出力さ
れる、以上のように構成された半導体IC試験装置用試
験パターン発生装置400である。
ト・テーブルに記憶させ必要に応じて引き出せる、時刻
を基準にイベントを発生させる半導体IC試験装置用試
験パターン発生装置を提供する。 【構成】ベース・タイム信号とタイム・カウンタ信号は
加算器110に入力されるように接続され、タイム・カ
ウンタ出力は加算器262に入力されるように接続さ
れ、加算器110の出力を入力するプログラム・カウン
タ120を設け、プログラム・カウンタ120の出力を
入力するイベント・セット・メモリ130を設け、イベ
ント・セット・メモリ130の出力を入力するイベント
・ジェネレータ301複数枚と並列に接続する、イベン
ト・ジェネレータにはイベント15種類が記憶されイベ
ント・ジェネレータ301複数枚よりイベントが出力さ
れる、以上のように構成された半導体IC試験装置用試
験パターン発生装置400である。
Description
【0001】
【産業上の利用分野】本発明は、半導体IC試験装置に
用いる試験用パターン発生装置に関する。
用いる試験用パターン発生装置に関する。
【0002】
【従来の技術】従来技術による半導体IC試験装置(以
下テスタと呼ぶ)は被試験用半導体IC(以下DUTと
呼ぶ)の各ピン数にそれぞれタイミング発生器を設けら
れた、いわゆるパー・ピン・アーキテクチャ・テスタと
呼ばれている、図5にその一例のブロック図を示す。パ
ー・ピン・アーキテクチャ・テスタはパターンの変換問
題を根本的に解決するわけでない。パー・ピン・アーキ
テクチャ・テスタより古い型のシェアード・リソース・
テスタでもシュミレーション・パターンの変換作業は必
要であった、パー・ピン・アーキテクチャ・テスタで
は、DUTのピンごとに独立して信号波形を印加できる
がテスタに固有のフォーマットを使わねばなならなし、
タイミング的な制約がつきまとう。例えば、波形の立ち
上がりには、一定の時間を待つ必要がある、しかもパー
・ピン・アーキテクチャ・テスタでは、すべてのフォー
マットに対して波形の立ち上がり及び立ち下がりのタイ
ミングのいわゆる波形エッジの自動較正機能が働くわけ
ではない、このため人手でタイミング調整しなくてはな
らない、こうした制限を取り除くためには、各ピンごと
に完全に独立したイベントの発生を備える必要があっ
た、イベントとは信号の遷移をいう、テストに関係する
のはI/O端子のイベントである、このイベントは次の
ような種類がある。入力端子側で(1)低レベルへ駆
動、(2)高レベルへ駆動、(3)駆動終了、出力端子
側で(4)低レベルをテスト、(5)高レベルをテス
ト、(6)高インピーダンスをテスト、(7)ストロー
ブ終了、(8)何もしないの8種類である、例えばクロ
ック端子のイベントは(1)と(2)の繰り返しとな
る。
下テスタと呼ぶ)は被試験用半導体IC(以下DUTと
呼ぶ)の各ピン数にそれぞれタイミング発生器を設けら
れた、いわゆるパー・ピン・アーキテクチャ・テスタと
呼ばれている、図5にその一例のブロック図を示す。パ
ー・ピン・アーキテクチャ・テスタはパターンの変換問
題を根本的に解決するわけでない。パー・ピン・アーキ
テクチャ・テスタより古い型のシェアード・リソース・
テスタでもシュミレーション・パターンの変換作業は必
要であった、パー・ピン・アーキテクチャ・テスタで
は、DUTのピンごとに独立して信号波形を印加できる
がテスタに固有のフォーマットを使わねばなならなし、
タイミング的な制約がつきまとう。例えば、波形の立ち
上がりには、一定の時間を待つ必要がある、しかもパー
・ピン・アーキテクチャ・テスタでは、すべてのフォー
マットに対して波形の立ち上がり及び立ち下がりのタイ
ミングのいわゆる波形エッジの自動較正機能が働くわけ
ではない、このため人手でタイミング調整しなくてはな
らない、こうした制限を取り除くためには、各ピンごと
に完全に独立したイベントの発生を備える必要があっ
た、イベントとは信号の遷移をいう、テストに関係する
のはI/O端子のイベントである、このイベントは次の
ような種類がある。入力端子側で(1)低レベルへ駆
動、(2)高レベルへ駆動、(3)駆動終了、出力端子
側で(4)低レベルをテスト、(5)高レベルをテス
ト、(6)高インピーダンスをテスト、(7)ストロー
ブ終了、(8)何もしないの8種類である、例えばクロ
ック端子のイベントは(1)と(2)の繰り返しとな
る。
【0003】シュミレータと同じように任意の信号をテ
スタのDUTに入力できたり、DUTから取り組むこと
ができれば、シュミレーション・パターンはテスト・パ
ターンとしても使えるが従来技術によるテスタでは幾つ
かの問題点があった。従来のパー・ピン・アーキテクチ
ャ・テスタでは、DUTの動作をタイミング・エッジと
波形フォーマット、I/Oの方向を使って、論理シュミ
レータのデータつまりシュミレーション・パターンをテ
スト・パターンに変換する場合、数々のチェック項目が
必要だった。例えば、テスタがひとまとまりの動作を行
う時間当たりのタイミング・エッジすなわち立ち上がり
また立ち下がりの数、フォーマットの種類I/Oの方向
の切り替わり時間がテスタのハードウエアの制約を満た
しているか調べなければならない、もし、制約を満たし
ていなければ、論理シュミレーションのデータに修正を
加え、再シュミレーションの必要が出てくる。テストに
関係するのはI/O端子のイベントである、このイベン
トは上記で述べた8種類である。すべてのパターンをそ
のまま保存するような単純な手法では、莫大なメモリが
必要になってしまう、100MHzで動作する回路の
0.1秒分をテストしようとすれば、1000万クロッ
クが必要になる、また、1クロック当たり3イベントが
発生すると仮定すると、イベントの種類を表すのに3ビ
ット、十分な分解能を考慮するとイベントが発生する時
刻を表すのに32ビット必要である。以上のように仮定
すると、0.1秒分のテストに必要なメモリ量は各ピン
ごとに10億ビットを超えてしまう。
スタのDUTに入力できたり、DUTから取り組むこと
ができれば、シュミレーション・パターンはテスト・パ
ターンとしても使えるが従来技術によるテスタでは幾つ
かの問題点があった。従来のパー・ピン・アーキテクチ
ャ・テスタでは、DUTの動作をタイミング・エッジと
波形フォーマット、I/Oの方向を使って、論理シュミ
レータのデータつまりシュミレーション・パターンをテ
スト・パターンに変換する場合、数々のチェック項目が
必要だった。例えば、テスタがひとまとまりの動作を行
う時間当たりのタイミング・エッジすなわち立ち上がり
また立ち下がりの数、フォーマットの種類I/Oの方向
の切り替わり時間がテスタのハードウエアの制約を満た
しているか調べなければならない、もし、制約を満たし
ていなければ、論理シュミレーションのデータに修正を
加え、再シュミレーションの必要が出てくる。テストに
関係するのはI/O端子のイベントである、このイベン
トは上記で述べた8種類である。すべてのパターンをそ
のまま保存するような単純な手法では、莫大なメモリが
必要になってしまう、100MHzで動作する回路の
0.1秒分をテストしようとすれば、1000万クロッ
クが必要になる、また、1クロック当たり3イベントが
発生すると仮定すると、イベントの種類を表すのに3ビ
ット、十分な分解能を考慮するとイベントが発生する時
刻を表すのに32ビット必要である。以上のように仮定
すると、0.1秒分のテストに必要なメモリ量は各ピン
ごとに10億ビットを超えてしまう。
【0004】通常のテスト・パターン記述を図4に示
す。テスタの周期を基準にして全ピンのタイミングを記
述するにはパターンが冗長になる、例えば99番目の
ピンをテストする場合前のイベントがゼロで今回も同様
にゼロであってもメモリにゼロを記述する必要があるの
で、メモリ量が膨大になる。 例えばテスタの周期15.36nsより小さいテスト
・パターンが10ns、1nsの試験周期を発生するた
めには15.35、15.36nsと変化点をオンザ・
フライ(パターンを走らせながら、タイミング条件を切
替える)機能で実現しなくてはならない、オンザ・フラ
イ機能を充実するにはハードウェア量が莫大になる。
す。テスタの周期を基準にして全ピンのタイミングを記
述するにはパターンが冗長になる、例えば99番目の
ピンをテストする場合前のイベントがゼロで今回も同様
にゼロであってもメモリにゼロを記述する必要があるの
で、メモリ量が膨大になる。 例えばテスタの周期15.36nsより小さいテスト
・パターンが10ns、1nsの試験周期を発生するた
めには15.35、15.36nsと変化点をオンザ・
フライ(パターンを走らせながら、タイミング条件を切
替える)機能で実現しなくてはならない、オンザ・フラ
イ機能を充実するにはハードウェア量が莫大になる。
【0005】
【発明が解決しようとする課題】パー・ピン・アーキテ
クチャ・テスタでは、DUTのピンごとに独立して信号
波形を印加できるがテスタに固有のフォーマットを使わ
ねばなならなし、タイミング的な制約がつきまとう。テ
ストに関係するのはI/O端子のイベントである、この
イベントは次のように入力端子側で(1)低レベルへ駆
動、(2)高レベルへ駆動、(3)駆動終了、出力端子
側で(4)低レベルをテスト、(5)高レベルをテス
ト、(6)高インピーダンスをテスト、(7)ストロー
ブ終了、(8)何もしない、の8種類である、用意され
ていないテスト・パターンを都度作成するためには、従
来のパー・ピン・アーキテクチャ・テスタでは、DUT
の動作をタイミング・エッジと波形フォーマット、I/
Oの方向を使って、論理シュミレータのデータ(シュミ
レーション・パターン)をテスト・パターンに変換する
場合、数々のチェック項目が必要だった。n番目のピン
をテストする場合前のイベントがゼロで次も同様にゼロ
であってもメモリに記述する必要があるのでメモリ量が
膨大になる。テスタの周期とテスト・パターンの試験周
期において、例えばテスタの周期15.36nsより小
さいテスト・パターンが10ns、1nsの試験周期を
発生発生するためには15.35、15.36nsと変
化点を実現しなくてはならない、オンザ・フライ機能を
充実するにはハードウェア量が莫大になるという問題点
があった。
クチャ・テスタでは、DUTのピンごとに独立して信号
波形を印加できるがテスタに固有のフォーマットを使わ
ねばなならなし、タイミング的な制約がつきまとう。テ
ストに関係するのはI/O端子のイベントである、この
イベントは次のように入力端子側で(1)低レベルへ駆
動、(2)高レベルへ駆動、(3)駆動終了、出力端子
側で(4)低レベルをテスト、(5)高レベルをテス
ト、(6)高インピーダンスをテスト、(7)ストロー
ブ終了、(8)何もしない、の8種類である、用意され
ていないテスト・パターンを都度作成するためには、従
来のパー・ピン・アーキテクチャ・テスタでは、DUT
の動作をタイミング・エッジと波形フォーマット、I/
Oの方向を使って、論理シュミレータのデータ(シュミ
レーション・パターン)をテスト・パターンに変換する
場合、数々のチェック項目が必要だった。n番目のピン
をテストする場合前のイベントがゼロで次も同様にゼロ
であってもメモリに記述する必要があるのでメモリ量が
膨大になる。テスタの周期とテスト・パターンの試験周
期において、例えばテスタの周期15.36nsより小
さいテスト・パターンが10ns、1nsの試験周期を
発生発生するためには15.35、15.36nsと変
化点を実現しなくてはならない、オンザ・フライ機能を
充実するにはハードウェア量が莫大になるという問題点
があった。
【0006】本発明は、タイミング的な制約を除くため
に、DUTのピンごとに独立した信号波形を自由に選択
できるようにテストに関係するイベントの種類を8種類
より15種類用意する、この15種類をイベント・テー
ブルに記憶させ必要に応じて引き出して使用できるよう
にするため3ビットを4ビットにする。時刻を基準にイ
ベントを発生させるためオンザ・フライ機能を充実させ
る必要がなくなった。上記機能を発揮する複数枚のイベ
ント・ジェネレータを内蔵させた試験用パターン発生装
置の提供を目的としている。
に、DUTのピンごとに独立した信号波形を自由に選択
できるようにテストに関係するイベントの種類を8種類
より15種類用意する、この15種類をイベント・テー
ブルに記憶させ必要に応じて引き出して使用できるよう
にするため3ビットを4ビットにする。時刻を基準にイ
ベントを発生させるためオンザ・フライ機能を充実させ
る必要がなくなった。上記機能を発揮する複数枚のイベ
ント・ジェネレータを内蔵させた試験用パターン発生装
置の提供を目的としている。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、テスタに装着の試験用パターン発生装置において
は、イベント・ジェネレータの複数枚にイベント・テー
ブルを記憶させる、それを必要なタイミングで自由に引
き出させる機能をもつ、イベントの種類を図2に示す。
ドライバ・グループは(1)ノン・リターンゼロ高ドラ
イブ、(2)ノン・リターンゼロ低ドライブ、(3)リ
ターンゼロ高ドライブ、(4)リターンゼロ低ドライ
ブ、(5)イクスクルーシブオア高ドライブ、(6)イ
クスクルーシブオア低ドライブの6種類である。チェッ
ク・グループは(7)高トランジションチエック、
(8)低トランジションチエック、(9)中間値でない
ことの確認チエック、(10)中間値であることの確認
チエック、(11)高ウインドウ・ストローブ・チエッ
ク、(12)低ウインドウ・ストローブ・チエック、
(13)中間値でないことのウインドウ・ストローブ・
チエック、(14)中間値であることのウインドウ・ス
トローブ・チエックの8種類である。ドライバー・イネ
ーブル・グループ(Driver Eenable)は
(15)デイスエブル・ドライバー、(16)イネーブ
ル・ドライバー、(17)リターンゼロ・イネーブル・
ドライバー、(18)リターンゼロ・デイスエーブル・
ドライバーの4種類である。イベントの種類はドライバ
・グループ6種類、チエック・グープ8種類、ドラライ
バー・イネーブル・グループ4種類合計18種類である
が、例えば組み合わせをドライバ・グループ4種類とチ
エック・グープ6種類とドライバー・イネーブル・グル
ープ2種類とすれば48種類となる、全のテスト・パタ
ーンを満足させるには組み合わせで15種類あればよ
い。イベント・ジェネレータを複数枚設けて、発生させ
ようとするテスト・パターンをイベント・セット・テー
ブル(エッジ・イベント)に記憶させる手段を設け、時
刻でイベントが発生できるようにイベントとイベントの
時間差をイベント・セット・テーブル(周期)に記憶さ
せる手段を設けた。
に、テスタに装着の試験用パターン発生装置において
は、イベント・ジェネレータの複数枚にイベント・テー
ブルを記憶させる、それを必要なタイミングで自由に引
き出させる機能をもつ、イベントの種類を図2に示す。
ドライバ・グループは(1)ノン・リターンゼロ高ドラ
イブ、(2)ノン・リターンゼロ低ドライブ、(3)リ
ターンゼロ高ドライブ、(4)リターンゼロ低ドライ
ブ、(5)イクスクルーシブオア高ドライブ、(6)イ
クスクルーシブオア低ドライブの6種類である。チェッ
ク・グループは(7)高トランジションチエック、
(8)低トランジションチエック、(9)中間値でない
ことの確認チエック、(10)中間値であることの確認
チエック、(11)高ウインドウ・ストローブ・チエッ
ク、(12)低ウインドウ・ストローブ・チエック、
(13)中間値でないことのウインドウ・ストローブ・
チエック、(14)中間値であることのウインドウ・ス
トローブ・チエックの8種類である。ドライバー・イネ
ーブル・グループ(Driver Eenable)は
(15)デイスエブル・ドライバー、(16)イネーブ
ル・ドライバー、(17)リターンゼロ・イネーブル・
ドライバー、(18)リターンゼロ・デイスエーブル・
ドライバーの4種類である。イベントの種類はドライバ
・グループ6種類、チエック・グープ8種類、ドラライ
バー・イネーブル・グループ4種類合計18種類である
が、例えば組み合わせをドライバ・グループ4種類とチ
エック・グープ6種類とドライバー・イネーブル・グル
ープ2種類とすれば48種類となる、全のテスト・パタ
ーンを満足させるには組み合わせで15種類あればよ
い。イベント・ジェネレータを複数枚設けて、発生させ
ようとするテスト・パターンをイベント・セット・テー
ブル(エッジ・イベント)に記憶させる手段を設け、時
刻でイベントが発生できるようにイベントとイベントの
時間差をイベント・セット・テーブル(周期)に記憶さ
せる手段を設けた。
【0008】
【実施例】一実施例の試験用パターン発生装置400に
ついてブロック図面を参照して説明すると、図1におい
て、前段よりベース・タイム信号とタイム・カウンタ信
号は加算器110の入力側AとBに入力され、タイム・
カウンタ信号は加算器262の入力側Bに入力される。
加算器110の出力を入力するプログラム・カウンタ1
20と、プログラム・カウンタ120の出力を入力する
イベント・セット・メモリ130を設け、イベント・セ
ット・メモリ130の出力を入力するイベント・ジェネ
レータ301を複数枚設け、イベント・セット・メモリ
130の出力を入力するレジスタ240と241とイベ
ント・セット・テーブル(周期)250を設け、レジス
タ240の出力を入力するイベント・セット・テーブル
(エッジ・イベント)251を設け、加算器270の入
力側Aにイベント・セット・テーブル(エッジ・イベン
ト)251の出力を入力できる構成で設け、レジスタ2
41の出力をイベント・セット・テーブル(周期)25
0に入力できる構成で接続して、加算器260の入力側
Aにイベント・セット・テーブル(周期)250の出力
を入力できる構成で設け、加算器270の入力側Bに加
算器260の出力を入力できる構成で設け、レジスタ2
42の出力を加算器260の入力側Bに入力できる構成
で接続して、レジスタ242の入力側と加算器260の
出力側は接続され、、加算器270の出力をタイミング
・ジェネレータ290の入力側ファイン・イベント・タ
イム(fine Event Time)と加算器26
2の入力側Aに入力できる構成で接続され、加算器26
2の出力をタイミング・ジェネレータ290の入力側コ
ース・イベント・タイム(Coarse Event
Time)に入力できる構成で接続されたタイミング・
ジェネレータ290を設け、タイミング・ジェネレータ
290の出力側よりイベントが出力される。
ついてブロック図面を参照して説明すると、図1におい
て、前段よりベース・タイム信号とタイム・カウンタ信
号は加算器110の入力側AとBに入力され、タイム・
カウンタ信号は加算器262の入力側Bに入力される。
加算器110の出力を入力するプログラム・カウンタ1
20と、プログラム・カウンタ120の出力を入力する
イベント・セット・メモリ130を設け、イベント・セ
ット・メモリ130の出力を入力するイベント・ジェネ
レータ301を複数枚設け、イベント・セット・メモリ
130の出力を入力するレジスタ240と241とイベ
ント・セット・テーブル(周期)250を設け、レジス
タ240の出力を入力するイベント・セット・テーブル
(エッジ・イベント)251を設け、加算器270の入
力側Aにイベント・セット・テーブル(エッジ・イベン
ト)251の出力を入力できる構成で設け、レジスタ2
41の出力をイベント・セット・テーブル(周期)25
0に入力できる構成で接続して、加算器260の入力側
Aにイベント・セット・テーブル(周期)250の出力
を入力できる構成で設け、加算器270の入力側Bに加
算器260の出力を入力できる構成で設け、レジスタ2
42の出力を加算器260の入力側Bに入力できる構成
で接続して、レジスタ242の入力側と加算器260の
出力側は接続され、、加算器270の出力をタイミング
・ジェネレータ290の入力側ファイン・イベント・タ
イム(fine Event Time)と加算器26
2の入力側Aに入力できる構成で接続され、加算器26
2の出力をタイミング・ジェネレータ290の入力側コ
ース・イベント・タイム(Coarse Event
Time)に入力できる構成で接続されたタイミング・
ジェネレータ290を設け、タイミング・ジェネレータ
290の出力側よりイベントが出力される。
【0009】変形一実施例の試験用パターン発生装置4
01についてブロック図面を参照して説明すると、図3
において、前段よりベース・タイム信号とタイム・カウ
ンタ信号は加算器110の入力側AとBに入力され、タ
イム・カウンタ信号は加算器263の入力側Bに入力さ
れる。加算器110の出力を入力するプログラム・カウ
ンタ120と、プログラム・カウンタ120の出力を入
力するイベント・セット・メモリ130を設け、レジス
タ244の入力側は加算器261の出力側と接続され、
レジスタ243と244の出力を加算器261の入力側
AとBに入力できる構成で設け、イベント・セット・メ
モリ130の出力を入力するイベント・ジェネレータ3
02を複数枚設ける。イベント・セット・メモリ130
の出力を入力するイベント・セット・テーブル(エッジ
・イベント)252を設け、イベント・セット・テーブ
ル(エッジ・イベント)252の出力を加算器271の
入力側Aに入力できる構成で設け、加算器271の出力
を加算器263の入力側Aとタイミング・ジェネレータ
291の入力側ファイン・イベント・タイムに入力でき
る構成で設け、加算器263の出力はタイミング・ジェ
ネレータ291の入力側コース・イベント・タイムに入
力できる構成で設け、タイミング・ジェネレータ291
の出力側よりイベントが出力される。
01についてブロック図面を参照して説明すると、図3
において、前段よりベース・タイム信号とタイム・カウ
ンタ信号は加算器110の入力側AとBに入力され、タ
イム・カウンタ信号は加算器263の入力側Bに入力さ
れる。加算器110の出力を入力するプログラム・カウ
ンタ120と、プログラム・カウンタ120の出力を入
力するイベント・セット・メモリ130を設け、レジス
タ244の入力側は加算器261の出力側と接続され、
レジスタ243と244の出力を加算器261の入力側
AとBに入力できる構成で設け、イベント・セット・メ
モリ130の出力を入力するイベント・ジェネレータ3
02を複数枚設ける。イベント・セット・メモリ130
の出力を入力するイベント・セット・テーブル(エッジ
・イベント)252を設け、イベント・セット・テーブ
ル(エッジ・イベント)252の出力を加算器271の
入力側Aに入力できる構成で設け、加算器271の出力
を加算器263の入力側Aとタイミング・ジェネレータ
291の入力側ファイン・イベント・タイムに入力でき
る構成で設け、加算器263の出力はタイミング・ジェ
ネレータ291の入力側コース・イベント・タイムに入
力できる構成で設け、タイミング・ジェネレータ291
の出力側よりイベントが出力される。
【0010】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。パ
ー・ピン・アーキテクチャ・テスタでは、DUTのピン
ごとに独立して信号波形を印加できるがテスタに固有の
フォーマットを使わねばならないし、タイミング的な制
約がつきまとうという面倒な問題があったが全て解消さ
れた。すべてのパターンをそのまま保存するような単純
な手法では、莫大なメモリが必要になってしまう、10
0MHzで動作する回路の0.1秒分をテストしようと
すれば、1000万クロックが必要になる、また、1ク
ロック当たり3イベントが発生すると仮定すると、イベ
ントの種類を表すのに3ビット、十分な分解能を考慮す
るとイベントが発生する時刻を表すのに32ビット必要
である。以上のように仮定すると、0.1秒分のテスト
に必要なメモリ量は各ピンごとに10億ビットを超えて
しまうという問題があったが、DUTのピンごとに独立
した信号波形を自由に選択できるようにテストに関係す
るイベントの種類を8種類より15種類用意する、この
15種類をイベント・テーブルに記憶させ必要に応じて
引き出して使用できる装置となった。
ているので、以下に記載されるような効果を奏する。パ
ー・ピン・アーキテクチャ・テスタでは、DUTのピン
ごとに独立して信号波形を印加できるがテスタに固有の
フォーマットを使わねばならないし、タイミング的な制
約がつきまとうという面倒な問題があったが全て解消さ
れた。すべてのパターンをそのまま保存するような単純
な手法では、莫大なメモリが必要になってしまう、10
0MHzで動作する回路の0.1秒分をテストしようと
すれば、1000万クロックが必要になる、また、1ク
ロック当たり3イベントが発生すると仮定すると、イベ
ントの種類を表すのに3ビット、十分な分解能を考慮す
るとイベントが発生する時刻を表すのに32ビット必要
である。以上のように仮定すると、0.1秒分のテスト
に必要なメモリ量は各ピンごとに10億ビットを超えて
しまうという問題があったが、DUTのピンごとに独立
した信号波形を自由に選択できるようにテストに関係す
るイベントの種類を8種類より15種類用意する、この
15種類をイベント・テーブルに記憶させ必要に応じて
引き出して使用できる装置となった。
【0011】テスタの周期とテスト・パターンの試験周
期において、例えばテスタの周期15.36nsより小
さいテスト・パターンが10ns、1nsの試験周期を
発生するためには15.35、15.36nsと変化点
を実現しなくてはならない、オンザ・フライ機能を充実
するにはハードウェア量が莫大になるという問題点があ
ったが、時刻を基準にイベントを発生させるためオンザ
・フライ機能を充実させる必要がなくなったのでハード
ウェア量を莫大に装着する必要が無くなった。
期において、例えばテスタの周期15.36nsより小
さいテスト・パターンが10ns、1nsの試験周期を
発生するためには15.35、15.36nsと変化点
を実現しなくてはならない、オンザ・フライ機能を充実
するにはハードウェア量が莫大になるという問題点があ
ったが、時刻を基準にイベントを発生させるためオンザ
・フライ機能を充実させる必要がなくなったのでハード
ウェア量を莫大に装着する必要が無くなった。
【図1】本発明の一実施例の試験パターン発生装置のブ
ロック図である。
ロック図である。
【図2】本発明の一実施例のイベント・パターン図であ
る。
る。
【図3】本発明の変形一実施例の試験パターン発生装置
のブロック図である。
のブロック図である。
【図4】従来技術の一例のテスト・パターン図である。
【図5】従来技術の一例のパーピン・アーキテクチャ・
テスタのブロック図である。
テスタのブロック図である。
1、2、3、224、225、n DUTピン 10 マスタ・シーケンサ 20 テスト・パターン発生器 T1、T2、T3、T224、T225、Tn タイミ
ング発生器 W1、W2、W3、W224、W225、Wn ウェー
ブ・フォマッタ 110、260、261、262、263、270、2
71 加算器 120 プログラム・カウンタ 130 イベント・セット・メモリ 240、241、242、243、244 レジスタ 250 イベント・セット・テーブル(周期) 251、252 イベント・セット・テーブル(エッジ
・イベント) 290、291 タイミング・ジェネレータ 301、302 イベント・ジェネレータ
ング発生器 W1、W2、W3、W224、W225、Wn ウェー
ブ・フォマッタ 110、260、261、262、263、270、2
71 加算器 120 プログラム・カウンタ 130 イベント・セット・メモリ 240、241、242、243、244 レジスタ 250 イベント・セット・テーブル(周期) 251、252 イベント・セット・テーブル(エッジ
・イベント) 290、291 タイミング・ジェネレータ 301、302 イベント・ジェネレータ
Claims (4)
- 【請求項1】 ベース・タイム信号とタイム・カウンタ
信号を加算器(110)の入力側AとBに入力するよう
に設け、 加算器(110)の出力を入力するプログラム・カウン
タ(120)を設け、 プログラム・カウンタ(120)の出力を入力するイベ
ント・セット・メモリ(130)を設け、 上記イベント・セット・メモリ(130)の出力を入力
する複数のイベント・ジェネレータ(301)を設け、 以上の構成を具備することを特徴とする半導体IC試験
装置用試験パターン装置。 - 【請求項2】 請求項1記載のイベント・ジェネレータ
(301)はイベント・セット・メモリ(130)の出
力を入力するレジスタ(240、241)とイベント・
セット・テーブル(エッジ・イベント)(251)を設
け、 レジスタ(240)の出力を入力するイベント・セット
・テーブル(エッジ・イベント)(251)に入力でき
る構成で接続して、 レジスタ(241)の出力とイベント・セット・メモリ
(130)の出力を入力するイベント・セット・テーブ
ル(周期)(250)を設け、 レジスタ(242)の入力側と加算器(260)の出力
側は接続して、 イベント・セット・テーブル(周期)(250)の出力
を加算器(260)の入力側Aに、レジスタ(242)
の出力を加算器(260)入力側Bに入力できる構成で
加算器(260)を設け、 イベント・セット・テーブル(エッジ・イベント)(2
51)の出力を加算器(270)の入力側Aに、加算器
(260)の出力を加算器(270)の入力側Bにそれ
ぞれ入力できる構成で加算器(270)を設け、 加算器(270)の出力を加算器(262)の入力側A
に、タイム・カウンタ信号を加算器(262)の入力側
Bにそれぞれ入力できる構成で加算器(262)を設
け、 加算器(270)の出力をタイミング・ジェネレータ
(290)の入力側ファイン・イベント・タイムに、加
算器(262)の出力をタイミング・ジェネレータ(2
90)の入力側コース・イベント・タイムにそれぞれ入
力できる構成でタイミング・ジェネレータ(290)を
設け、 以上を具備することを特徴とした半導体IC試験装置用
試験パターン装置。 - 【請求項3】ベース・タイム信号とタイム・カウンタ信
号を加算器(110)の入力側AとBに入力するように
設け、 加算器(110)の出力を入力するプログラム・カウン
タ(120)を設け、 プログラム・カウンタ(120)の出力を入力するイベ
ント・セット・メモリ(130)を設け、 上記イベント・セット・メモリ(130)の出力を入力
する複数のイベント・ジェネレータ(302)を設け、 レジスタ(244)の入力側と加算器(261)の出力
側は接続され、 レジスタ(243)と(244)の出力を加算器(26
1)の入力側AとBにそれぞれ入力できる構成で加算器
(261)を設け、 加算器(261)の出力を加算器(271)の入力側B
に入力できる構成で接続して、 以上の構成を具備することを特徴とする半導体IC試験
装置用試験パターン装置。 - 【請求項4】 請求項3記載のイベント・ジェネレータ
(302)はイベント・セット・メモリ(130)の出
力を入力するイベント・セット・テーブル(エッジ・イ
ベント)(252)を設け、 イベント・セット・テーブル(エッジ・イベント)(2
52)の出力を加算器(271)の入力側Aに、加算器
(261)の出力を加算器(271)の入力側Bにそれ
ぞれ入力できる構成で加算器(271)を設け、 加算器(271)の出力を加算器(263)の入力側A
に、タイム・カウンタ信号を加算器(263)の入力側
Bにそれぞれ入力できる構成で加算器(263)を設
け、 加算器(271)の出力をタイミング・ジェネレータ
(291)の入力側ファイン・イベント・タイムに、加
算器(263)の出力をタイミング・ジェネレータ(2
91)の入力側コース・イベント・タイムにそれぞれ入
力できる構成でタイミング・ジェネレータ(291)を
設け、 以上を具備することを特徴とした半導体IC試験装置用
試験パターン装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6306781A JPH08146102A (ja) | 1994-11-16 | 1994-11-16 | 半導体ic試験装置用試験パターン装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6306781A JPH08146102A (ja) | 1994-11-16 | 1994-11-16 | 半導体ic試験装置用試験パターン装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08146102A true JPH08146102A (ja) | 1996-06-07 |
Family
ID=17961190
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6306781A Withdrawn JPH08146102A (ja) | 1994-11-16 | 1994-11-16 | 半導体ic試験装置用試験パターン装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08146102A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
KR100506773B1 (ko) * | 2000-04-24 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 테스트 시스템을 위한 다중 테스트 종료의 신호 |
-
1994
- 1994-11-16 JP JP6306781A patent/JPH08146102A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100506771B1 (ko) * | 1999-09-25 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 반도체 테스트 시스템 |
KR100506773B1 (ko) * | 2000-04-24 | 2005-08-10 | 가부시키가이샤 어드밴티스트 | 이벤트 기반 테스트 시스템을 위한 다중 테스트 종료의 신호 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |