JP3453133B2

JP3453133B2 - Ｉｃ試験装置のタイミング校正方法及びその校正方法を用いた校正機能を有するｉｃ試験装置

Info

Publication number: JP3453133B2
Application number: JP2001517186A
Authority: JP
Inventors: 俊幸岡安; 信介関
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-08-16
Filing date: 2000-08-16
Publication date: 2003-10-06
Anticipated expiration: 2020-08-16
Also published as: DE10082751C2; TW575733B; DE10082751T1; KR100402653B1; US6586924B1; KR20010079990A; WO2001013136A1

Description

【発明の詳細な説明】技術分野この発明はメモリ等のＩＣを試験するＩＣ試験装置の
タイミング校正方法及びその方法を使用した校正機能を
有するＩＣ試験装置に関する。

従来の技術図１１に一般に知られているＩＣ試験装置の概略構成
を示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ
試験装置ＴＥＳは主制御器１１１と、パターン発生器１
１２，タイミング発生器１１３，波形フォーマッタ１１
４，論理比較器１１５，ドライバ群１１６，コンパレー
タ群１１７，不良解析メモリ１１８，論理振幅基準電圧
源１２１，比較基準電圧源１２２，デバイス電源１２３
等により構成される。

主制御器１１１は一般にコンピュータシステムによっ
て構成され、利用者が作製した試験プログラムに従って
主にパターン発生器１１２とタイミング発生器１１３を
制御し、パターン発生器１１２から試験パターンデータ
を発生させ、この試験パターンデータを波形フォーマッ
タ１１４で実波形を持つ試験パターン信号に変換し、こ
の試験パターン信号を論理振幅基準電圧源１２１で設定
した振幅値を持った波形に電圧増幅するドライバ群１１
６を通じて被試験ＩＣ１１９に印加し記憶させる。

被試験ＩＣ１１９が例えばＩＣメモりの場合、被試験
ＩＣ１１９から読み出した応答信号はコンパレータ群１
１７で比較基準電圧源１２２から与えられる基準電圧と
比較し、論理レベル（Ｈ論理の電圧、Ｌ論理の電圧）が
判定される。判定された論理レベルは論理比較器１１５
でパターン発生器１１２から出力される期待値と比較さ
れ、期待値と不一致が発生した場合は、その読み出した
アドレスのメモリセルに不良があるものと判定し、不良
発生毎に不良解析メモリ１１８に不良アドレスを記憶
し、試験終了時点で例えば不良セルの救済が可能か否か
を判定する。

ここで、タイミング発生器１１３は被試験ＩＣ１１９
に与える試験パターン信号の波形の立上りのタイミング
及び立下りのタイミングを規定するタイミングと、論理
比較器１１５で論理比較のタイミングを規定するストロ
ーブパルスのタイミングを発生する。

これらの各タイミングは利用者が作製した試験プログ
ラムに記述され、利用者が意図したタイミングで被試験
ＩＣ１１９を動作させ、またその動作が正常か否かを試
験できるように構成されている。

図１２を用いてタイミング発生器１１３と波形フォー
マッタ１１４の概要を説明する。図１２は１チャンネル
の試験パターン信号を発生させる波形フォーマッタとタ
イミング発生器の概略の構成を示す。波形フォーマッタ
１１４はＳ−Ｒフリップフロップによって構成すること
ができ、そのセット端子Ｓと、リセット端子Ｒにセット
パルスＰ_S とリセットパルスＰ_R とを与えて所定のタイ
ミングＴ１で立上り、所定のタイミングＴ２で立下る試
験パターン信号ＴＰを作成する。ここでは簡単のため
に、クロック発生器１１３Ａ，１１３Ｂの出力を直接Ｓ
−Ｒフリップフロップに入力しているが、実際には波形
モード、パターンデータに応じて、複数のクロック発生
器の出力をＳ−Ｒフリップフロップに接続する割り付け
をリアルタイムで制御している。

セットパルスＰ_S とリセットパルスＰ_R は一対のクロ
ック発生器１１３Ａと１１３Ｂによって発生する。クロ
ック発生器１１３Ａと１１３Ｂは遅延データメモリ１１
３Ｃから読出させる遅延データＤＹ_S 、ＤＹ_R によって
セットパルスＰ_S とリセットパルスＰ_R の発生タイミン
グが規定される。

遅延データメモリ１１３Ｃはアドレスカウンタ１１３
Ｄから与えられるアドレス信号によってアクセスされ
る。アドレスカウンタ１１３Ｄは試験開始から１テスト
周期ＴＳ_RAT 毎に＋１ずつアドレスが歩進されるアドレ
ス信号を発生し、テスト期間中の各テスト周期ＴＳ_RAT
毎にアドレスを割り当て、各テスト周期ＴＳ_RAT 毎に設
定した遅延データを読み出し、その遅延データをクロッ
ク発生器１１３Ａ，１１３Ｂに設定し、遅延データに従
ってセットパルスＰ_S とリセットパルスＰ_R を発生す
る。

図１３にその様子を示す。テスト周期ＴＳ_RAT を規定
するレートクロックＲＡＴの例えば立上りのタイミング
から与えられた遅延データＤＹ_S1だけ遅延したタイミン
グでセットパルスＰ_S を発生し、レートクロックＲＡＴ
の立上りのタイミングから遅延データＤＹ_R1だけ遅延し
たタイミングでリセットパルスＰ_R を発生し、セットパ
ルスＰ_S からリセットパルスＰ_R の発生タイミングの時
間差Ｔ_PWに対応したパルス幅の試験パターン信号ＴＰ
（図１３Ｅ参照）を発生させる。セットパルスＰ_S 、リ
セットパルスＰ_R の設定分解能は図１３Ｂに示すクロッ
クＣＫの周期で規定される。

以上により試験パターン信号ＴＰがテスト周期ＴＳ
_RAT 内において任意のタイミングで立上り、立下るよう
に設定できることが理解されよう。

次にコンパレータ群１１７の動作について説明する。
コンパレータ群１１７の動作としては、 (a) 被試験ＩＣ１１９が出力した応答信号が予定したタ
イミングで、予め決めた基準レベルと比較して論理判定
し、判定された論理値を取り込む動作と、 (b) 応答出力信号ＴＸの立上り、または立下りのタイミ
ングを計測する動作とがある。

図１４は(a) の動作状況を示す。(a) の場合は応答出
力信号ＴＸが到来するはずのタイミングにストローブパ
ルスＳＴＢのタイミングを設定し、ストローブパルスＳ
ＴＢを設定したタイミングの応答出力信号ＴＸの論理値
を取り込む。図１４の例では応答出力信号ＴＸがＨ論理
の部分にストローブパルスＳＴＢが設定されているから
コンパレータは図１４Ｄに示すように論理判定結果のＨ
論理を取り込む。従って、このテスト周期の期待値が図
１４Ｆに示すようにＨであれば論理比較器１１５での論
理比較結果は図１４Ｆに示すようにＯＫ（良）と判定さ
れる。

図１５は(b) の動作状況を示す。応答出力信号ＴＸの
立上りのタイミング及び立下りのタイミングを測定する
場合にはコンパレータ１１７に与えるストローブパルス
ＳＴＢをテスト周期ＴＳ_RAT の範囲内或いは、テスト周
期の数倍の範囲内で各テスト周期毎にストローブパルス
ＳＴＢの位相を順次ずらし、ストローブパルスＳＴＢで
打ち抜かれるコンパレータの出力の論理値が変化し、図
１４Ｄに示すように論理判定出力の状態が反転したとき
のストローブパルスのタイミングによって応答出力信号
の立上りのタイミング及び立下りのタイミングを判定す
る。

上述の図１１〜１５を参照した説明から、従来の一般
的なＩＣ試験装置が試験パターン信号の発生タイミング
を任意のタイミングに設定できる機能を具備している点
と、被試験ＩＣの応答出力信号ＴＸの立上りのタイミン
グ及び立下りのタイミングを測定できる機能を具備して
いる点が理解できよう。

従来よりＩＣ試験装置では、被試験ＩＣの各ピンに与
える試験パターン信号の位相を揃えるためのタイミング
校正と、被試験ＩＣが出力した応答出力信号がＩＣ試験
装置に取り込まれる位相を揃えるためのタイミング校正
とを実施している。

タイミングの校正方法としては、各ピンの信号経路に
予め挿入してある可変遅延回路の遅延時間を調整し、こ
の遅延時間の調整によって各信号経路の遅延時間を揃え
る方法が採られている。

信号経路の遅延時間を測定する方法としては以下に説
明する２つの方法が採られている。

(1) 信号経路を伝搬する信号の反射時間を、ＩＣ試験装
置が持つタイミング測定機能を利用して測定し、この反
射時間から信号経路の伝搬遅延時間を計測する方法。

(2) 被試験ＩＣを装着するＩＣソケットの各ピンにプロ
ーブを接触させ、ＩＣソケットの各ピンに印加した校正
パルスをプローブを通じてオシロスコープに供給し、オ
シロスコープにより基準位相を持つ信号との位相差を測
定し、この位相差から信号経路の伝搬遅延時間を計測す
る方法。

とが実用されている。

上記(1) の計測方法によれば校正パルスの反射は波形
品質が悪い。このため反射波の到来を検出する検出精度
が低いために、これに伴ってタイミングの校正精度が悪
い欠点がある。

上記(2) の計測方法によればオシロスコープによって
被測定信号と基準信号との位相差を計測するから、その
測定精度は高い。従って、精度よくタイミング校正を行
うことができる利点が得られる。

然し乍ら、(2) の計測方法では校正が可能な信号経路
は、ＩＣソケットに信号を送り込むことができるドライ
バを具備した信号経路に限られ、コンパレータのみの信
号経路は測定の対象外となる。従って、コンパレータの
みの信号経路は上記(1) の反射波を利用して信号経路の
伝搬遅延時間を計測しなければならない。従って、計測
方法の(2) ではドライバ系のタイミング校正精度はよい
ものの、コンパレータ系の校正精度は悪いため、全体と
してタイミングの校正精度が悪くなってしまう欠点があ
る。

更に、上記(2) の方法によればＩＣの試験には全く必
要のないオシロスコープを用意しなければならない。オ
シロスコープの中でも２入力型で２つの信号の位相差に
相当するデータを出力し、このデータをＩＣ試験装置に
送り込み、可変遅延回路の遅延時間を調整させる構成の
オシロスコープは高価である。従って、タイミング校正
のためだけに高価なオシロスコープを用意しなければな
らないため、経済的な負担が大きい欠点もある。

この発明の目的はタイミング校正に要するコストを低
減させ、更にドライバ系及びコンパレータ系の別を問わ
ずに精度よくタイミング校正を行うことができるＩＣ試
験装置のタイミング校正方法と、このタイミング校正方
法を実行する機能を有するＩＣ試験装置を提供すること
である。

発明の開示この発明では前述の一般的なＩＣ試験装置が本来具備
しているタイミング発生機能及びタイミング計測機能を
利用して、自己のタイミング校正を実行する。

この発明の第１の観点によれば、基準コンパレータを
有するプローブを使ったＩＣ試験装置のタイミング校正
方法は、以下のステップを含む： (a) 上記プローブによりＩＣソケットの各ピンに外部か
ら順次選択的に接触し、 (b) 上記ＩＣ試験装置のドライバから上記ＩＣソケット
の各ピンに校正パルスを印加し、 (c) 上記プローブの上記基準コンパレータにより上記ド
ライバから各ピンに印加された上記校正パルスを上記基
準コンパレータに与えられる基準ストローブパルスのタ
イミングで取り込み、 (d) 上記校正パルスのタイミングと上記基準ストローブ
パルスのタイミングとの偏差を求め、 (e) 上記偏差が予め予定した値になるように上記ドライ
バの各信号経路に設けた可変遅延回路の遅延時間を調整
する。

この発明の第２の観点によれば、基準ドライバを有す
るプローブを使ったＩＣ試験装置のタイミング校正方法
は、以下のステップを含む： (a) 上記プローブによりＩＣソケットの各ピンに外部か
ら順次選択的に接触し、 (b) 上記プローブの上記基準ドライバから上記ＩＣソケ
ットの各ピンに基準校正パルスを印加し、 (c) 上記ＩＣ試験装置の各コンパレータにより、上記基
準ドライバから各ピンに印加された上記基準校正パルス
を上記コンパレータに与えられるストローブパルスのタ
イミングで取り込み、 (d) 上記基準校正パルスのタイミングと上記ストローブ
パルスのタイミングとの偏差を求め、 (e) 上記偏差が予め予定した値になるように上記ストロ
ーブパルスの信号経路に挿入したタイミング校正用可変
遅延回路の遅延時間を調整する。

この発明の第３の観点によれば、被試験ＩＣが装着さ
れるＩＣソケットの各ピンに対応して設けられ、被試験
ＩＣの入力端子に試験パターン信号を印加するドライバ
と、各上記ピンに対応して設けられ、上記被試験ＩＣの
出力端子に出力される応答出力信号の論理値をストロー
ブパルスの印加タイミングにおいて取り込むコンパレー
タとを有し、上記コンパレータが取り込んだ応答信号が
予定した期待値と一致するか否かを判定して上記被試験
ＩＣが正常に動作しているか否かを試験するＩＣ試験装
置であり、上記ＩＣソケットの各ピンに順次選択的に接触するプ
ローブと、上記プローブに搭載され、上記プローブが接触した上
記ＩＣソケットのピンに印加される信号を基準ストロー
ブパルスのタイミングで取り込む基準コンパレータと、各上記ドライバの信号経路に設けられ、上記ＩＣソケ
ットのピンに与える信号の遅延時間を調整するドライバ
可変遅延回路と、各上記コンパレータに与えるストローブパルスの信号
経路に設けられ、上記ストローブパルスの遅延時間を調
整するストローブ可変遅延回路と、上記基準コンパレータで取り込んだ信号の論理値を期
待値と比較し、上記ドライバから上記ＩＣソケットのピ
ンに印加された校正パルスの位相が上記基準ストローブ
パルスの基準タイミングに一致するように上記ドライバ
可変遅延回路を制御する校正制御手段、とを含むように構成される。

この発明によればＩＣソケットからプローブに取り込
んだ校正パルスのタイミングを本来のＩＣ試験装置が具
備しているタイミング測定機能によって基準タイミング
に合致しているか否かを判定するから、外部には特別に
高価な例えばオシロスコープのような治具を必要としな
い。よって安価にタイミング校正を実行することができ
る。

また、この発明ではプローブ側に基準ドライバを搭載
し、この基準ドライバからプローブが接触したＩＣソケ
ットのピンに基準位相を持つ校正パルスを印加する。こ
の校正パルスはＩＣソケットのピンからケーブル等を通
じてＩＣ試験装置のコンパレータに取り込まれる。

ＩＣ試験装置のコンパレータではストローブパルスの
位相を順次シフトさせ校正パルスのタイミングを計測す
る。このタイミングの計測結果に従って校正パルスの例
えば立上りのタイミングが基準タイミングに合致するよ
うに、ストローブパルスの信号経路に挿入した可変遅延
回路の遅延時間を設定し、コンパレータのタイミング校
正を完了する。

このように、この発明ではＩＣ試験装置が具備してい
るタイミング計測機能を利用してタイミング校正を実行
するから特別な治具を必要としない。よってタイミング
校正に要する費用はわずかで済む利点が得られる。

また、この発明では信号経路の伝搬遅延時間を測定す
る信号として直接波を利用するから、その計測結果は精
度が高い。よって精度の高いタイミング校正を行うこと
ができる利点も得られる。

更にこの発明ではプローブを自動位置決装置（ロボッ
ト）に搭載し、この自動位置決装置によってプローブを
ＩＣソケットの各ピンに自動的に接触させる。この結
果、タイミング校正を自動化することができる利点も得
られる。

更にこの発明では複数のプローブを設けて複数のＩＣ
ソケットに接続されたドライバ系及びコンパレータ等の
タイミング校正を同時に平行して実行するタイミング校
正装置を提供するから、校正に要する時間を大幅に短縮
できる効果も得られる。

図面の簡単な説明図１はこの発明によるＩＣ試験装置の一実施例を説明
するためのブロック図。

図２は図１に示したプローブの内部構造の一例を説明
するためのブロック図。

図３はこの発明の校正方法を説明するための波形図。

図４はこの発明の他の校正方法を説明するためのブロ
ック図。

図５は図２に示したプローブの内部構造の他の例を示
すブロック図。

図６は図５に示した実施例の変形実施例を説明するた
めのブロック図。

図７は図６に示した実施例に適用して好適な校正用の
ショートパッドを説明するための斜視図。

図８は図４に示したキャリブレーションコントローラ
の内部構成の一例を説明するためのブロック図。

図９は図８に示したキャリブレーションコントローラ
に用いた可変遅延回路の動作を説明するためのタイミン
グチャート。

図１０は図８に示した可変遅延回路を構成する端数遅
延時間発生部の一例を説明するためのブロック図。

図１１はＩＣ試験回路装置の全体の構成を説明するた
めのブロック図。

図１２は図１１に示したＩＣ試験回路装置に用いられ
ているタイミング発生器の概略を説明するためのブロッ
ク図。

図１３は図１２に示したタイミング発生器の動作を説
明するための波形図。

図１４は図１１に示したＩＣ試験回路装置に用いられ
ているコンパレータの機能の一例を説明するための波形
図。

図１５はコンパレータの機能の他の機能を説明するた
めの波形図。

発明を実施するための最良の形態図１にこの発明によるタイミング校正機能を有するＩ
Ｃ試験装置の一実施例を示す。このＩＣ試験装置の実施
例と共に、この発明によるタイミング校正方法について
順次説明する。

図１において、１００はＩＣ試験回路装置、２００は
テストヘッド、３００はこの発明で提案するプローブ、
４００はこのプローブ３００を支持して自動位置決動作
する自動位置決装置をそれぞれ示す。

ＩＣ試験回路装置１００はタイミング／パターン発生
器１１０と、タイミング校正用遅延時間設定部１２０
と、ピンエレクトロニクス１３０と校正制御部１４０と
によって構成される。校正制御部１４０はタイミング判
定器１５０と可変遅延回路ＤＹ１，ＤＹ２とから構成さ
れている。この発明で特別に設けるタイミング判定器を
示す。

テストヘッド２００はマザーボード２０１と、このマ
ザーボード２０１の上部に設けたソケットボード２０２
と、このソケットボード２０２に装着したＩＣソケット
２０３とによって構成される。ピンエレクトロニクス１
３０はマザーボード２０１上に構成してもよい。校正時
にはＩＣソケット２０３の表面に被試験ＩＣ（特に図示
しない）の代わりにコンタクトボード２０４を装着し、
ＩＣソケット２０３の各ピンをコンタクトボード２０４
の表面に配列形成されたコンタクトパッド（図示せず）
の対応するものに電気的に接続し、コンタクトボード２
０４を介してＩＣソケット２０３の各ピンをプローブ３
００に接触させる構造とした場合を示す。従って図１は
タイミング校正中の状態を示している。

従来はプローブ３００は単なる接触子だけから構成さ
れており、プローブ３００に接続されたケーブル３０１
をオシロスコープ（図示しない）に接続し、ピンエレク
トロニクス１３０に設けられたドライバＤＲから出力し
た校正パルスをプローブ３００で取り出し、ケーブル３
０１を通じてオシロスコープに入力して校正パルスの位
相を測定している。

この発明で特徴的なことは、オシロスコープを使用す
ることなく、図２を参照して後述するようにプローブ３
００内に基準ドライバと基準コンパレータを設け、ピン
エレクトロニクス１３０の各ドライバＤＲから出力され
た校正パルスの位相を基準コンパレータで取り出し、タ
イミング判定器１４０でそのタイミングの遅れ、進みを
判定し、それに基づいてタイミングが一致するよう可変
遅延回路ＤＹの遅延量を制御する構成を採るものであ
る。

またタイミング／パターン発生器１１０からプローブ
３００に基準タイミングを持つ基準校正パルスを供給
し、この基準校正パルスをプローブ３００の基準ドライ
バを通じてピンエレクトロニクス１３０に設けたコンパ
レータＣＰに入力し、この基準校正パルスの立上りのタ
イミング（一般的には立上りの５０％の位置）にコンパ
レータＣＰに印加するストローブパルスの印加タイミン
グを合致させることによりコンパレータＣＰのタイミン
グ校正が完了する。

尚、図１ではＩＣソケット２０３を１個だけ示してい
るが、ソケットボード２０２には例えば１２個、２４個
或いは４８個程度のＩＣソケットが装着され、これらの
各ＩＣソケット２０３に被試験ＩＣが一度に装着されて
同時に複数のＩＣが試験される。

図２はこの発明で提案するプローブ３００の内部構成
の一例を示す。プローブ３００は自動位置決装置４００
に搭載され、ソケットボード２０２の板面に沿ってＸ−
Ｙ方向に移動し、目的のピンの位置（コンタクトボード
２０４の表面に形成した電気パッドの位置）でプローブ
３００をＺ方向（コンタクトボード２０４の板面に対し
て垂直方向）に移動させ、プローブ３００に弾性的に突
出して設けたスプリングコンタクト３０２，３０３を目
的とする電気パッドに接触させる。スプリングコンタク
ト３０２は図の例ではグランド電位と接触するコンタク
ト、３０３は信号ラインと接触するスプリングコンタク
トである。

信号ラインと接触するコンタクト３０３はプローブ３
００の内部に設けた基準ドライバＤＲ−ＲＦの出力端子
と、基準コンパレータＣＰ−ＲＦの入力端子とに接続さ
れる。基準ドライバＤＲ−ＲＦの入力端子には基準校正
パルス供給線３０４を接続する。基準コンパレータＣＰ
−ＲＦの出力端子には基準コンパレータ出力線３０５を
接続する。更に基準コンパレータＣＰ−ＲＦのストロー
ブパルス供給端子には基準ストローブパルス供給線３０
６を接続する。

これら基準校正パルス供給線３０４と、基準コンパレ
ータ出力線３０５と、基準ストローブパルス供給線３０
６はケーブル３０１として束ねられてＩＣ試験回路装置
１００に接続され、基準校正パルス供給線３０４と基準
ストローブパルス供給線３０６は図１に示すように校正
制御部１４０のタイミング校正用可変遅延回路ＤＹ１，
ＤＹ２を通じてタイミング／パターン発生器１１０に接
続される。

基準コンパレータ出力線３０５はタイミング判定器１
５０の一方の入力端子に接続し、このタイミング判定器
１５０に基準コンパレータＣＰ−ＲＦが取り込んだ論理
値を入力する。タイミング判定器１５０の他方の入力端
子にはタイミング／パターン発生器１１０から期待値が
入力され、この期待値と基準コンパレータ出力とが論理
比較されて、ピンエレクトロニクス１３０から出力され
るドライバＤＲの出力のタイミングが基準タイミングに
合致しているか否かを判定する。

具体的には、期待値として例えばＨ論理値が与えら
れ、タイミング判定器１５０は基準ストローブパルスの
タイミングでのプローブ３００の基準コンパレータＣＰ
−ＲＦの論理判定結果が期待値Ｈと一致していなければ
ＤＹ２の遅延量を一定値だけ増加させ、再び基準ストロ
ーブパルスでの論理判定結果を期待値Ｈと比較すること
を繰り返す。期待値Ｈの初めて一致すると、基準校正パ
ルスのタイミングが検出されたことに成り、そのときの
基準ストローブパルスのタイミングを与えた可変遅延回
路ＤＹ２の遅延量を固定する。例えば図８を参照して後
述するように、可変遅延回路ＤＹ２の遅延量をディジタ
ル値により制御する場合は、その位相（遅延量）のディ
ジタル値を遅延回路ＤＹ２の設定用メモリ（図示せず）
に書き込み、遅延回路ＤＹ２にはそのメモリに書き込ま
れた値に設定される。

以下にピンエレクトロニクス１３０のドライバＤＲの
経路のタイミング校正方法とコンパレータＣＰの経路の
タイミング校正方法とを説明する。これから説明する校
正作業に先だって、プローブ３００に搭載した基準ドラ
イバＤＲ−ＲＦの出力タイミングと基準コンパレータＣ
Ｐ−ＲＦの取り込みタイミングとを校正しておく必要が
ある。そのためには何れか一方を基準と定めて、他方を
その基準に合致するように校正すればよい。

例えば基準ドライバＤＲ−ＲＦ側を基準に採る場合は
基準ドライバＤＲ−ＲＦから校正パルスを出力させ、こ
の校正パルスを図２の例では直接基準コンパレータＣＰ
−ＲＦに印加し、校正パルスの立上りのエッジ（立上り
の５０％の位置）にストローブパルスの印加タイミング
が合致するようにストローブパルスの遅延時間を決める
可変遅延回路ＤＹ２（図１参照）を調整すればよい。

逆に基準コンパレータＣＰ−ＲＦ側を基準に採る場合
は基準ドライバＤＲ−ＲＦから校正パルスを出力させ、
この校正パルスの立上りのエッジ（立上りの５０％の位
置）がストローブパルスの印加タイミングに合致するよ
うに、校正パルスの遅延時間を決める可逆遅延回路ＤＹ
１（図１参照）を調整すればよい。

何れを基準に採ったとしても、校正後は両者は出力の
タイミングと取り込みのタイミングが合致した関係とさ
れ、このタイミングに以下で説明するピンエレクトロニ
クス１３０に搭載されているドライバＤＲ及びコンパレ
ータＣＰのタイミングが校正されることになる。

先ず、ピンエレクトロニクス１３０に搭載されている
コンパレータＣＰの校正方法を説明する。この場合はタ
イミング／パターン発生器１１０は基準校正パルス供給
線３０４に図３Ｂに示す基準校正パルスＰＡを図３Ａに
示すテストサイクルの周期ＴＳ_RAT で繰返し出力する。
この基準校正パルスＰＡ（図３Ｂ）はケーブル３０１を
通じてプローブ３００に送り込まれ、プローブ３００に
搭載した基準ドライバＤＲ−ＲＦと、スプリングコンタ
クト３０３を通じてテストヘッド２００に供給され、テ
ストヘッド２００からピンエレクトロニクス１３０の選
択されたコンパレータＣＰに入力される。

コンパレータＣＰでは可変遅延回路ＤＹ４（ＤＹ６）
を一定量ずつ増加（又は減少）させることにより、可変
遅延回路ＤＹ４、ＤＹ６を一定遅延量ずつ増加（又は減
少）させることによりストローブパルスＳＴＢの位相を
各テストサイクル毎に順次ずらして基準電圧VREFとの比
較を実行し（図３Ｃ）、比較結果の論理値が反転するス
トローブSTR-Jの位相（遅延量）を決める。これにより
各コンパレータＣＰで計測された校正パルスＰＡのタイ
ミングＪ（コンパレータＣＰに与える基準電圧ＶＲＥＦ
の値を振幅の５０％に設定し、振幅の５０％の位置でコ
ンパレータＣＰの比較出力（図３Ｄ）が反転するタイミ
ングＪが基準校正パルスＰＡのタイミングｔに一致（ｔ
＝Ｊ）するように、そのコンパレータＣＰに与えるスト
ローブパルスＳＴＢの遅延時間Ｊ（即ち、コンパレータ
ＣＰの比較タイミング）は正しく校正されていることに
なる。これにより、コンパレータＣＰの校正が完了す
る。このとき、５０％であることの判定は、一定期間内
での繰り返し判定結果、Ｈ，Ｌの確率がそれぞれ５０％
になることによってなされてもよい。

次にピンエレクトロニクス１３０に搭載されているド
ライバＤＲの校正方法について説明する。この場合には
タイミング／パターン発生器１１０は各ドライバＤＲに
対して同一位相に設定された校正パルスをテスト周期毎
に可変遅延回路ＤＹ３、ＤＹ５を通して繰返し供給す
る。各ドライバＤＲはこの校正パルスをテストヘッド２
００に送り込む。

テストヘッド２００ではコンタクトボード２０４の面
上に形成した電気パッドを通じて校正しようとするドラ
イバＤＲから送られてくる校正パルスをプローブ３００
によって選択して送り込む。プローブ３００によって取
り込まれた校正パルスはプローブ３００に搭載されてい
る構成済みの基準コンパレータＣＰ−ＲＦで基準位相に
設定された基準ストローブパルスで打ち抜く、基準スト
ローブパルスの印加タイミングと校正パルスの、例えば
立上りの５０％の位置でタイミング判定器１４０の論理
判定結果が反転するように可変遅延回路ＤＹ３又はＤＹ
５の遅延時間を設定すればドライバＤＲの経路のタイミ
ング校正が完了する。同様に、立上りの５０％の位置で
あることの判定は、ＨとＬの確率が５０％になっている
ことによってなされてもよい。

図４は他の校正方法を説明する実施例であり、ブロッ
ク１１０、１２０、１３０、１４０の構成は図１におけ
る対応するブロックの構成と同様である。図４に示すタ
イミング校正方法は各ＩＣソケット２０３毎に基準タイ
ミングを与える基準ピンＰ−ＲＦを決め（ＩＣソケット
の何れか１つのピンを基準ピンと決めればよい）、この
基準ピンＰ−ＲＦに対応するコンタクトボード２０４上
のコンタクトパッド（図では基準ピンと同じＰ−ＲＦで
示してある）にプローブ３００を接触させて、ピンエレ
クトロニクス１３０の対応するドライバＤＲから基準ピ
ンＰ−ＲＦを通して校正パルスをプローブ３００に供給
して、プローブ３００の基準コンパレータＣＰ−ＲＦに
よって校正パルスのタイミングを測定し、このタイミン
グを基準タイミングと決める（即ち、遅延回路ＤＹ２を
制御して基準ストローブパルスのタイミングを決め
る）。次に、各ピンについてドライバＤＲからプローブ
３００に与えた校正パルスのタイミングが基準コンパレ
ータＣＰ−ＲＦの取り込みタイミングと一致するように
そのドライバに対応する可変遅延回路の遅延量を制御す
る。基準ドライバＤＲ−ＲＦに与える基準校正パルスの
タイミングは、前述の基準コンパレータＣＰ−ＲＦの取
り込みタイミングに対し、予め測定した基準コンパレー
タと基準ドライバ間の位相差を加算して決めればよい。
そのタイミングを基準タイミングと決め、次に他の各ピ
ンに対しプローブ３００から基準校正パルスを与えて対
応するコンパレータＣＰの取込タイミングを可変遅延回
路ＤＹ４、６により合わせ込んで校正を行う。

この校正方法を採る場合、基準ピンＰ−ＲＦと定めた
ピンの例えばドライバ系を基準とすれば、この基準と定
めたピンのドライバＤＲの系の初期遅延時間に他のピン
のドライバの遅延時間が校正されることになる。また、
初めに基準と定めたピンのドライバＤＲの遅延時間に各
ピンのコンパレータＣＰの取り込みのタイミングも校正
されることになり、そのＩＣソケット内の各ピンのドラ
イバ系及びコンパレータ系の双方の遅延時間が一定条件
に揃えられることになる。

ＩＣソケット毎に基準ピンと定めたドライバ系の遅延
時間に誤差が有ったとしても、その誤差はＩＣの試験に
は全く影響を与えない。つまり、被試験ＩＣのピンの相
互に位相差が無ければ試験には全く影響を与えないので
ある。必要なことは、被試験ＩＣのピン位置でのドライ
バからの印加試験パターンのタイミングがそろっている
ことと、応答信号に対するピン位置でのコンパレータの
取り込みタイミングがそろっていることであり、それら
の位相（遅延）の大きさは問題でない。従って、特定な
基準ピンを決めず、ドライバのタイミングを任意の固定
した基準タイミングに対し相対的に決め、同様にコンパ
レータのタイミングも任意の固定した基準タイミングに
対して相対的に決めてもよい。

例えば、基準校正パルスのタイミングと基準ストロー
ブパルスのタイミングをＤＹ１，ＤＹ２により任意の値
に固定しておき、ピンエレクトロニクス１３０の各ドラ
イバからの校正パルスのタイミングを基準コンパレータ
ＣＰ−ＲＦのタイミングにあわせるよう、遅延回路ＤＹ
３，ＤＹ５を調整する。コンパレータについては、基準
ドライバＤＲ−ＲＦから各ピンに基準構成パルスを与
え、その基準校正パルスのタイミングにピンエレクトロ
ニクス１３０の各コンパレータおん取り込みタイミング
（ストローブパルスタイミング）を一致させるよう可変
遅延回路ＤＹ４，ＤＹ６の遅延量を調整すればよい。

尚、図４の実施例では同一の自動位置決装置４００に
２個のプローブ３００Ａと３００Ｂを搭載し、２個のプ
ローブ３００Ａと３００Ｂを同時に駆動して２個のＩＣ
ソケット２０３のタイミング校正を平行して実行できる
ように構成した場合を示す。また１５０はキャリブレー
ションコントローラを示す。

図５は前述した各実施例のプローブ３００の他の構成
例を示す。プローブ３００に対する基準ストローブパル
ス供給線３０６と基準校正パルス供給線３０４を兼用
し、ストローブパルス印加時と校正パルス印加時はリレ
ースイッチＲＬ２，ＲＬ３を切り換える。また、図１に
おける校正制御部１４０内の可変遅延回路ＤＹ１，ＤＹ
２をプローブ３００内に移し、プローブ３００内の温度
を一定に保つ場合である。即ち、この例では基準ドライ
バＤＲ−ＲＦに基準校正パルスを与える可変遅延回路Ｄ
Ｙ１と、基準コンパレータＣＰ−ＲＦの比較判定結果の
取り込み用Ｄ型フリップフロップＤＦＦに基準ストロー
ブパルスを与える可変遅延回路ＤＹ２と、これらの双方
の信号に共通の遅延時間を与える可変遅延回路ＤＹＯを
プローブ３００に搭載し、これら各可変遅延回路ＤＹ
Ｏ，ＤＹ１，ＤＹ２と、基準ドライバＤＲ−ＲＦと基準
コンパレータＣＰ−ＲＦと、Ｄ型フリップフロップＤＦ
Ｆとを恒温槽１６０に格納し、これらを一定温度の環境
下に置き、温度変化による遅延時間の変動を抑える校正
とした場合を示す。１６１は恒温槽１６０の温度を一定
温度にコントロールする温度コントローラ、１６２は恒
温槽１６０の内部を加熱するための例えば発熱体、１６
３は恒温槽１６０内の温度を検出する温度センサを示
す。

１６４はＤＡ変換器を示す。このＤＡ変換器１６４は
ＩＣ試験回路装置１００から送られてくるデジタル設定
値が与えられて基準ドライバＤＲ−ＲＦが出力するパル
スの振幅値を設定する電圧ＶＩＨ，ＶＩＬと、基準コン
パレータＣＰ−ＲＦが出力する検出パルスの立上り、立
下りの遅延時間差を調整する調整回路１６５に与える制
御信号を出力する。つまり、この調整回路１６５は正相
側と逆相側に設けた定電流回路の電流値を設定すること
により検出パルスの立上り時にターンオンとなる回路側
と、検出パルスの立下り時にターンオンとなる回路側の
各アイドリング電流を調整することにより検出パルスの
立上り側と立下り側の遅延時間を調整し、その遅延時間
を同一値に合わせ込むために設けられる。

１６６はリレーＲＬ１，ＲＬ２，ＲＬ３を制御するリ
レー制御回路である。１６７はスプリングコンタクト３
０３に印加される信号の波形をモニタする場合の信号取
出し端子を示す。この信号出力端子にオシロスコープを
接続することにより波形をモニタすることができる。

尚、図５までの実施例ではプローブ３００に搭載した
基準ドライバＤＲ−ＲＦの出力端子と、基準コンパレー
タＣＰ−ＲＦの入力端子をプローブ３００の内部で直接
接続して校正を行う場合の実施例を示したが、この構造
にした場合は共通のスプリングコンタクト３０３から入
力された信号が分岐点で分岐してドライバ側とコンパレ
ータ側に供給されるから、分岐点で反射が発生し、反射
のために波形劣化を起すおそれがある。

また基準ドライバＤＲ−ＲＦから基準コンパレータＣ
Ｐ−ＲＦに校正パルスを供給して基準ドライバＤＲ−Ｒ
Ｆと基準コンパレータＤＲ−ＲＦのタイミングを校正す
る場合にスプリングコンタクト３０３の先端までの信号
伝搬時間が含まれない状態で校正されるから、この分の
誤差が発生するおそれがある。

このため図６に示すプローブ３００の実施例では、基
準ドライバＤＲ−ＲＦの出力端子と、基準コンパレータ
ＣＰ−ＲＦの入力端子を別々に設けたスプリングコンタ
クト３０３Ａと３０３Ｂに接続し、この別々に設けたス
プリングコンタクト３０３Ａと３０３Ｂをコンタクトボ
ード２０４に接触させて校正を行うように構成した場合
を示す。

従ってこの場合には例えば図７に示すようにコンタク
トボード２０４上の任意の位置にショートパッド２０５
を設け、このコンタクトボード２０４にスプリングコン
タクト３０３Ａと３０３Ｂを接触させてスプリングコン
タクト３０３Ａと３０３Ｂの先端をショートさせ、この
状態でプローブ３００に搭載した基準ドライバＤＲ−Ｒ
Ｆと基準コンパレータＣＰ−ＲＦの校正を行えばよい。

従って、この図６に示した実施例によれば基準ドライ
バＤＲ−ＲＦの出力側及び基準コンパレータＣＰ−ＲＦ
の入力側には分岐点が存在しないので反射の発生がな
く、波形の劣化を防ぐことができる。

更に、基準ドライバＤＲ−ＲＦと基準コンパレータＣ
Ｐ−ＲＦの校正はスプリングコンタクト３０３Ａと３０
３Ｂの先端までを含めて校正するから、コンタクトボー
ド２０４にスプリングコンタクト３０３Ａ，３０３Ｂの
先端を接触させて校正を行うピンエレクトロニクス１３
０上のドライバＤＲ及びコンパレータＣＰの校正条件と
合致し、この点でも校正精度を向上することができる。

また、図５と図６に示した実施例では温度コントロー
ラ１６１，ＤＡ変換器１６４，リレー制御回路１６６等
をプローブ３００に搭載した例を示したが、これは必ず
しもプローブ３００に搭載する理由はなく、図４に示し
たキャリブレーションコントローラ１５０に格納して構
成することができることは容易に理解できよう。

図８は図４に示した校正制御部１４０の具体的構成例
を示す。校正制御部１４０はこの例ではキャリブレーシ
ョン・サイクル・コントローラＣＡＬＣＯＮと、可変遅
延回路ＤＹ１，ＤＹ２と基準コンパレータＣＰ−ＲＦに
入力される信号のタイミングとストローブパルスＳＴＢ
のタイミングが一致したか否かを判定するタイミング判
定器１５０とによって構成した場合を示す。

キャリブレーション・サイクル・コントローラＣＡＬ
ＣＯＮはどのテスト周期でタイミング校正を実行するか
を制御する制御信号を生成する。可変遅延回路ＤＹ１と
ＤＹ２は整数遅延時間発生部Ｍの端数遅延時間発生部Ｐ
Ｓと、ゲートＧとによって構成される。

整数遅延発生部Ｍは例えばシフトレジスタと、このシ
フトレジスタの各段の出力を選択して取り出すセレクタ
とによって構成することができる。シフトレジスタによ
ってテスト周期ＴＳを規定するレートクロックＲＡＴを
基準クロックＲＦＬの周期に同期させて遅延させ、設定
された遅延データＤＡＴ１又はＤＡＴ２の中の基準クロ
ックＲＦＬの周期の整数倍の時間に対応した時間後にレ
ートクロックＲＡＴを出力する段からセレクタによって
取り出し、この遅延したレートクロックＲＡＴをゲート
信号としてゲートＧの一つの入力端子に入力する。

端数遅延時間発生部ＰＳは基準クロックＲＦＬの位相
を高分解能で位相シフトさせる回路によって構成され、
遅延データＤＡＴ１とＤＡＴ２の中の基準クロックＲＦ
Ｌの１周期より小さい値の端数値に対応した遅延時間
（位相シフト量）を持つパルス列を生成する。

ゲートＧは整数遅延時間発生部Ｍで生成したゲート信
号で端数遅延時間発生部ＰＳで生成したパルス列の中の
対応するパルスを抽出し、遅延データＤＡＴ１とＤＡＴ
２に対応した遅延時間が与えられた校正パルスＣＡＬＰ
とストローブパルスＳＴＢとを出力する。

図９にその様子を示す。図９Ａは基準クロックＲＦ
Ｌ、図９ＢはレートクロックＲＡＴを示す。整数遅延時
間発生部ＭはレートクロックＲＡＴを基準クロックＲＦ
Ｌの１周期Ｔの整数倍の時間（図の例では３Ｔ）遅延し
た整数遅延パルス（図９Ｃ）を生成する。

この整数遅延パルスと端数遅延パルス（図９Ｅ）をゲ
ートＧ１又はＧ２に入力し、整数遅延パルスによって端
数遅延パルスを抽出することにより、整数遅延時間３Ｔ
に端数遅延量φとを加算した遅延時間３Ｔ＋φを持つパ
ルス（図９Ｆ）を得る。このパルスを校正パルスＣＡＬ
Ｐ又はストローブパルスＳＴＢとしてプローブ３００に
搭載した基準ドライバＤＲ−ＲＦ又は基準コンパレータ
ＣＰ−ＲＦに入力する。

尚、図９の例では図９Ｃに示す整数遅延パルスを端数
遅延パルスに同期化し、ゲートＧ１，Ｇ２で整数遅延パ
ルスの中央部分で端数遅延パルスをゲートするように位
相合せ（図９Ｄ）を行った場合を示す。

図１０に端数遅延時間発生部ＰＳの実施例を示す。こ
の実施例では電圧制御発振器ＶＣＯと、一対の分周器Ｄ
ＶＤ１及びＤＶＤ２と、位相比較器ＰＨＤと、アナログ
加算器ＡＤＤと、低域通過フィルタＦＩＬと、アナログ
加算器ＡＤＤに位相シフト電圧ＶＳを与えるＤＡ変換器
ＤＡＣとによって構成した場合を示す。

この回路は一般によく知られているフェイズロックル
ープ（ＰＬＬ）を構成している。入力端子Ｔinに基準ク
ロックＲＦＬを入力し、必要に応じて分周器ＤＶＤ１で
分周し、その分周出力を位相比較器ＰＨＤの一方の入力
端子に入力する。

位相比較器ＰＨＤの他方の入力端子には電圧制御発振
器ＶＣＯの発振信号を分周器ＤＶＤ２で分周し、その分
周出力を入力する。分周器ＤＶＤ１とＤＶＤ２の分周比
は等しい分周比とされる。従って位相比較器ＰＨＤに入
力される信号の周波数は同一周波数に設定され、その同
一周波数の信号の位相差を位相比較器ＰＨＤで比較し、
その位相比較出力がアナログ加算器ＡＤＤの一方の入力
端子に供給される。

アナログ加算器ＡＤＤの他方の入力端子にはＤＡ変換
器ＤＡＣから端数遅延時間を設定するための制御電圧Ｖ
Ｓを供給する。アナログ加算器ＡＤＤの出力側に低域通
路フィルタＦＩＬが接続され、低域通過フィルタＦＩＬ
で平滑化された電圧信号ＣＶを取り出し、その電圧信号
ＣＶを電圧制御発振器ＶＣＯの電圧制御端子に入力し、
電圧制御発振器ＶＣＯの発振位相を制御する。

このフェイズロックループＰＬＬはアナログ加算器Ａ
ＤＤの出力がゼロになるように閉帰還ループが構成され
る。従って位相比較器ＰＨＤの出力と、ＤＡ変換器ＤＡ
Ｃの出力とが互いに逆極性の関係を保って同一値を維持
するように動作する。

つまり、ＤＡ変換器ＤＡＣの出力が０Ｖであった場合
は電圧制御発振器ＶＣＯは基準クロックＲＦＬと同一位
相のパルス列を出力し、位相比較器ＰＨＤの出力もＯＶ
となる。ＤＡ変換器ＤＡＣの出力に例えば１ｍＶを発生
させると、位相比較器ＰＨＤは−１ｍＶを発生し、電圧
制御発振器ＶＣＯは基準クロックＲＦＬから−１ｍＶの
位相比較出力を発生させる位相（遅れ位相）にシフトさ
れる。

従って、ＤＡ変換器ＤＡＣから＋１ｍＶずつ変化する
電圧信号を入力することにより電圧制御発振器ＶＣＯが
発振するパルス列は−１ｍＶの分解能に対応する量ずつ
位相がシフトされる。位相比較器ＰＨＤの変換係数が例
えば１ＰＳ／１ｍＶであったとすると、ＤＡ変換器ＤＡ
Ｃから＋１ｍＶずつ増加する信号を入力することによ
り、電圧制御発振器ＶＣＯが発振するパルス列の位相は
１ＰＳずつ遅延方向に位相がシフトされることになる。

ＤＡ変換器ＤＡＣが例えば１２ビットのＤＡ変換器で
最下位ビットの出力分解能が１ｍＶであるものとする
と、１ｍＶ〜４０９６ｍＶの電圧を出力する。従って、
電圧制御発振器ＶＣＯが発振するパルス列の位相は基準
クロックＲＦＬと同一位相の状態から４０９６ＰＳ遅延
した位相差まで遅延させることができる。

フェイズロックループを用いることにより広い範囲に
わたって電圧制御発振器ＶＣＯが発振するパルス列の位
相を遅延させることができ、このパルス列の中の整数遅
延時間で発生する整数遅延時間で特定したパルスを校正
パルスＣＡＬＰ或はストローブパルスＳＴＢとして抽出
するから、高分解能を保持したまま校正パルスＣＡＬＰ
或いはストローブパルスＳＴＢとして利用することにな
り、タイミングの精度が高い校正パルスＣＡＬＰ及びス
トローブパルスＳＴＢを得ることができる。

発明の効果以上説明したように、この発明によればＩＣ試験回路
装置１００が元々装備している信号の発生タイミングを
規定のタイミングに設定することができる機能及び入力
される信号のタイミングを測定できる機能を利用するか
ら、タイミング校正装置を安価に作ることができる。然
もドライバ系、コンパレータ系の何れの校正も直接波を
利用して校正するから校正精度は高い。従って、安価で
精度の高いＩＣ試験装置の構成装置を提案することがで
きる利点が得られる。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/28 G01R 31/319 G01R 35/00

Claims

(57)【特許請求の範囲】

【請求項１】基準コンパレータを有するプローブを使っ
たＩＣ試験装置のタイミング校正方法であり、以下のス
テップを含む： (a) 上記プローブによりＩＣソケットの各ピンに外部か
ら順次選択的に接触し、 (b) 上記ＩＣ試験装置のドライバから上記ＩＣソケット
の各ピンに校正パルスを印加し、 (c) 上記プローブの上記基準コンパレータにより上記ド
ライバから各ピンに印加された上記校正パルスを上記基
準コンパレータに与えられる基準ストローブパルスのタ
イミングで取り込み、 (d) 上記校正パルスのタイミングと上記基準ストローブ
パルスのタイミングとの偏差を求め、 (e) 上記偏差が予め予定した値になるように上記ドライ
バの各信号経路に設けた可変遅延回路の遅延時間を調整
する。
【請求項２】請求項１記載のタイミング校正方法におい
て、上記プローブは更に基準ドライバを有しており、上
記方法は更に以下のステップを含む： (f) 上記プローブによりＩＣソケットの各ピンに外部か
ら順次選択的に接触し、 (g) 上記プローブの上記基準ドライバから上記ＩＣソケ
ットの各ピンに基準校正パルスを印加し、 (h) 上記ＩＣ試験装置の各コンパレータにより、上記基
準ドライバから各ピンに印加された上記基準校正パルス
を上記コンパレータに与えられるストローブパルスのタ
イミングで取り込み、 (i) 上記基準校正パルスのタイミングと上記ストローブ
パルスのタイミングとの偏差を求め、 (j) 上記偏差が予め予定した値になるように上記ストロ
ーブパルスの信号経路に挿入したタイミング校正用可変
遅延回路の遅延時間を調整する。
【請求項３】請求項１又は２記載のタイミング校正方法
において、上記ステップ(a) に先だって上記基準ストロ
ーブパルスのタイミングが上記ＩＣソケットの予め決め
た基準ピンから与えられた校正パルスのタイミングと合
致するように上記基準ストローブパルスの信号経路に挿
入したタイミング校正用可変遅延回路の遅延時間を予め
調整するステップを含む。
【請求項４】請求項２記載のタイミング校正方法におい
て、上記ステップ(f) に先だって上記基準ドライバから
の基準校正パルスのタイミングが上記ＩＣソケットの予
め決めた基準ピンに対応するコンパレータに与えるスト
ローブパルスのタイミングと合致するように上記基準校
正パルスの信号経路に挿入したタイミング校正用可変遅
延回路の遅延時間を予め調整するステップを含む。
【請求項５】請求項２記載のタイミング校正方法におい
て、上記ステップ(a) に先だって上記基準ドライバから
出力する基準校正パルスのタイミングと上記基準コンパ
レータに与える基準ストローブパルスのタイミングが合
致するように上記基準校正パルスの信号経路に挿入され
たタイミング校正用可変遅延回路の遅延時間と上記基準
ストローブパルスの信号経路に挿入したタイミング校正
用可変遅延回路の遅延時間のいずれか一方を調整するス
テップを含む。
【請求項６】基準ドライバを有するプローブを使ったＩ
Ｃ試験装置のタイミング校正方法であり、以下のステッ
プを含む： (a) 上記プローブによりＩＣソケットの各ピンに外部か
ら順次選択的に接触し、 (b) 上記プローブの上記基準ドライバから上記ＩＣソケ
ットの各ピンに基準校正パルスを印加し、 (c) 上記ＩＣ試験装置の各コンパレータにより、上記基
準ドライバから各ピンに印加された上記基準校正パルス
を上記コンパレータに与えられるストローブパルスのタ
イミングで取り込み、 (d) 上記基準校正パルスのタイミングと上記ストローブ
パルスのタイミングとの偏差を求め、 (e) 上記偏差が予め予定した値になるように上記ストロ
ーブパルスの信号経路に挿入したタイミング校正用可変
遅延回路の遅延時間を調整する。
【請求項７】請求項６記載のタイミング校正方法におい
て、上記ステップ(a) に先だって上記基準ドライバから
の基準校正パルスのタイミングが上記ＩＣソケットの予
め決めた基準ピンに対応するコンパレータに与えるスト
ローブパルスのタイミングと合致するように上記基準校
正パルスの信号経路に挿入したタイミング校正用可変遅
延回路の遅延時間を予め調整するステップを含む。
【請求項８】被試験ＩＣが装着されるＩＣソケットの各
ピンに対応して設けられ、被試験ＩＣの入力端子に試験
パターン信号を印加するドライバと、各上記ピンに対応
して設けられ、上記被試験ＩＣの出力端子に出力される
応答出力信号の論理値をストローブパルスの印加タイミ
ングにおいて取り込むコンパレータとを有し、上記コン
パレータが取り込んだ応答信号が予定した期待値と一致
するか否かを判定して上記被試験ＩＣが正常に動作して
いるか否かを試験する、校正機能を有するＩＣ試験装置
であり、上記ＩＣソケットの各ピンに順次選択的に接触するプロ
ーブと、上記プローブに搭載され、上記プローブが接触した上記
ＩＣソケットのピンに印加される信号を基準ストローブ
パルスのタイミングで取り込む基準コンパレータと、各上記ドライバの信号経路に設けられ、上記ＩＣソケッ
トのピンに与える信号の遅延時間を調整するドライバ可
変遅延回路と、各上記コンパレータに与えるストローブパルスの信号経
路に設けられ、上記ストローブパルスの遅延時間を調整
するストローブ可変遅延回路と、上記基準コンパレータで取り込んだ信号の論理値を期待
値と比較し、上記ドライバから上記ＩＣソケットのピン
に印加された校正パルスの位相が上記基準ストローブパ
ルスの基準タイミングに一致するように上記ドライバ可
変遅延回路を制御する校正制御手段、とを含む。
【請求項９】請求項８に記載のＩＣ試験装置において、
上記プローブは上記ＩＣソケットのピンに基準校正パル
スを印加する基準ドライバを更に含み、上記校正制御手
段は上記ＩＣソケットの各ピンに与える上記基準校正パ
ルスのタイミングとそのピンに対応する上記コンパレー
タに与えるストローブパルスのタイミングとが一致する
ように上記ストローブ可変遅延回路を制御する。
【請求項１０】請求項９に記載のＩＣ試験装置におい
て、上記基準ドライバの信号経路に設けられ、上記基準
校正パルスのタイミングを調整する基準校正パルス可変
遅延回路と、上記基準ストローブパルスの信号経路に設
けられ、上記基準コンパレータに与える上記基準ストロ
ーブパルスのタイミングを調整する基準ストローブパル
ス可変遅延回路とを含む。
【請求項１１】請求項１０に記載のＩＣ試験装置におい
て、上記プローブは上記ＩＣソケットが装着されたテス
トヘッド上をＸ，Ｙ，Ｚ方向に移動する自動位置決装置
に支持されて移動し、上記ＩＣソケットの各ピンに自動
的に接触して上記ＩＣ試験装置のドライバ系及びコンパ
レータ系の各タイミング校正を実行する。
【請求項１２】請求項１１に記載のＩＣ試験装置におい
て、上記プローブを複数設け、これら複数のプローブの
それぞれを複数のＩＣソケットに自動的に接触させ、各
ＩＣソケットに接続されたドライバ系及びコンパレータ
系の各タイミング校正を同時に平行して実行する。
【請求項１３】請求項１１に記載のＩＣ試験装置におい
て、上記プローブに搭載した基準ドライバの出力端子及
び基準コンパレータの入力端子を別々に設けたコンタク
トに接続し、基準ドライバの出力と基準コンパレータの
入力を独立したコンタクトを通じて上記ＩＣソケットの
各ピンに接触させてタイミング校正を行う構成とされて
いる。
【請求項１４】請求項１３に記載のＩＣ試験装置におい
て、上記コンタクトの移動面上にショートパッドを設
け、このショートパッドに上記基準ドライバの出力端子
に接続したコンタクト及び基準コンパレータの入力端子
に接続したコンタクトを接触させてショートさせ、基準
ドライバから出力した基準校正パルスをショートパッド
を通じて基準コンパレータに入力し、基準ドライバ又は
基準コンパレータの何れか一方のタイミングを校正する
構成とされている。
【請求項１５】請求項８乃至１４のいずれかに記載のＩ
Ｃ試験装置において、上記プローブに搭載されるコンパ
レータの後段に上記コンパレータが出力する検出パルス
の立上り、立下りの遅延時間差を調整する調整回路が設
けられている。
【請求項１６】請求項１４に記載のＩＣ試験装置におい
て、上記タイミング校正用の可変遅延回路はフェイズロ
ックループと、このフェイズロックループを構成する電
圧制御発振器の発振位相を微細に変移させる加算手段を
具備して構成した端数遅延時間発生部と、上記フェイズ
ロックループに与えられる基準周波数を持つパルス列の
パルスの周期の整数倍の遅延時間を発生する整数遅延時
間発生部とによって構成されている。
【請求項１７】請求項１０乃至１４のいずれかに記載の
ＩＣ試験装置において、上記プローブに恒温槽を搭載
し、この恒温槽内に上記基準ドライバ、上記基準コンパ
レータ、上記基準校正パルス可変遅延回路、及び上記基
準ストローブパルス可変遅延回路を格納し、温度を一定
値に維持する構成とされている。