JPH0691466B2

JPH0691466B2 - A / D converter

Info

Publication number: JPH0691466B2
Application number: JP60171023A
Authority: JP
Inventors: 務加本; 幸雄赤沢; 力脇本; 邦康河原田
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1985-08-05
Filing date: 1985-08-05
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: JPS6232724A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、高速、高精度を実現することが可能なA/D変
換器に関する。The present invention relates to an A / D converter capable of realizing high speed and high accuracy.

〔従来技術〕[Prior art]

第３図に従来の並列形A/D変換器の原理的構成を示す。
ディジタル出力Ｎビットの例では、2^N−１個の比較器で
なる比較器群１に基準電圧V_RT、V_RBの電位差を基準抵抗
Ｒの抵抗群２で分割した基準電圧を加え、アナログ入力
電圧A_inのレベルを検出する。2^N−１個の比較器のう
ち、電圧A_inより低い比較電圧のものの出力は「１」と
なり、電圧A_inより高い比較電圧のものの出力は「０」
となる。FIG. 3 shows the principle configuration of a conventional parallel type A / D converter.
In the case of the digital output N-bit example, a reference voltage obtained by dividing the potential difference between the reference voltages V _RT and V _RB by the resistance group 2 of the reference resistance R is added to the comparator group 1 including 2 ^N −1 comparators, and the analog input Detects the level of voltage A _in . Of the 2 ^N −1 comparators, the output of the comparison voltage lower than the voltage A _in is “1”, and the output of the comparison voltage higher than the voltage A _in is “0”.
Becomes

アンド回路群３のアンド回路では、2^N−１個の比較器の
うち、出力「１」のものと出力「０」のものの切り替わ
りを検出したもののみ出力「１」を発生し、他は出力
「０」を発生する。このアンド回路は、イクスクリュー
シブオア（以下、EX−ORと称する。）で同機能を実現す
る例もある。符号化回路４は、アンド回路出力の「１」
に対応してディジタル出力D_n〜D₁を出力する。In the AND circuit of the AND circuit group 3, among the 2 ^N −1 comparators, only the one that detects the switching between the output “1” and the output “0” generates the output “1”, and the others output. Generates "0". There is also an example in which this AND circuit realizes the same function by an X-screw or (hereinafter referred to as EX-OR). The encoding circuit 4 has an AND circuit output of "1".
Corresponding to, the digital output D _n ~ D ₁ is output.

このような並列形A/D変換器において、従来の符号化回
路４は、次の表１にディジタル出力４ビットの例で示す
ような自然２進コードを発生せしめる回路が用いらいて
きた。In such a parallel type A / D converter, the conventional encoding circuit 4 has used a circuit for generating a natural binary code as shown in the following table 1 as an example of digital output 4 bits.

この表１において、b₁〜b₄はディジタル出力である。ま
た、a₁〜a₁₅はアンド回路の出力端子であり、正常動作
時にはこのうちどれか１つが出力「１」か、或いは全て
が出力「０」の状態をとる。本符号化回路４では、アン
ド回路の出力「１」に対応して、b₁〜b₄は自然２進コー
ドとなるよう、具体的な回路では、a₁〜a₁₅のアンド回
路出力に対して、b₄出力はa₈〜a₁₅の出力のオア、b₃出
力はa₄〜a₇、a₁₂〜a₁₅の出力のオア、b₂出力はa₂、a₃、
a₆、a₇、a₁₀、a₁₁、a₁₄、a₁₅の出力のオア、b₁出力は
a₁、a₃、a₅、a₇、a₉、a₁₁、a₁₃、a₁₅の出力のオアをと
ることにより、ディジタル出力を得ている。 In Table 1, b _{1 to} b ₄ are digital outputs. Further, a ₁ ~a ₁₅ is an output terminal of the AND circuit, one any of this at the time of normal operation but if the output "1", or all take the state of the output "0". In the coding circuit 4, corresponding to the output of the AND circuit "1", as b ₁ ~b ₄ is that a natural binary code, in a specific circuit, to the AND circuit output of a ₁ ~a ₁₅ Te, b ₄ outputs OR of the output of a ₈ ~a _15, b ₃ outputs a ₄ ~a _7, a ₁₂ OR of the output of ~a _15, b ₂ output a _2, a _3,
_{_{_{a 6, a 7, a 10}}} , a 11, a 14, OR of the output of a _15, b ₁ output
The digital output is obtained by taking the OR of the outputs of a ₁ , a ₃ , a ₅ , a ₇ , a ₉ , a ₁₁ , a ₁₃ , and a ₁₅ .

しかしながら、変換速度が100MHzを超えるような超高速
A/D変換器の符号化回路にこのようなコード化手法を用
いる場合には、次のような問題がある。However, the conversion speed is over 100MHz
When such a coding method is used for the coding circuit of the A / D converter, there are the following problems.

超高速動作では、配線による信号伝播の遅延差、クロッ
ク信号の遅延差、或いはゆらぎ等により、比較器の動作
が不揃いとなり、アナログ入力に対応する出力「１」と
出力「０」との切り替わり点が本来１箇所のみのもの
が、複数生じることがある。このことは、アンド回路の
出力が同時に複数の「１」を生じることを意味し、本来
の出力コードに対して誤った出力コード（コードの飛
び）を発生することになる。In ultra-high-speed operation, the comparator operation becomes uneven due to signal propagation delay differences due to wiring, clock signal delay differences, fluctuations, etc., and the switching point between output "1" and output "0" corresponding to analog input. However, there are cases where a plurality of items originally have only one place. This means that the output of the AND circuit produces a plurality of "1" s at the same time, and an erroneous output code (code skip) is generated with respect to the original output code.

例えば、表１で本来a₇の出力のみが「１」となるべきと
ころ、同時にa₉の出力も「１」になった場合を想定する
と、b₄〜b₁は「0111」となるべきが、「1111」となり、
a₁₅の出力と誤ってしまう。また、本来a₆のみが「１」
となるところをa₈が同時に「１」となると「0110」が
「1110」とa₁₄に誤ってしまう。これが、精度劣化の大
きな要因となる。For example, when it should only output original in Table 1 a ₇ becomes "1", assuming that becomes "1" the output of a ₉ simultaneously, b ₄ ~b ₁ is to be a "0111" , "1111",
I am mistaken for the output of a ₁₅ . Also, originally only a ₆ is “1”
When a ₈ becomes “1” at the same time, “0110” becomes “1110” and a ₁₄ erroneously. This is a major cause of accuracy deterioration.

このような問題を改善する従来の一手法として、次の表
２に示すグレイコード（交番２進コード）と呼ばれる符
号化手法がある。As a conventional method for improving such a problem, there is an encoding method called Gray code (alternating binary code) shown in Table 2 below.

この符号化手法においては、自然２進コードと同様に
a₇、a₉が同時に「１」を発生した場合を想定すると、g₄
〜g₁は「0100」となるべきが「1101」となり、a₉の出力
と誤る。a₆とa₈の同時発生に対しても「0101」が「110
1」となり、a₉の出力と誤る。いずれも、前記した表１
に比較してコードの飛びが大幅に改善されることがわか
る。 In this encoding method, similar to the natural binary code,
If it is assumed that a _7, a ₉ has generated the "1" at the same time, g ₄
~ G ₁ should be "0100" but becomes "1101", which is mistaken as the output of a ₉ . Even if a ₆ and a ₈ occur at the same time, "0101" becomes "110".
It becomes 1 ”and is mistaken as the output of a ₉ . Both are shown in Table 1 above.
It can be seen that the code jump is significantly improved compared to.

しかしながら、本手法は、出力コードを自然２進コード
に変換するためには、第４図に示すような縦続接続のEX
−OR回路5₁〜5₃が必要であり、下位ビットが設定するま
で時間を要し、高速化に対して制約となる。また、グレ
イコードのままでディジタル処理が可能な場合であって
も、次にD/A変換を行う場合にはやはりコード変換回路
を介さないとD/A変換器の構成が複雑となる欠点があ
る。However, in order to convert the output code to the natural binary code, this method uses EX in cascade connection as shown in FIG.
-OR circuits 5 _{1 to} 5 ₃ are required, and it takes time for the lower bits to be set, which is a limitation for speeding up. Further, even if the digital processing can be performed with the gray code as it is, the D / A converter configuration becomes complicated when the D / A conversion is performed next time without the code conversion circuit. is there.

〔発明の目的〕[Object of the Invention]

本発明は以上のような点に鑑みてなされたもので、その
目的はビット誤りの減少化を図り、同時に符号化の高速
化を達成したA/D変換器を提供することである。The present invention has been made in view of the above points, and an object thereof is to provide an A / D converter that reduces bit errors and at the same time achieves high-speed encoding.

〔発明の構成〕[Structure of Invention]

本発明は、アナログ電圧信号を入力する比較器群と、該
比較器群の個々の比較器に異なった基準電圧を与える抵
抗群と、上記比較器群の異なる出力を出す隣接する比較
器を検出するための論理回路群と、該論理回路群の出力
を受けて自然２進コードのデジタル信号を出力する符号
化回路とからなる並列型のA/D変換器において、上記符
号化回路を、自然２進コードおよびグレイコードの両者
と異なる疑似グレイコードを発生する疑似グレイコード
発生部と、該疑似グレイコード発生部で発生した疑似グ
レイーコードを自然２進コードに変換するコード変換部
とから構成し、該コード変換部が、最上位の第ｎビット
を除く他のビットについて第ｋビット目の出力と第ｋ＋
１ビット目の出力との排他的論理和を第ｋビット目の本
出力としてこれを自然２進コードとし、上記最上位の第
ｎビットのみはそのまま自然２進コードと同一とするコ
ード変換を行なうようにしたものである。The present invention detects a comparator group that inputs an analog voltage signal, a resistor group that gives different reference voltages to the individual comparators of the comparator group, and an adjacent comparator that outputs different outputs of the comparator group. In a parallel A / D converter including a logic circuit group for performing the above operation and an encoding circuit for receiving the output of the logic circuit group and outputting a digital signal of a natural binary code, the encoding circuit is A pseudo gray code generator that generates a pseudo gray code different from both a binary code and a gray code, and a code converter that converts the pseudo gray code generated by the pseudo gray code generator into a natural binary code Then, the code conversion unit outputs the kth bit and the k + th bit for bits other than the highest nth bit.
The exclusive OR with the output of the 1st bit is used as the main output of the kth bit, and this is used as the natural binary code, and code conversion is performed so that only the above nth bit of the highest order is the same as the natural binary code. It was done like this.

〔実施例〕〔Example〕

本発明では、符号化回路を自然２進コードおよびグレイ
コードの両者と異なる疑似グレイコードを発生する疑似
グレイコード発生部と、該疑似グレイコード発生部で発
生した疑似グレイ−コードを自然２進コードに変換する
コード変換部とから構成する。In the present invention, the encoding circuit uses a pseudo-Gray code generator that generates a pseudo-Gray code different from both the natural binary code and the Gray code, and a pseudo-Gray-code generated by the pseudo-Gray code generator is a natural binary code. And a code conversion unit for converting to.

そして、そのコード変換部で、疑似グレイコードC_n、C
_n-1、・・・・、C₁を自然２進コードb_n、b_n-1、・・・
・、b₁に対して、C_n＝b_n、C_k＋C_k+1＝b_k（但し、ｋ≦ｎ
−１）となるようにコード変換することが最も特徴とす
るところであり、従来のようにグレイコードg_n、g_n-1、
・・・、g₁において、g_n＝b_n、g_k＝b_k＋b_k+1となるよう
にコード変換するのと異なる。Then, in the code conversion unit, pseudo Gray codes C _n and C
_{n-1, ····,} a C ₁ natural binary code _{_{b n, b n-1,}} ···
.., b ₁ with C _n = b _n , C _k + C _{k + 1} = b _k (where k ≦ n
-1) is most characterized by performing code conversion so that the gray codes g _n , g _n-1 ,
... is different from the code conversion in g _{1 so} that g _n = b _n and g _k = b _k + b _{k + 1} .

次の表３は本発明の一実施例の符号化手法を説明する表
であり、この表３に示す符号化は、疑似グレイコード発
生部によって行なわれる。The following Table 3 is a table for explaining the coding method according to the embodiment of the present invention. The coding shown in Table 3 is performed by the pseudo Gray code generator.

この表３において、C₄〜C₁はディジタル出力、a₁〜a₁₅
はアンド回路の出力端子である。従来回路と同様に本来
a₇のみが出力「１」となるところをa₉が同時に「１」と
なった場合を想定すると、C₄〜C₁が「0101」となるべき
ところが「1111」となり、a₈と誤る。また、a₆、a₈が同
時に「１」となった場合も、「0100」となるべきところ
が「1111」となってa₈と誤る。従って、グレイコードと
同様、本コードでも自然２進コードに比較してコードの
飛びが大幅に改善できることがわかる。 In Table 3, C _{4 to} C ₁ are digital outputs, and a _{1 to} a ₁₅
Is an output terminal of the AND circuit. Originally like the conventional circuit
When the place where only a ₇ becomes the output "1" is assumed that a ₉ becomes "1" at the same time, C ₄ -C ₁ is a place to be a "0101" mistaken as "1111" and, a _8. Also, even if a ₆ and a ₈ both become “1” at the same time, the place that should be “0100” becomes “1111” and is mistaken as a ₈ . Therefore, similar to the Gray code, it can be seen that this code can greatly improve code skipping as compared with the natural binary code.

第１図は本実施例での疑似グレイコード（上記表３のコ
ード）を自然２進コードに変換ために使用するコード変
換部の回路を示す図である。この回路では、EX−OR回路
6₁〜6₃を１段介在させるのみで、自然２進コードが得ら
れることから、高速動作の大きな制約とはならない。FIG. 1 is a diagram showing a circuit of a code conversion unit used for converting the pseudo Gray code (the code in Table 3 above) in the present embodiment into a natural binary code. In this circuit, the EX-OR circuit
Natural binary code can be obtained only by interposing 6 _{1 to} 6 ₃ in one stage, so that it is not a major limitation of high-speed operation.

次の表４はディジタル出力を５ビットとする場合の別の
実施例の符号化手法を示すものである。この表４に示す
符号化も疑似グレーコード発生部によって行なわれる。
ディジタル出力はC₅〜C₁、アンド回路の出力端子はa₁〜
a₃₁である。Table 4 below shows an encoding method of another embodiment when the digital output is 5 bits. The encoding shown in Table 4 is also performed by the pseudo gray code generator.
Digital output is C _{5 to} C ₁ , and AND circuit output terminal is a ₁ to
a ₃₁ .

この表４において、ディジタル出力C₂、C₁については、
自然２進コードそのままを用いている。従って、この表
４により得られた疑似グレイコードを自然２進コードに
変換するコード変換部の回路は、第２図に示すように、
C₂、C₁について7₁、7₂に示すようなEX−OR回路を介さな
い構成となる。これは、ディジタル出力の下位ビットは
アナログ入力の変化に対するコードの飛びに与える影響
が小さいことから、高速化や素子数低減化を図る上で自
然２進コードをそのまま用いることが有効な場合がある
からである。しかし、このような構成についても、本発
明の態様に含まれることは勿論である。 In Table 4, digital outputs C ₂ and C ₁ are
The natural binary code is used as it is. Therefore, the circuit of the code conversion unit for converting the pseudo Gray code obtained from Table 4 into a natural binary code is as shown in FIG.
With respect to C ₂ and C ₁ , an EX-OR circuit as shown in 7 ₁ and 7 ₂ is not provided. This is because the lower bits of the digital output have a small effect on the jump of the code with respect to the change of the analog input, and therefore it may be effective to use the natural binary code as it is for the purpose of speeding up and reducing the number of elements. Because. However, it goes without saying that such a configuration is also included in the aspect of the present invention.

〔発明の効果〕〔The invention's effect〕

以上のように本発明によれば、ディジタル出力コードの
飛びに対して自然２進コードに比較して大幅な改善が可
能となり、しかも速度特性を損なうことなく自然２進コ
ードに変換できるので、100MHzを超える超高速の変換速
度のA/D変換器に適用して、精度向上の効果が期待でき
る。As described above, according to the present invention, the jump of the digital output code can be greatly improved as compared with the natural binary code, and further, the conversion to the natural binary code can be performed without deteriorating the speed characteristic. It can be applied to A / D converters with super-high conversion speeds that exceed, and expected to improve accuracy.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例の符号化手法によるディジタ
ル出力を自然２進コードに変換する回路図、第２図は別
の実施例の符号化手法によるディジタル出力を自然２進
コードに変換する回路図、第３図は一般的な並列形A/D
変換器の構成を示す回路図、第４図は従来の符号化手法
によるディジタル出力を自然２進コードに変換する回路
図である。１…比較器群、２…基準抵抗群、３…アンド回路群、４
…符号化回路、5₁〜5₃、6₁〜6₃、7₁、7₂…EX−OR回路。FIG. 1 is a circuit diagram for converting a digital output by a coding method according to an embodiment of the present invention into a natural binary code, and FIG. 2 is a circuit diagram for converting a digital output by a coding method according to another embodiment into a natural binary code. Fig. 3 shows the general parallel type A / D.
FIG. 4 is a circuit diagram showing the configuration of the converter, and FIG. 4 is a circuit diagram for converting a digital output by a conventional encoding method into a natural binary code. 1 ... Comparator group, 2 ... Reference resistance group, 3 ... AND circuit group, 4
... Encoding circuit, 5 _{1 to} 5 ₃ , 6 _{1 to} 6 ₃ , 7 ₁ , 7 ₂ ... EX-OR circuit.

───────────────────────────────────────────────────── フロントページの続き (72)発明者河原田邦康神奈川県厚木市森の里若宮３番１号日本電信電話株式会社厚木電気通信研究所内 (56)参考文献特開昭57−68931（ＪＰ，Ａ) ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Kuniyasu Kawarada 3-1, Morinosato Wakamiya, Atsugi City, Kanagawa Pref. Atsugi Telecommunications Research Laboratories, Nippon Telegraph and Telephone Corporation (56) Reference JP-A-57-68931 (JP, A)

Claims

【特許請求の範囲】[Claims]

【請求項１】アナログ電圧信号を入力する比較器群と、
該比較器群の個々の比較器に異なった基準電圧を与える
抵抗群と、上記比較器群の異なる出力を出す隣接する比
較器を検出するための論理回路群と、該論理回路群の出
力を受けて自然２進コードのデジタル信号を出力する符
号化回路とからなる並列型のA/D変換器において、上記符号化回路を、自然２進コードおよびグレイコード
の両者と異なる疑似グレイコードを発生する疑似グレイ
コード発生部と、該疑似グレイコード発生部で発生した
疑似グレイーコードを自然２進コードに変換するコード
変換部とから構成し、該コード変換部が、最上位の第ｎビットを除く他のビッ
トについて第ｋビット目の出力と第ｋ＋１ビット目の出
力との排他的論理和を第ｋビット目の本出力としてこれ
を自然２進コードとし、上記最上位の第ｎビットのみは
そのまま自然２進コードと同一とするコード変換を行な
うようにしたことを特徴とするA/D変換器。1. A comparator group for inputting an analog voltage signal,
A resistor group that gives different reference voltages to the individual comparators of the comparator group, a logic circuit group for detecting adjacent comparators that output different outputs of the comparator group, and an output of the logic circuit group A parallel type A / D converter comprising a coding circuit which receives and outputs a digital signal of a natural binary code, wherein the coding circuit generates a pseudo Gray code different from both the natural binary code and the Gray code. And a code conversion unit for converting the pseudo Gray code generated by the pseudo Gray code generation unit into a natural binary code, and the code conversion unit outputs the nth highest bit. Except for the other bits, the exclusive OR of the output of the k-th bit and the output of the (k + 1) -th bit is used as the main output of the k-th bit, and this is used as a natural binary code. Pristine binary code and the A / D converter, characterized in that to carry out the code conversion to the same.

【請求項２】上記コード変換部が、上記ｋビットまでの
うち下位ｍ個のビットについては１位上位ビットとの排
他的論理和を施さずにそのまま自然２進コードと同一と
するコード変換を行なうようにしたことを特徴とする特
許請求の範囲第１項記載のA/D変換器。2. The code conversion unit performs code conversion for making the lower m bits of up to k bits the same as the natural binary code without performing exclusive OR with the first significant bit. The A / D converter according to claim 1, wherein the A / D converter is implemented.