JPH0691466B2 - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPH0691466B2 JPH0691466B2 JP60171023A JP17102385A JPH0691466B2 JP H0691466 B2 JPH0691466 B2 JP H0691466B2 JP 60171023 A JP60171023 A JP 60171023A JP 17102385 A JP17102385 A JP 17102385A JP H0691466 B2 JPH0691466 B2 JP H0691466B2
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- Japan
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- binary code
- natural binary
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速、高精度を実現することが可能なA/D変
換器に関する。
換器に関する。
第３図に従来の並列形A/D変換器の原理的構成を示す。
ディジタル出力Ｎビットの例では、2N−１個の比較器で
なる比較器群１に基準電圧VRT、VRBの電位差を基準抵抗
Ｒの抵抗群２で分割した基準電圧を加え、アナログ入力
電圧Ainのレベルを検出する。2N−１個の比較器のう
ち、電圧Ainより低い比較電圧のものの出力は「１」と
なり、電圧Ainより高い比較電圧のものの出力は「０」
となる。
ディジタル出力Ｎビットの例では、2N−１個の比較器で
なる比較器群１に基準電圧VRT、VRBの電位差を基準抵抗
Ｒの抵抗群２で分割した基準電圧を加え、アナログ入力
電圧Ainのレベルを検出する。2N−１個の比較器のう
ち、電圧Ainより低い比較電圧のものの出力は「１」と
なり、電圧Ainより高い比較電圧のものの出力は「０」
となる。
アンド回路群３のアンド回路では、2N−１個の比較器の
うち、出力「１」のものと出力「０」のものの切り替わ
りを検出したもののみ出力「１」を発生し、他は出力
「０」を発生する。このアンド回路は、イクスクリュー
シブオア（以下、EX−ORと称する。）で同機能を実現す
る例もある。符号化回路４は、アンド回路出力の「１」
に対応してディジタル出力Dn〜D1を出力する。
うち、出力「１」のものと出力「０」のものの切り替わ
りを検出したもののみ出力「１」を発生し、他は出力
「０」を発生する。このアンド回路は、イクスクリュー
シブオア（以下、EX−ORと称する。）で同機能を実現す
る例もある。符号化回路４は、アンド回路出力の「１」
に対応してディジタル出力Dn〜D1を出力する。
このような並列形A/D変換器において、従来の符号化回
路４は、次の表１にディジタル出力４ビットの例で示す
ような自然２進コードを発生せしめる回路が用いらいて
きた。
路４は、次の表１にディジタル出力４ビットの例で示す
ような自然２進コードを発生せしめる回路が用いらいて
きた。
この表１において、b1〜b4はディジタル出力である。ま
た、a1〜a15はアンド回路の出力端子であり、正常動作
時にはこのうちどれか１つが出力「１」か、或いは全て
が出力「０」の状態をとる。本符号化回路４では、アン
ド回路の出力「１」に対応して、b1〜b4は自然２進コー
ドとなるよう、具体的な回路では、a1〜a15のアンド回
路出力に対して、b4出力はa8〜a15の出力のオア、b3出
力はa4〜a7、a12〜a15の出力のオア、b2出力はa2、a3、
a6、a7、a10、a11、a14、a15の出力のオア、b1出力は
a1、a3、a5、a7、a9、a11、a13、a15の出力のオアをと
ることにより、ディジタル出力を得ている。
た、a1〜a15はアンド回路の出力端子であり、正常動作
時にはこのうちどれか１つが出力「１」か、或いは全て
が出力「０」の状態をとる。本符号化回路４では、アン
ド回路の出力「１」に対応して、b1〜b4は自然２進コー
ドとなるよう、具体的な回路では、a1〜a15のアンド回
路出力に対して、b4出力はa8〜a15の出力のオア、b3出
力はa4〜a7、a12〜a15の出力のオア、b2出力はa2、a3、
a6、a7、a10、a11、a14、a15の出力のオア、b1出力は
a1、a3、a5、a7、a9、a11、a13、a15の出力のオアをと
ることにより、ディジタル出力を得ている。
しかしながら、変換速度が100MHzを超えるような超高速
A/D変換器の符号化回路にこのようなコード化手法を用
いる場合には、次のような問題がある。
A/D変換器の符号化回路にこのようなコード化手法を用
いる場合には、次のような問題がある。
超高速動作では、配線による信号伝播の遅延差、クロッ
ク信号の遅延差、或いはゆらぎ等により、比較器の動作
が不揃いとなり、アナログ入力に対応する出力「１」と
出力「０」との切り替わり点が本来１箇所のみのもの
が、複数生じることがある。このことは、アンド回路の
出力が同時に複数の「１」を生じることを意味し、本来
の出力コードに対して誤った出力コード（コードの飛
び）を発生することになる。
ク信号の遅延差、或いはゆらぎ等により、比較器の動作
が不揃いとなり、アナログ入力に対応する出力「１」と
出力「０」との切り替わり点が本来１箇所のみのもの
が、複数生じることがある。このことは、アンド回路の
出力が同時に複数の「１」を生じることを意味し、本来
の出力コードに対して誤った出力コード（コードの飛
び）を発生することになる。
例えば、表１で本来a7の出力のみが「１」となるべきと
ころ、同時にa9の出力も「１」になった場合を想定する
と、b4〜b1は「0111」となるべきが、「1111」となり、
a15の出力と誤ってしまう。また、本来a6のみが「１」
となるところをa8が同時に「１」となると「0110」が
「1110」とa14に誤ってしまう。これが、精度劣化の大
きな要因となる。
ころ、同時にa9の出力も「１」になった場合を想定する
と、b4〜b1は「0111」となるべきが、「1111」となり、
a15の出力と誤ってしまう。また、本来a6のみが「１」
となるところをa8が同時に「１」となると「0110」が
「1110」とa14に誤ってしまう。これが、精度劣化の大
きな要因となる。
このような問題を改善する従来の一手法として、次の表
２に示すグレイコード（交番２進コード）と呼ばれる符
号化手法がある。
２に示すグレイコード（交番２進コード）と呼ばれる符
号化手法がある。
この符号化手法においては、自然２進コードと同様に
a7、a9が同時に「１」を発生した場合を想定すると、g4
〜g1は「0100」となるべきが「1101」となり、a9の出力
と誤る。a6とa8の同時発生に対しても「0101」が「110
1」となり、a9の出力と誤る。いずれも、前記した表１
に比較してコードの飛びが大幅に改善されることがわか
る。
a7、a9が同時に「１」を発生した場合を想定すると、g4
〜g1は「0100」となるべきが「1101」となり、a9の出力
と誤る。a6とa8の同時発生に対しても「0101」が「110
1」となり、a9の出力と誤る。いずれも、前記した表１
に比較してコードの飛びが大幅に改善されることがわか
る。
しかしながら、本手法は、出力コードを自然２進コード
に変換するためには、第４図に示すような縦続接続のEX
−OR回路51〜53が必要であり、下位ビットが設定するま
で時間を要し、高速化に対して制約となる。また、グレ
イコードのままでディジタル処理が可能な場合であって
も、次にD/A変換を行う場合にはやはりコード変換回路
を介さないとD/A変換器の構成が複雑となる欠点があ
る。
に変換するためには、第４図に示すような縦続接続のEX
−OR回路51〜53が必要であり、下位ビットが設定するま
で時間を要し、高速化に対して制約となる。また、グレ
イコードのままでディジタル処理が可能な場合であって
も、次にD/A変換を行う場合にはやはりコード変換回路
を介さないとD/A変換器の構成が複雑となる欠点があ
る。
本発明は以上のような点に鑑みてなされたもので、その
目的はビット誤りの減少化を図り、同時に符号化の高速
化を達成したA/D変換器を提供することである。
目的はビット誤りの減少化を図り、同時に符号化の高速
化を達成したA/D変換器を提供することである。
本発明は、アナログ電圧信号を入力する比較器群と、該
比較器群の個々の比較器に異なった基準電圧を与える抵
抗群と、上記比較器群の異なる出力を出す隣接する比較
器を検出するための論理回路群と、該論理回路群の出力
を受けて自然２進コードのデジタル信号を出力する符号
化回路とからなる並列型のA/D変換器において、上記符
号化回路を、自然２進コードおよびグレイコードの両者
と異なる疑似グレイコードを発生する疑似グレイコード
発生部と、該疑似グレイコード発生部で発生した疑似グ
レイーコードを自然２進コードに変換するコード変換部
とから構成し、該コード変換部が、最上位の第ｎビット
を除く他のビットについて第ｋビット目の出力と第ｋ＋
１ビット目の出力との排他的論理和を第ｋビット目の本
出力としてこれを自然２進コードとし、上記最上位の第
ｎビットのみはそのまま自然２進コードと同一とするコ
ード変換を行なうようにしたものである。
比較器群の個々の比較器に異なった基準電圧を与える抵
抗群と、上記比較器群の異なる出力を出す隣接する比較
器を検出するための論理回路群と、該論理回路群の出力
を受けて自然２進コードのデジタル信号を出力する符号
化回路とからなる並列型のA/D変換器において、上記符
号化回路を、自然２進コードおよびグレイコードの両者
と異なる疑似グレイコードを発生する疑似グレイコード
発生部と、該疑似グレイコード発生部で発生した疑似グ
レイーコードを自然２進コードに変換するコード変換部
とから構成し、該コード変換部が、最上位の第ｎビット
を除く他のビットについて第ｋビット目の出力と第ｋ＋
１ビット目の出力との排他的論理和を第ｋビット目の本
出力としてこれを自然２進コードとし、上記最上位の第
ｎビットのみはそのまま自然２進コードと同一とするコ
ード変換を行なうようにしたものである。
本発明では、符号化回路を自然２進コードおよびグレイ
コードの両者と異なる疑似グレイコードを発生する疑似
グレイコード発生部と、該疑似グレイコード発生部で発
生した疑似グレイ−コードを自然２進コードに変換する
コード変換部とから構成する。
コードの両者と異なる疑似グレイコードを発生する疑似
グレイコード発生部と、該疑似グレイコード発生部で発
生した疑似グレイ−コードを自然２進コードに変換する
コード変換部とから構成する。
そして、そのコード変換部で、疑似グレイコードCn、C
n-1、・・・・、C1を自然２進コードbn、bn-1、・・・
・、b1に対して、Cn＝bn、Ck＋Ck+1＝bk（但し、ｋ≦ｎ
−１）となるようにコード変換することが最も特徴とす
るところであり、従来のようにグレイコードgn、gn-1、
・・・、g1において、gn＝bn、gk＝bk＋bk+1となるよう
にコード変換するのと異なる。
n-1、・・・・、C1を自然２進コードbn、bn-1、・・・
・、b1に対して、Cn＝bn、Ck＋Ck+1＝bk（但し、ｋ≦ｎ
−１）となるようにコード変換することが最も特徴とす
るところであり、従来のようにグレイコードgn、gn-1、
・・・、g1において、gn＝bn、gk＝bk＋bk+1となるよう
にコード変換するのと異なる。
次の表３は本発明の一実施例の符号化手法を説明する表
であり、この表３に示す符号化は、疑似グレイコード発
生部によって行なわれる。
であり、この表３に示す符号化は、疑似グレイコード発
生部によって行なわれる。
この表３において、C4〜C1はディジタル出力、a1〜a15
はアンド回路の出力端子である。従来回路と同様に本来
a7のみが出力「１」となるところをa9が同時に「１」と
なった場合を想定すると、C4〜C1が「0101」となるべき
ところが「1111」となり、a8と誤る。また、a6、a8が同
時に「１」となった場合も、「0100」となるべきところ
が「1111」となってa8と誤る。従って、グレイコードと
同様、本コードでも自然２進コードに比較してコードの
飛びが大幅に改善できることがわかる。
はアンド回路の出力端子である。従来回路と同様に本来
a7のみが出力「１」となるところをa9が同時に「１」と
なった場合を想定すると、C4〜C1が「0101」となるべき
ところが「1111」となり、a8と誤る。また、a6、a8が同
時に「１」となった場合も、「0100」となるべきところ
が「1111」となってa8と誤る。従って、グレイコードと
同様、本コードでも自然２進コードに比較してコードの
飛びが大幅に改善できることがわかる。
第１図は本実施例での疑似グレイコード（上記表３のコ
ード）を自然２進コードに変換ために使用するコード変
換部の回路を示す図である。この回路では、EX−OR回路
61〜63を１段介在させるのみで、自然２進コードが得ら
れることから、高速動作の大きな制約とはならない。
ード）を自然２進コードに変換ために使用するコード変
換部の回路を示す図である。この回路では、EX−OR回路
61〜63を１段介在させるのみで、自然２進コードが得ら
れることから、高速動作の大きな制約とはならない。
次の表４はディジタル出力を５ビットとする場合の別の
実施例の符号化手法を示すものである。この表４に示す
符号化も疑似グレーコード発生部によって行なわれる。
ディジタル出力はC5〜C1、アンド回路の出力端子はa1〜
a31である。
実施例の符号化手法を示すものである。この表４に示す
符号化も疑似グレーコード発生部によって行なわれる。
ディジタル出力はC5〜C1、アンド回路の出力端子はa1〜
a31である。
この表４において、ディジタル出力C2、C1については、
自然２進コードそのままを用いている。従って、この表
４により得られた疑似グレイコードを自然２進コードに
変換するコード変換部の回路は、第２図に示すように、
C2、C1について71、72に示すようなEX−OR回路を介さな
い構成となる。これは、ディジタル出力の下位ビットは
アナログ入力の変化に対するコードの飛びに与える影響
が小さいことから、高速化や素子数低減化を図る上で自
然２進コードをそのまま用いることが有効な場合がある
からである。しかし、このような構成についても、本発
明の態様に含まれることは勿論である。
自然２進コードそのままを用いている。従って、この表
４により得られた疑似グレイコードを自然２進コードに
変換するコード変換部の回路は、第２図に示すように、
C2、C1について71、72に示すようなEX−OR回路を介さな
い構成となる。これは、ディジタル出力の下位ビットは
アナログ入力の変化に対するコードの飛びに与える影響
が小さいことから、高速化や素子数低減化を図る上で自
然２進コードをそのまま用いることが有効な場合がある
からである。しかし、このような構成についても、本発
明の態様に含まれることは勿論である。
以上のように本発明によれば、ディジタル出力コードの
飛びに対して自然２進コードに比較して大幅な改善が可
能となり、しかも速度特性を損なうことなく自然２進コ
ードに変換できるので、100MHzを超える超高速の変換速
度のA/D変換器に適用して、精度向上の効果が期待でき
る。
飛びに対して自然２進コードに比較して大幅な改善が可
能となり、しかも速度特性を損なうことなく自然２進コ
ードに変換できるので、100MHzを超える超高速の変換速
度のA/D変換器に適用して、精度向上の効果が期待でき
る。
第１図は本発明の一実施例の符号化手法によるディジタ
ル出力を自然２進コードに変換する回路図、第２図は別
の実施例の符号化手法によるディジタル出力を自然２進
コードに変換する回路図、第３図は一般的な並列形A/D
変換器の構成を示す回路図、第４図は従来の符号化手法
によるディジタル出力を自然２進コードに変換する回路
図である。 １…比較器群、２…基準抵抗群、３…アンド回路群、４
…符号化回路、51〜53、61〜63、71、72…EX−OR回路。
ル出力を自然２進コードに変換する回路図、第２図は別
の実施例の符号化手法によるディジタル出力を自然２進
コードに変換する回路図、第３図は一般的な並列形A/D
変換器の構成を示す回路図、第４図は従来の符号化手法
によるディジタル出力を自然２進コードに変換する回路
図である。 １…比較器群、２…基準抵抗群、３…アンド回路群、４
…符号化回路、51〜53、61〜63、71、72…EX−OR回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河原田 邦康 神奈川県厚木市森の里若宮３番１号 日本 電信電話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭57−68931（ＪＰ，Ａ)
Claims (2)
- 【請求項１】アナログ電圧信号を入力する比較器群と、
該比較器群の個々の比較器に異なった基準電圧を与える
抵抗群と、上記比較器群の異なる出力を出す隣接する比
較器を検出するための論理回路群と、該論理回路群の出
力を受けて自然２進コードのデジタル信号を出力する符
号化回路とからなる並列型のA/D変換器において、 上記符号化回路を、自然２進コードおよびグレイコード
の両者と異なる疑似グレイコードを発生する疑似グレイ
コード発生部と、該疑似グレイコード発生部で発生した
疑似グレイーコードを自然２進コードに変換するコード
変換部とから構成し、 該コード変換部が、最上位の第ｎビットを除く他のビッ
トについて第ｋビット目の出力と第ｋ＋１ビット目の出
力との排他的論理和を第ｋビット目の本出力としてこれ
を自然２進コードとし、上記最上位の第ｎビットのみは
そのまま自然２進コードと同一とするコード変換を行な
うようにしたことを特徴とするA/D変換器。 - 【請求項２】上記コード変換部が、上記ｋビットまでの
うち下位ｍ個のビットについては１位上位ビットとの排
他的論理和を施さずにそのまま自然２進コードと同一と
するコード変換を行なうようにしたことを特徴とする特
許請求の範囲第１項記載のA/D変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171023A JPH0691466B2 (ja) | 1985-08-05 | 1985-08-05 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60171023A JPH0691466B2 (ja) | 1985-08-05 | 1985-08-05 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6232724A JPS6232724A (ja) | 1987-02-12 |
| JPH0691466B2 true JPH0691466B2 (ja) | 1994-11-14 |
Family
ID=15915654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60171023A Expired - Lifetime JPH0691466B2 (ja) | 1985-08-05 | 1985-08-05 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691466B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0787371B2 (ja) * | 1988-02-09 | 1995-09-20 | 松下電器産業株式会社 | 並列型ａ／ｄ変換器 |
| JPH03104419A (ja) * | 1989-09-19 | 1991-05-01 | Yokogawa Electric Corp | アナログ・ディジタル変換器 |
| US5633636A (en) * | 1995-10-02 | 1997-05-27 | Analog Devices, Inc. | Half-gray digital encoding method and circuitry |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5069964A (ja) * | 1973-10-24 | 1975-06-11 | ||
| JPS5516512A (en) * | 1978-07-21 | 1980-02-05 | Toshiba Corp | Coding circuit |
| JPS5768931A (en) * | 1980-10-16 | 1982-04-27 | Sony Corp | A-d converter |
-
1985
- 1985-08-05 JP JP60171023A patent/JPH0691466B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6232724A (ja) | 1987-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |