JPH0787371B2 - Parallel A / D converter - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はアナログ値をディジタル値に変換する並列型A/
D変換器に関するものである。Description: FIELD OF THE INVENTION The present invention relates to a parallel type A / A that converts an analog value into a digital value.
It is about the D converter.

従来の技術 近年、ディジタル信号処理技術や半導体メモリー装置
が、テレビ受信機やVTR装置のような映像信号を扱うも
のにさかんに応用されている。これにともない。アナロ
グ値である映像信号をディジタル値に変換するA/D変換
器もさかんに用いられるようになった。通常、映像信号
のように高い周波数成分を持つ信号をA/D変換するため
には、その変換速度の点で、分解能に応じた数の比較回
路を並列に用いる並列型A/D変換回路が使われる。一般
に、Ｎビットの分解能を持つ並列型A/D変換器の場合は
（2^N−１）個の比較回路が必要とされる。2. Description of the Related Art In recent years, digital signal processing technology and semiconductor memory devices have been widely applied to those that handle video signals, such as television receivers and VTR devices. With this. A / D converters that convert analog video signals into digital values have also been widely used. Normally, in order to A / D convert a signal having a high frequency component such as a video signal, a parallel A / D conversion circuit that uses a number of comparison circuits in parallel according to the resolution is used in terms of the conversion speed. used. Generally, in the case of a parallel A / D converter having a resolution of N bits, (2 ^N -1) comparison circuits are required.

５ビットの並列型A/D変換器の従来例を第３図に回路図
で示す。通常５ビットと分解能を持つ並列型A/D変換器
には、31個の比較回路が用いられるが、第３図において
は、並列型A/D変換器を構成する回路の一部を省略し
て、７個の比較回路で説明する。第３図において、１〜
７は比較回路、８〜15は抵抗、16は信号入力端子、17〜
23は位置検出論理回路、24はグレイコード（交番２進コ
ード）を発生させるための符号化回路、25はグレイコー
ドをバイナリーコード（自然２進コード）へ変換させる
ための符号変換回路、26は基準電圧入力端子、27は電源
レベル入力端子、および28〜32は出力端子である。A conventional example of a 5-bit parallel A / D converter is shown in a circuit diagram in FIG. Normally, 31 parallel comparator circuits are used for a parallel A / D converter having a resolution of 5 bits, but in FIG. 3, some of the circuits that make up the parallel A / D converter are omitted. The seven comparison circuits will be described. In FIG.
7 is a comparison circuit, 8 to 15 are resistors, 16 is a signal input terminal, 17 to
23 is a position detection logic circuit, 24 is an encoding circuit for generating a Gray code (alternating binary code), 25 is a code conversion circuit for converting the Gray code into a binary code (natural binary code), and 26 is Reference voltage input terminals, 27 are power supply level input terminals, and 28 to 32 are output terminals.

以下第３図に従って動作を説明する。まず、信号入力端
子16より入力されたアナログ信号が複数の比較回路１〜
７に同時に印加される。比較回路１〜７では、基準電圧
入力端子26より入力された基準電圧を抵抗８〜15により
分圧して得た増加する複数の比較基準電圧と比較され、
アナログ信号と各々の比較基準電圧との大小関係を判定
する。アナログ信号が比較基準電圧より大きい単位比較
器回路では、その出力が低レベル、すなわち、“0"とな
り、逆にアナログ信号が比較基準電圧より小さい単位比
較回路では、その出力が高レベル、すなわち、“1"とな
る。従って複数の比較回路１〜７は、入力されたアナロ
グ信号の値によって、その出力が“0"になる比較回路群
と“1"になる比較回路群とに分けられる。そこで位置検
出論理回路17〜23は出力が“0"になっている比較回路群
と“1"になっている比較回路群の境界を検出し、位置検
出論理回路17〜23のうちの前記境界の位置に対応した位
置検出論理回路の出力のみを“1"とする。符号化回路24
は、位置検出論理回路17〜23の出力状態によって決まっ
た符号を出力するROM（読み出し専用メモリー）構造と
なっており、位置検出論理回路17〜23のうちの前記境界
の位置に対応した位置検出論理回路の“1"出力によっ
て、符号化回路24は決められた符号を出力する。ここで
符号化回路24は、ミスコードの発生を防止するためにグ
レイコードが出力されるようになっており、次に符号変
換回路25によってグレイコードをバイナリコードとして
A/D変換の結果として出力する。このように並列型A/D変
換器において、変換結果を一度グレイコードにしたの
ち、バイナリーコードに変換する方式が、たとえば特開
昭57−204633号公報及び特開昭58−71726号公報に開示
されている。これは、グレイコードにおいては隣り合う
２つの符号間の符号変化は常に１つのビットでしか発生
しないという性質を利用したものである。The operation will be described below with reference to FIG. First, the analog signal input from the signal input terminal 16 includes a plurality of comparison circuits 1 to 1.
7 are simultaneously applied. In the comparison circuits 1 to 7, the reference voltage input from the reference voltage input terminal 26 is compared with a plurality of increasing comparison reference voltages obtained by dividing the reference voltage by the resistors 8 to 15,
The magnitude relationship between the analog signal and each comparison reference voltage is determined. In a unit comparator circuit in which the analog signal is higher than the comparison reference voltage, its output is at a low level, that is, "0". Conversely, in a unit comparator circuit in which the analog signal is lower than the comparison reference voltage, its output is at a high level, that is, It becomes "1". Therefore, the plurality of comparison circuits 1 to 7 are divided into a comparison circuit group whose output is “0” and a comparison circuit group whose output is “1” according to the value of the input analog signal. Therefore, the position detection logic circuits 17 to 23 detect the boundary between the comparison circuit group whose output is "0" and the comparison circuit group whose output is "1", and the boundary of the position detection logic circuits 17 to 23 is detected. Only the output of the position detection logic circuit corresponding to the position of is set to "1". Encoding circuit 24
Has a ROM (read-only memory) structure that outputs a code determined by the output state of the position detection logic circuits 17-23, and detects the position corresponding to the position of the boundary in the position detection logic circuits 17-23. The encoding circuit 24 outputs the determined code by the "1" output of the logic circuit. Here, the encoding circuit 24 is adapted to output a Gray code in order to prevent the occurrence of a mistake code, and then the code conversion circuit 25 converts the Gray code into a binary code.
Output as the result of A / D conversion. Thus, in the parallel type A / D converter, a method of converting the conversion result into a gray code and then converting it into a binary code is disclosed in, for example, JP-A-57-204633 and JP-A-58-71726. Has been done. This utilizes the property that the code change between two adjacent codes in the Gray code always occurs in only one bit.

そこでは、第３図の５ビット並列型A/D変換器におい
て、符号化回路24がグレイコードに符号化する構造の場
合ミスコードが防止できる様子を説明する。第３図並列
型A/D変換器の信号入力端子16に、あるアナログ信号が
加わったとする。この結果、比較回路１〜７のうちの上
段側各比較回路１〜２は“1"が出力されて、残りの下段
側各比較回路４〜７は“0"が出力されたとする。ところ
が、比較回路３においては、入力されたアナログ信号と
比較基準電圧との電圧差が、その大小関係を判定できる
程度の差を持たない、すなわち、アナログ信号と比較基
準電圧が等しいとみなされたとする。すると比較回路３
の出力は“0"と“1"との中間レベルとなったり、極めて
短時間の間に“0"出力と“1"出力とが交互に出力された
りする。この結果比較回路３の出力を入力とする位置検
出論理回路18,19の出力が同時に“1"になる状態が生じ
る。つまり、符号化回路24においては隣り合う２つの符
号が同時に託されることとなり、符号化回路24の出力
は、符号化回路の構造によって“0"又は“1"が優先する
２つの符号の合成符号が出力されることとなる。符号化
回路24において隣り合う２つの符号が同時に選択された
場合について表１を用いて説明する。表１において仮に
10進数“23"“24"が同時に選択されたとする。この場合
バイナリーコードを用いれば、10進数の“23"のコード
“10111"と同“24"のコード“11000"とが同時に選択さ
れるが、出力として“0"出力優先、すなわちAND出力の
場合は、“10000"となり、これは、10進数“16"と誤ま
る。出力が“1"出力優先、すなわちOR出力の場合は、バ
イナリーコードは“111111"であり、10進数“31"と誤ま
る。ところがグレイコードを用いた場合は、“11100"と
10100"とが同時に選択されるわけであるから、“0"出力
優先ならば“10100"10進数“24",“1"出力優先ならば
“11100"10進数“23"となり、同時に選択された隣り合
う２入力のどちらかになるため正しいといえる。 Therein, in the 5-bit parallel A / D converter shown in FIG. 3, it will be described how miscoding can be prevented in the case where the coding circuit 24 has a structure for coding into a gray code. FIG. 3 It is assumed that an analog signal is applied to the signal input terminal 16 of the parallel A / D converter. As a result, it is assumed that "1" is output from the upper side comparison circuits 1 to 2 of the comparison circuits 1 to 7, and "0" is output from the remaining lower stage side comparison circuits 4 to 7. However, in the comparison circuit 3, it is considered that the voltage difference between the input analog signal and the comparison reference voltage has no difference enough to determine the magnitude relationship, that is, it is considered that the analog signal and the comparison reference voltage are equal. To do. Then comparison circuit 3
Output becomes an intermediate level between "0" and "1", or "0" output and "1" output are alternately output in an extremely short time. As a result, a state occurs in which the outputs of the position detection logic circuits 18 and 19 which receive the output of the comparison circuit 3 as inputs become "1" at the same time. That is, in the encoding circuit 24, two adjacent codes are entrusted at the same time, and the output of the encoding circuit 24 is a composite code of two codes in which “0” or “1” has priority depending on the structure of the encoding circuit. Will be output. A case where two adjacent codes are simultaneously selected in the encoding circuit 24 will be described with reference to Table 1. In Table 1
It is assumed that the decimal numbers “23” and “24” are simultaneously selected. In this case, if the binary code is used, the code "10111" of decimal "23" and the code "11000" of the same "24" are selected at the same time, but in the case of "0" output priority, that is, AND output Becomes “10000”, which is mistaken as the decimal number “16”. When the output is “1” output priority, that is, the OR output, the binary code is “111111” and is mistaken as the decimal number “31”. However, when the Gray code is used, "11100"
Since "10100" is selected at the same time, if "0" output has priority, it becomes "10100" decimal "24", and if "1" output has priority, it becomes "11100" decimal "23". It can be said to be correct because it will be one of two adjacent inputs.

第３図中の符号変換回路25は符号化回路24で発生したグ
レイコードをバイナリーコードに変換するものであり、
第４図に示す回路が用いられる。第４図の符号変換回路
25は、排他的論理和回路33〜36を用いており、上位ビッ
トより順次グレイコードをバイナリーコードに変換で
き、回路規模も比較的小さくてすむ。The code conversion circuit 25 in FIG. 3 converts the Gray code generated in the coding circuit 24 into a binary code,
The circuit shown in FIG. 4 is used. Code conversion circuit of FIG.
25 uses exclusive OR circuits 33 to 36, which can sequentially convert the Gray code into a binary code from the upper bits, and the circuit scale can be relatively small.

発明が解決しようとする課題 しかしながら上記の従来の構成では、２つの問題点を有
していた。第１はミスコードの発生に関するものであ
る。従来における並列型A/D変換器では、以上説明した
ようにグレイコードの採用によって、符号化回路におけ
る隣り合う２つの符号が同時に選択される場合の不具合
については十分対策されていた。ところが、比較回路の
出力が“0"と“1"との中間レベルとなったり、極めて短
時間の間に“0"出力と“1"出力とが交互に出力される場
合には、この比較回路の出力を入力とする隣り合う２つ
の位置検出論理回路のいずれの出力も“0"になる状態も
生じる。つまり、符号化回路において全くの無選択状態
となり、出力が定まらなかったり、符号化回路の構成に
よってすべての出力が“0"や“1"となる不都合が生じる
わけである。すなわち、従来の並列型A/D変換器ではミ
スコード防止に対しては片手落ちとも言える。However, the above-mentioned conventional configuration has two problems. The first relates to the occurrence of miscode. In the conventional parallel type A / D converter, by adopting the Gray code as described above, the inconvenience in the case where two adjacent codes in the encoding circuit are simultaneously selected has been sufficiently taken. However, if the output of the comparison circuit is at an intermediate level between "0" and "1", or if "0" and "1" outputs are output alternately within an extremely short time, this comparison A state may occur in which both outputs of two adjacent position detection logic circuits having the output of the circuit as an input become "0". In other words, the coding circuit is in a completely unselected state, the output is not determined, and there is a disadvantage that all the outputs are “0” or “1” depending on the structure of the coding circuit. In other words, it can be said that the conventional parallel type A / D converter is one-handed in preventing miscodes.

第２の問題点は符号変換回路の動作速度に関してであ
る。従来の符号変換回路は、グレイコードからバイナリ
ーコードへ変換をするために第４図に示す回路が用いら
れることは説明した。この符号変換回路は、第Ｋビット
目のバイナリーコードの出力には第Ｋ＋１ビット目のバ
イナリーコードの結果をもとにするために下位ビットの
変換時間がかかる。例えばＮビットの場合、最下位ビッ
トのバイナリーコードを出力するには、Ｎ−１個の排他
的論理和回路を経た出力を用いなくてはならない。すな
わち第４図のように５ビットの場合、その最下位ビット
のバイナリーコードを出力するためには、４個の排他的
論理和回路を経た出力を用いるため変換時間がかかる。
このため、符号変換回路は並列型A/D変換回路の高速化
に対する障害となっていた。The second problem is the operating speed of the code conversion circuit. It has been explained that the conventional code conversion circuit uses the circuit shown in FIG. 4 for converting the Gray code to the binary code. In this code conversion circuit, since the output of the Kth bit binary code is based on the result of the (K + 1) th binary code, it takes time to convert the lower bits. For example, in the case of N bits, in order to output the binary code of the least significant bit, the output through N-1 exclusive OR circuits must be used. That is, in the case of 5 bits as shown in FIG. 4, it takes a conversion time to output the binary code of the least significant bit, because the output through the four exclusive OR circuits is used.
Therefore, the code conversion circuit has been an obstacle to speeding up the parallel A / D conversion circuit.

本発明は上記従来の問題点を解決するもので、位置検出
論理回路による論理的ミスコードの発生を防止して、し
かも符号変換の高速化可能な並列型A/D変換器を提供す
ることを目的としてなされたものである。The present invention solves the above-mentioned conventional problems, and provides a parallel type A / D converter capable of preventing the occurrence of a logical miscode due to a position detection logic circuit and further speeding up code conversion. It was done for the purpose.

課題を解決するための手段 この目的を達成するために本発明の並列型A/D変換器
は、増加若しくは減少する複数の比較基準電圧を発生す
る手段と、前記比較基準電圧と入力信号とを比較する比
較回路列と、この比較回路列における各比較回路に対
し、前記比較基準電圧が増加若しくは減少する順次に前
記各比較回路の順次をｉ（≧１）で表わすとき、ｉ番目
の比較回路を出力の正相と（ｉ＋２）番目の比較回路の
出力の逆相を入力とする（ｉ＋１）番目の論理積回路か
らなる論理積回路列と、前記論理積回路列の論理出力を
入力し、疑似グレイコードを発生させる符号化回路とを
備え、ｉ番目と（ｉ＋１）番目との前記論理積回路から
の出力を前記符号化回路の選択入力と成し、さらに前記
符号化回路の出力符号について、最上位の第ｍビットと
最下位の第１ビットを除く他のビットについて、第Ｋビ
ットの出力と第（Ｋ＋１）ビットの出力との排他的論理
和を第Ｋビットの本出力としてこれをバイナリーコード
と成し、最下位の第１ビットは、第１ビットの出力と第
２ビットの本出力との排他的論理和を第１ビットの本出
力としてこれをバイナリーコードと成すように符号化が
設定された構成を有している。Means for Solving the Problems In order to achieve this object, the parallel A / D converter of the present invention comprises means for generating a plurality of comparison reference voltages that increase or decrease, and the comparison reference voltage and the input signal. For a comparison circuit string to be compared and each comparison circuit in the comparison circuit string, when the comparison reference voltage is sequentially increased or decreased, the sequence of the comparison circuits is represented by i (≧ 1), i-th comparison circuit A positive phase of the output and a negative phase of the output of the (i + 2) th comparison circuit as an input, and a logical product circuit sequence composed of the (i + 1) th logical product circuit, and a logical output of the logical product circuit sequence are input, An encoding circuit for generating a pseudo Gray code, wherein the output from the i-th and (i + 1) th AND circuit is used as a selection input of the encoding circuit, and the output code of the encoding circuit is , The most significant m-th bit For the other bits except the least significant 1st bit, the exclusive OR of the output of the Kth bit and the output of the (K + 1) th bit is used as the main output of the Kth bit to form a binary code. The lower first bit has a configuration in which encoding is set so that the exclusive OR of the output of the first bit and the main output of the second bit is used as the main output of the first bit to form a binary code. is doing.

作用 この構成によって、並列型A/D変換器における符号化回
路の入力は、常に隣り合う１〜３本について選択され、
さらに符号化回路は隣り合う１〜３本の入力が選択され
た場合でもミスコードの発生のない符号が設定され、し
かも符号化回路の発生する符号はバイナリーコードへ変
換する際に１又は２の排他的論理和回路を経るだけでよ
いために、ミスコードの発生しない高速化可能な並列型
A/D変換器を実現できるという作用を持つ。Operation With this configuration, the input of the encoding circuit in the parallel A / D converter is always selected for adjacent one to three,
Further, the coding circuit is set to a code that does not generate a miss code even when 1 to 3 adjacent inputs are selected, and the code generated by the coding circuit is 1 or 2 when converted to a binary code. Since it only has to go through an exclusive OR circuit, it is a parallel type that can speed up and does not generate a miscode.
It has the function of realizing an A / D converter.

実施例 以下本発明の一実施例について図面を参照しながら説明
する。第１図は本発明の一実施例による５ビットの並列
型A/D変換器の回路図である。通常５ビットの分解能を
持つ並列型A/D変換器には、31個の比較回路が用いられ
るが、第１図においては並列型A/D変換器を構成する回
路の一部を省略して７個の比較回路で代表して示す。第
１図において抵抗８〜15は増加する複数の比較基準電圧
を発生する手段として基準電圧入力端子26に与えられた
基準電圧を分圧する。抵抗８〜15が発生した複数の比較
基準電圧と信号入力端子16より入力された入力信号は比
較回路１〜７へ入力される。位置検出論理回路42〜48
は、ｉ番目の比較回路とｉ＋２番目の比較回路の各々の
出力を入力と成す。位置検出論理回路42〜48の出力は符
号化回路49の入力となり、さらに符号化回路49の出力符
号は符号変換回路50の入力となり、バイナリーコードへ
変換されて、A/D変換結果として出力端子28〜32に現わ
れる。符号化回路49に設定されているコードと、出力と
して表われるコードを表２として示す。符号化回路49の
出力として表われるコードは、本発明者が考案したもの
であり、特別に決まった名称が付与されているわけでは
ないが、その性質がグレイコードに似ているために、本
明細書では便宜上「疑似グレイコード」と名付け、以下
この名称で呼ぶものとする。またこのコードは符号化回
路49において２以上の符号が同時に選択された場合に
は、“1"出力が優先される構造を有するものである。Embodiment One embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram of a 5-bit parallel A / D converter according to an embodiment of the present invention. Normally, 31 comparison circuits are used for a parallel A / D converter having a resolution of 5 bits, but in FIG. 1, a part of the circuit configuring the parallel A / D converter is omitted. Representatively, seven comparison circuits are shown. In FIG. 1, resistors 8 to 15 divide the reference voltage applied to the reference voltage input terminal 26 as a means for generating a plurality of increasing comparison reference voltages. The plurality of comparison reference voltages generated by the resistors 8 to 15 and the input signal input from the signal input terminal 16 are input to the comparison circuits 1 to 7. Position detection logic circuit 42 to 48
Inputs the output of each of the i-th comparison circuit and the i + 2th comparison circuit. The outputs of the position detection logic circuits 42 to 48 become the input of the encoding circuit 49, and the output code of the encoding circuit 49 becomes the input of the code conversion circuit 50, which is converted into a binary code and output as an A / D conversion result. Appears on 28-32. Table 2 shows the codes set in the encoding circuit 49 and the codes that appear as outputs. The code appearing as the output of the encoding circuit 49 was devised by the present inventor, and although it is not given a specific name, the code is similar to the Gray code, In the specification, the name is called "pseudo gray code" for the sake of convenience, and this name will be used hereinafter. Further, this code has a structure in which the "1" output is prioritized when two or more codes are simultaneously selected in the encoding circuit 49.

表２の符号化回路設定コードは、隣り合う２つの符号が
同時に選択された場合に、D1ビットからD5ビットまでの
符号が、疑似グレーイコードQ1ビットからQ5ビットとし
て出力されるようになっているものである。そして表２
に示す疑似グレイコードQ1〜Q5は、最上位のQ5ビットと
最下位のQ1ビットを除くQ2〜Q4ビットについて、Q2ビッ
トのデータとQ3ビットのデータとの排他的論理和で第２
ビット目のバイナリーコードと成し、以下同様に、Q3と
Q4とで第３ビット目,Q4とQ5とで第４ビット目のバイナ
リーコードを成している。最下位ビットについては、Q1
ビットのデータと第２ビット目のバイナリーコードとの
排他的論理和で第１ビット目のバイナリーコードと成し
ている。なお、最上位ビットである第５ビット目のデー
タは、Q5のデータをそのまま用いればよい。従って第１
図の符号変換回路50の回路は第２図に示すように、排他
的論理和回路33〜36で構成されている。 In the encoding circuit setting codes in Table 2, when two adjacent codes are selected at the same time, the codes from D1 bit to D5 bit are output as pseudo Gray code Q1 bit to Q5 bit. There is something. And Table 2
The pseudo gray codes Q1 to Q5 shown in are the second by the exclusive OR of the Q2 bit data and the Q3 bit data for the Q2 to Q4 bits excluding the most significant Q5 bit and the least significant Q1 bit.
It is made up of the binary code of the bit, and the same as below with Q3
The binary code of the fourth bit is formed by Q4 and the fourth bit by Q4 and Q5. Q1 for the least significant bit
The exclusive OR of the bit data and the binary code of the second bit constitutes the binary code of the first bit. The data of the fifth bit, which is the most significant bit, may be the data of Q5 as it is. Therefore the first
As shown in FIG. 2, the code conversion circuit 50 shown in the figure is constituted by exclusive OR circuits 33 to 36.

以下第１図に従って動作を説明する。まず信号入力端子
16より入力されたアナログ信号が複数の比較回路１〜７
に同時に印加される。比較回路１〜７には、基準電圧入
力端子26より入力された基準電圧を抵抗８〜15により分
圧して得た増加する複数の比較基準電圧も印加され、比
較回路１〜７はアナログ信号と各々の比較基準電圧との
大小関係を判定する。アナログ信号が比較基準電圧より
大きい単位比較回路の出力は低レベルすなわち“0"とな
り、逆にアナログ信号が比較基準電圧より小さい単位費
各界路の出力は高レベルすなわち“1"となる。従って複
数の比較回路１〜７は入力されたアナログ信号の値によ
ってその出力が“0"になる比較回路群と“1"になる比較
回路群とに分けられる。そこで位置検出論理回路42〜48
は出力が“0"になっている比較回路群と“1"になってい
る比較回路群との境界を検出し、位置検出論理回路42〜
48のうち前記境界の位置に対応した隣り合う２つの位置
検出論理回路の出力を“1"とする。符号化回路49は、表
２に示したコードが設定されており、位置検出論理回路
42〜48のうちの前記境界の位置に対応した隣り合う２つ
の位置検出論理回路の“1"出力によって表２に示す疑似
グレイコードを出力する。符号化回路49の出力した疑似
グレイコードは、符号変換回路50によって、バイナリー
コードに変換されてA/D変換の結果として出力端子28〜3
2に出力される。The operation will be described below with reference to FIG. First, the signal input terminal
The analog signal input from 16 is a plurality of comparison circuits 1 to 7.
Are applied simultaneously. A plurality of increasing comparison reference voltages obtained by dividing the reference voltage input from the reference voltage input terminal 26 by the resistors 8 to 15 are also applied to the comparison circuits 1 to 7. The magnitude relationship with each comparison reference voltage is determined. The output of the unit comparison circuit where the analog signal is larger than the comparison reference voltage is low level, that is, "0", and conversely, the output of each unit cost circuit where the analog signal is smaller than the comparison reference voltage is high level, that is, "1". Therefore, the plurality of comparator circuits 1 to 7 are divided into a comparator circuit group whose output is "0" and a comparator circuit group whose output is "1" according to the value of the input analog signal. Therefore, position detection logic circuits 42-48
Detects the boundary between the comparison circuit group whose output is "0" and the comparison circuit group whose output is "1", and detects the position detection logic circuit 42-
The output of two adjacent position detection logic circuits corresponding to the position of the boundary among 48 is set to "1". The code shown in Table 2 is set in the encoding circuit 49, and the position detection logic circuit
The pseudo gray code shown in Table 2 is output by the "1" output of two adjacent position detection logic circuits corresponding to the position of the boundary among 42 to 48. The pseudo gray code output from the encoding circuit 49 is converted into a binary code by the code conversion circuit 50 and output terminals 28 to 3 as the result of A / D conversion.
Output to 2.

次に第１図の本発明による５ビット並列型A/D変換器に
おいて、ミスコードの発生が防止できる様子を説明す
る。第１図並列型A/D変換器の信号入力端子16に、ある
アナログ信号が加わったとする。この結果比較回路１〜
７のうち１〜２は“1"が出力されて、４〜７は“0"が出
力されたとする。ところが、比較回路３においては、入
力されたアナログ信号と比較基準電圧との電圧差が、そ
の大小関係を判定できる程度の差を持たない、すなわ
ち、アナログ信号と比較基準電圧が等しいとみなされた
とする。すると比較回路３の出力は“0"と“1"との中間
レベルとなったり、極めて短時間の間に“0"出力と“1"
出力とが交互に出力されたりする。この結果比較回路３
の出力を入力とする位置検出論理回路43,45の出力が同
時に“1"または“0"になる状態になる場合も生じる。位
置検出論理回路44については、比較回路２の出力が
“1"、比較回路４の出力が“0"であるので、必ず“1"が
出力される。従って、符号化回路49の入力に対しては、
１つの比較回路の出力がどのような場合においても隣り
合う１〜３つの符号が選択されるので、従来における無
選択による問題の発生はない。また隣り合う２つの符号
が選択された場合は正常動作であり、正しい疑似グレイ
コードが発生する。従って隣り合う３つの符号が選択さ
れた場合と、ただ１つの符号のみが選択された場合につ
いて検証を行なう。第３として、第２に示す符号化回路
設定コードについて選択数が１の場合と３の場合につい
て出力される疑似グレイコードのデータ誤差について示
す。Next, the manner in which the occurrence of a miscode can be prevented in the 5-bit parallel A / D converter according to the present invention shown in FIG. 1 will be described. It is assumed that an analog signal is applied to the signal input terminal 16 of the parallel type A / D converter in FIG. As a result, the comparison circuits 1 to
It is assumed that 1 to 2 of 7 output “1” and 4 to 7 output “0”. However, in the comparison circuit 3, it is considered that the voltage difference between the input analog signal and the comparison reference voltage has no difference enough to determine the magnitude relationship, that is, it is considered that the analog signal and the comparison reference voltage are equal. To do. Then, the output of the comparison circuit 3 becomes an intermediate level between "0" and "1", or "0" output and "1" are output within an extremely short time.
Output and output are alternately output. As a result, the comparison circuit 3
There is a case where the outputs of the position detection logic circuits 43 and 45 which receive the output of the above become "1" or "0" at the same time. Regarding the position detection logic circuit 44, since the output of the comparison circuit 2 is "1" and the output of the comparison circuit 4 is "0", "1" is always output. Therefore, for the input of the encoding circuit 49,
No matter what the output of one comparison circuit is, one to three adjacent codes are selected, so that there is no problem due to non-selection in the related art. If two adjacent codes are selected, the operation is normal and a correct pseudo Gray code is generated. Therefore, verification is performed for the case where three adjacent codes are selected and the case where only one code is selected. Thirdly, the data error of the pseudo Gray code output when the number of selections is 1 and 3 with respect to the encoding circuit setting code shown in FIG.

表３において選択数が１の場合の疑似グレイコードの発
生状況は、符号化回路設定コードそのものが発生するた
め誤差は０または＋１である。表３においては本来入力
されるべき隣り合う２つの選択入力に対して、小さい側
が欠けた場合だけを考えたが、大きい側が欠けた場合を
考えれば、誤差は表３に対して−１シフトするわかであ
るから、双方の場合を考慮すれば発生する誤差は、＋1,
0,−１のいずれかであると言える。選択数が３の場合に
ついては、本来入力されるべき隣り合う２つの選択入力
に対して、さらに１大きいものが加わった場合のみを考
えたが、さらに１小さいものが加わった場合を考えれ
ば、誤差は表３に対して−１シフトすることとなり、双
方の場合を考慮すれば発生する誤差は、＋1,0,−１のい
ずれかであると言える。従って本発明による並列型A/D
変換器に用いる符号化回路においては、１つの比較回路
の出力がどのような場合においても発生する誤差は最大
±１であると言える。１つの比較回路の出力が不安定で
ある場合には、本来発生すべき出力符号に対して最大±
１の誤差を持つことは当然であるので本発明により発生
する±１の誤差は許される。すなわち本発明による並列
型A/D変換器に用いる符号化回路によるミスコードの発
生はないと言える。表３においては５ビット分のデータ
検証しか行なっていないが、それ以上のビット数を持つ
ものについて検証を行なっても同様の結論が得られる。
また本実施例における符号化回路においては多重選択さ
れた場合、“1"のデータが優先して出力される構造を有
するものについてのみ説明を行なったが、符号化回路が
“0"のデータが優先される構造を有するものであって
も、以上の説明に準じた考えでもって符号の設定を行な
えば、本発明の実施は可能である。 In Table 3, when the number of selections is 1, the occurrence status of the pseudo Gray code is 0 or +1 because the coding circuit setting code itself is generated. In Table 3, only the case where the smaller side is missing is considered for two adjacent selection inputs that should be originally input, but when considering the case where the large side is missing, the error is shifted by -1 with respect to Table 3. Since it is awkward, the error that occurs when both cases are taken into account is +1
It can be said that it is either 0 or -1. Regarding the case where the number of selections is 3, only the case where one larger one is added to two adjacent selection inputs that should be originally input was considered, but considering the case where one smaller one is added, The error is shifted by -1 with respect to Table 3, and it can be said that the error that occurs occurs in any one of +1, 0, and -1 in consideration of both cases. Therefore, the parallel type A / D according to the present invention
In the encoding circuit used for the converter, it can be said that the error that occurs in any output of one comparison circuit is ± 1 at maximum. If the output of one comparator circuit is unstable, the maximum ±
Since it naturally has an error of 1, an error of ± 1 generated by the present invention is allowed. That is, it can be said that no error code is generated by the encoding circuit used in the parallel A / D converter according to the present invention. Although only the data verification for 5 bits is performed in Table 3, the same conclusion can be obtained even if the verification is performed for the data having more bits.
Further, in the encoding circuit according to the present embodiment, when multiple selection is performed, only the structure having the structure in which the data of "1" is preferentially output has been described, but the encoding circuit outputs the data of "0". Even if it has a priority structure, the present invention can be implemented if the reference numerals are set according to the above description.

次に符号変換回路の動作速度に関して述べる。Next, the operating speed of the code conversion circuit will be described.

本発明による並列型A/D変換回路に用いる符号変換回路
は第２図に示すように、最上位ビットと最下位ビットを
除くビットについては、１個の排他的論理和回路を経る
だけでバイナリーコードへの符号変換ができる。最下位
ビットについても、２個の排他的論理和回路を経るだけ
でバイナリーコードへの符号変換ができる。これは、従
来の符号変換回路では、グレイコードをバイナリーコー
ドへ変換していたものが、本発明においては、疑似グレ
イコードをバイナリーコードへ変換するようにしたため
にもたらされたものである。これにより符号変換回路の
変換時間が従来に比べて大きく短縮できることは言うま
でもない。As shown in FIG. 2, the code conversion circuit used in the parallel type A / D conversion circuit according to the present invention is binary only for one bit except for the most significant bit and the least significant bit through an exclusive OR circuit. Code conversion to code is possible. Also for the least significant bit, the code conversion to the binary code can be performed only by passing through the two exclusive OR circuits. This is because the conventional code conversion circuit converts the gray code into the binary code, but in the present invention, the pseudo gray code is converted into the binary code. It goes without saying that this can greatly reduce the conversion time of the code conversion circuit as compared with the conventional case.

なお、本実施例においては増加する複数の比較基準電圧
を発生する手順を用いた場合としてのみ説明を行なった
が、減少する複数の比較基準電圧を発生する手段を用い
た場合であっても、本発明が適用できることは言うまで
もない。In the present embodiment, the description has been given only as a case of using a procedure of generating a plurality of increasing comparison reference voltages, but even when using a means of generating a plurality of decreasing comparison reference voltages, It goes without saying that the present invention can be applied.

発明の効果 以上のように本発明によると、各比較回路の順序をｉ
（≧１）で表わすとき、ｉ番目の比較回路と（ｉ＋２）
番目の比較回路の各々の比較出力を入力とする（ｉ＋
１）番目の論理回路から成る論理回路列と、この論理回
路列の論理出力を入力とする符号化回路とを備え、ｉ番
目と（ｉ＋１）番目との前記論理積回路からの出力を前
記符号化回路の選択入力と成し、さらに前記符号化回路
の出力符号について、最上位の第ｍビットと最下位の第
１ビット目を除く他のビットについて第Ｋビット目の出
力と第Ｋ＋１ビット目の出力との排他的論理和を第Ｋビ
ット目の本出力としてこれをバイナリーコードと成し、
最下位の第１ビットは目、第１ビット目の出力と第２ビ
ット目の本出力との排他的論理和を第１ビット目の本出
力としてこれをバイナリーコードと成すように符号化が
設定されていることにより、位置検出論理回路による論
理的ミスコードの発生を防止して、しかも符号変換の高
速化により、ミスコードの発生しない高速化可能な優れ
た並列形A/D変換器を実現できるものである。As described above, according to the present invention, the order of the comparison circuits is i
When represented by (≧ 1), the i-th comparison circuit and (i + 2)
Each comparison output of the th comparison circuit is input (i +
1) A logic circuit string composed of a logic circuit and an encoding circuit having a logic output of the logic circuit string as an input, and the outputs from the i-th and (i + 1) -th AND circuits are coded. Of the output circuit of the encoding circuit, and the output code of the encoding circuit is the output of the Kth bit and the K + 1th bit of the other bits except the most significant mth bit and the least significant first bit. The exclusive OR with the output of is set as the Kth bit's main output, and this is made into a binary code.
Encoding is set so that the least significant 1st bit is the binary output, and the exclusive OR of the output of the 1st bit and the main output of the 2nd bit is used as the main output of the 1st bit. By doing so, it is possible to prevent the generation of logical miscodes by the position detection logic circuit, and to realize an excellent parallel type A / D converter that does not generate miscodes by speeding up code conversion. It is possible.

【図面の簡単な説明】[Brief description of drawings]

第１図は本発明の一実施例における並列形A/D変換器の
回路図、第２図は本発明における符号変換回路の回路
図、第３図は従来例による並列形A/D変換器の回路図、
第４図は従来例による符号変換回路の回路図である。 １〜７……比較回路、８〜15……抵抗、16……信号入力
端子、17〜23,42〜48……位置検出論理回路、24,49……
符号化回路、25,50……符号変換回路、26……基準電圧
入力端子、27……電源レベル入力端子、28〜32……出力
端子、33〜36……排他的論理和回路、37〜41……グレイ
コード入力端子、51〜55……疑似グレイコード入力端
子。FIG. 1 is a circuit diagram of a parallel type A / D converter in one embodiment of the present invention, FIG. 2 is a circuit diagram of a code conversion circuit in the present invention, and FIG. 3 is a parallel type A / D converter according to a conventional example. Schematic of the
FIG. 4 is a circuit diagram of a code conversion circuit according to a conventional example. 1 to 7 ...... Comparison circuit, 8 to 15 ...... Resistance, 16 ...... Signal input terminal, 17 to 23,42 to 48 ...... Position detection logic circuit, 24,49 ......
Encoding circuit, 25,50 ... Code conversion circuit, 26 ... Reference voltage input terminal, 27 ... Power supply level input terminal, 28-32 ... Output terminal, 33-36 ... Exclusive OR circuit, 37- 41 …… Gray code input terminal, 51 to 55 …… Pseudo Gray code input terminal.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】増加若しくは減少する複数の比較基準電圧
を発生する手段と、前記比較基準電圧と入力信号とを比
較する比較回路列と、この比較回路列における各比較回
路に対し、前記比較基準電圧が増加若しくは減少する順
次に前記各比較回路の順次をｉ（≧１）で表わすとき、
ｉ番目の比較回路を出力の正相と（ｉ＋２）番目の比較
回路の出力の逆相を入力とする（ｉ＋１）番目の論理積
回路からなる論理積回路列と、前記論理積回路列の論理
出力を入力し、疑似グレイコードを発生させる符号化回
路とを備え、ｉ番目と（ｉ＋１）番目との前記論理積回
路からの出力を前記符号化回路の選択入力と成し、さら
に前記符号化回路の出力符号について、最上位の第ｍビ
ットと最下位の第１ビットを除く他のビットについて、
第Ｋビットの出力と第（Ｋ＋１）ビットの出力との排他
的論理和を第Ｋビットの本出力としてこれをバイナリー
コードと成し、最下位の第１ビットは、第１ビットの出
力と第２ビットの本出力との排他的論理和を第１ビット
の本出力としてこれをバイナリーコードと成すように符
号化が設定されていることを特徴とする並列型A/D変換
器。1. Comparing means for generating a plurality of increasing or decreasing comparison reference voltages, a comparison circuit array for comparing the comparison reference voltage with an input signal, and the comparison reference for each comparison circuit in the comparison circuit array. When the sequence of the respective comparison circuits is sequentially represented by i (≧ 1) in which the voltage increases or decreases,
A logical product circuit sequence composed of an (i + 1) th logical product circuit which receives the positive phase of the output of the i-th comparative circuit and the negative phase of the output of the (i + 2) th comparative circuit as inputs, and the logic of the logical product circuit sequence. An encoding circuit for receiving an output and generating a pseudo Gray code, wherein an output from the i-th and (i + 1) -th AND circuit is used as a selection input of the encoding circuit, and further, the encoding is performed. Regarding the output code of the circuit, for the other bits except the most significant m-th bit and the least significant first bit,
The exclusive OR of the output of the Kth bit and the output of the (K + 1) th bit is used as the main output of the Kth bit to form a binary code, and the least significant first bit is the output of the first bit and the output of the first bit. A parallel A / D converter characterized in that encoding is set so that an exclusive OR with a 2-bit main output is used as a 1-bit main output to form a binary code.