JP2904239B2 - A / D conversion circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、Ａ／Ｄ変換回路に関
し、特にスイッチトキャパシタ技術を用いた直並列Ａ／
Ｄ変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an A / D converter, and more particularly, to a serial / parallel A / D converter using switched capacitor technology.
The present invention relates to a D conversion circuit.

【０００２】[0002]

【従来の技術】直並列Ａ／Ｄ変換回路は、粗Ａ／Ｄ変換
と密Ａ／Ｄ変換のように、２段階以上に分けてＡ／Ｄ変
換を行うもので、高速・広帯域の領域ではよく用いられ
る回路方式である。2. Description of the Related Art A serial-parallel A / D conversion circuit performs A / D conversion in two or more stages, such as coarse A / D conversion and fine A / D conversion. This is a commonly used circuit method.

【０００３】２ステップ方式の例で説明すると、第１ス
テップでは粗Ａ／Ｄ変換を行い、上位ビットのディジタ
ル値が求まり、次にこのディジタル値をＤ／Ａ変換し、
粗アナログ値を求め、入力信号との差分を計算する。第
２ステップでは、この差信号を密Ａ／Ｄ変換し、下位ビ
ットのディジタル値が求まり、上位と下位のディジタル
値を統合してＡ／Ｄ変換が完了する。２ステップ方式に
しても、パイプライン処理技術を用いるにより処理能力
が劣ることはない。[0003] In the example of the two-step method, in the first step, coarse A / D conversion is performed to determine the digital value of the upper bit, and then this digital value is D / A converted.
A coarse analog value is obtained, and a difference from the input signal is calculated. In the second step, the difference signal is subjected to fine A / D conversion, a digital value of the lower bit is obtained, and the upper and lower digital values are integrated to complete the A / D conversion. Even in the case of the two-step method, the processing ability is not deteriorated by using the pipeline processing technology.

【０００４】従来は、図４に示す様に、この第１ステッ
プにおける粗Ａ／Ｄ変換からＤ／Ａ変換を行う部分で粗
Ａ／Ｄ変換用のコンパレータ３０の１つに対応してＤ／
Ａ変換用のキャパシタ２０が１つ存在していた。あるい
は、ディジタルのレベル数に対応した数分の単位キャパ
シタが必要であった。図に示したブロックを１つのブロ
ックとすると、例えば４ビットのとき１６ブロックが並
列に並べられた構成となり、その出力どうしを加算結合
するとＤ／Ａ変換出力を得る。Conventionally, as shown in FIG. 4, a portion for performing D / A conversion from the coarse A / D conversion in the first step corresponds to one of the coarse A / D conversion comparators 30 in the D / A conversion.
There was one A conversion capacitor 20. Alternatively, a number of unit capacitors corresponding to the number of digital levels are required. If the block shown in the figure is one block, for example, when it is 4 bits, 16 blocks are arranged in parallel, and when their outputs are added and combined, a D / A conversion output is obtained.

【０００５】従って入力端子１の粗Ａ／Ｄ変換前のアナ
ログ入力Ｖ_INから出力端子２におけるＤ／Ａ変換出力Ｏ
ＵＴを減算することにより次段の密Ａ／Ｄ変換への入力
となる差信号（差分信号）が求まる。Therefore, the analog input V _{IN of the} input terminal 1 before the coarse A / D conversion is converted to the D / A conversion output O of the output terminal 2.
By subtracting the UT, a difference signal (difference signal) to be input to the next-stage fine A / D conversion is obtained.

【０００６】動作については、図５に示すように、コン
パレータ３０は、入力端子１のアナログ入力信号Ｖ_INと
リファレンス入力端子４のリファレンス信号Ｖ_REF(i)と
をラッチ信号入力端子３のラッチ信号φ_L の立上り時に
比較し、コンパレータ出力φ_i 及びコンパレータ反転出
力（これをφ_i （バー）と称す）を出力する。コンパレ
ータ出力φ_i から３つのサイクルのうち最初のサイクル
のみが“Ｈｉｇｈ”であとの２つが“Ｌｏｗ”であるこ
とがわかる。これらφ_i 及びφ_i （バー）の信号を制御
信号としてスイッチ１０（Ｓ１）及び１１（Ｓ２）をオ
ン、オフし、キャパシタ２０（Ｃ_i ）に、スイッチ１２
（Ｓ３）及び１３（Ｓ４）においてサンプルクロックφ
_S 及びホールドクロックφ_H によってサンプルホールド
する。出力端子２（ＯＵＴ）からは、ホールドクロック
φ_H に従って、順に、 “Ｈｉｇｈ”に相当する電荷 ｑ_H ＝｛Ｖ_REF(p)−Ｖ_REF(m)｝Ｃ_i “Ｌｏｗ”に相当する電荷 ｑ_L ＝｛Ｖ_REF(m)−Ｖ_REF(m)｝Ｃ_i ＝０ “Ｌｏｗ”に相当する電荷 ｑ_L ＝｛Ｖ_REF(m)−Ｖ_REF(m)｝Ｃ_i ＝０ が出力される。なお、Ｖ_REF(p)はスイッチ１０に接続さ
れるリファレンス入力端子５のリファレンス信号であ
り、Ｖ_REF(m)はスイッチ１３に接続されるリファレンス
入力端子７のリファレンス信号であり、Ｃ_i はキャパシ
タ２０の容量を示しており、Ｖ_REF(m)はスイッチ１１に
接続されるリファレンス入力端子６にもリファレンス信
号として入力されている。In operation, as shown in FIG. 5, a comparator 30 converts an analog input signal V _IN of an input terminal 1 and a reference signal V _{REF (i) of a} reference input terminal 4 into a latch signal of a latch signal input terminal 3. Comparison is made at the rise of φ _L , and a comparator output φ _i and a comparator inverted output (this is called φ _i (bar)) are output. It can be seen from the comparator output φ _{i that} only the first of the three cycles is “High” and that two are “Low”. The switches 10 (S1) and 11 (S2) are turned on and off by using the signals of φ _i and φ _i (bar) as control signals, and the switch 12 (C _i ) is connected to the switch 12 (S _i ).
At (S3) and 13 (S4), the sample clock φ
Samples and holds the _S and hold clock phi _H. From the output terminal 2 (OUT), in accordance with the hold clock phi _H, in turn, corresponds to "High" charge _{q H = {V REF (p} ) -V REF (m)} C i corresponding to "Low" charge q _L = ｛V _{REF (m)} -V _{REF (m)} ｝ C _i = 0 Charge corresponding to “Low” q _L = ｛V _{REF (m)} -V _{REF (m)}出力 C _i = 0 . Incidentally, V _{REF (p)} is the reference signal of the reference input terminal 5 connected to the switch 10, V _{REF (m)} is the reference signal of the reference input terminal 7 connected to the switch 13, C _i is the capacitor 20, and V _{REF (m)} is also input as a reference signal to the reference input terminal 6 connected to the switch 11.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、この従
来の直並列Ａ／Ｄ変換回路では、図４に示した粗Ａ／Ｄ
変換からＤ／Ａ変換を行う部分において、１つのリファ
レンス信号に対し、１つの単位容量を割当てなければな
らず、従って、高分解能のＡ／Ｄ変換回路を実現する際
にキャパシタ面積が大きくなることや、高速のＡ／Ｄ変
換回路を実現する際に、キャパシタが大きいことにより
前後の回路に対する負荷が大きいという問題があった。However, in this conventional serial / parallel A / D conversion circuit, the coarse A / D converter shown in FIG.
In a portion where conversion is performed and D / A conversion is performed, one unit capacitance must be allocated to one reference signal. Therefore, when a high-resolution A / D conversion circuit is realized, the area of a capacitor increases. Also, when realizing a high-speed A / D conversion circuit, there is a problem that the load on the circuits before and after is large due to the large capacitor.

【０００８】そこで、本発明の技術的課題は、粗Ａ／Ｄ
変換からＤ／Ａ変換を行う部分のキャパシタの面積を大
きくする必要のない、高分解能のＡ／Ｄ変換回路を提供
することである。Therefore, the technical problem of the present invention is to provide a rough A / D
An object of the present invention is to provide a high-resolution A / D conversion circuit which does not require an increase in the area of a capacitor for performing D / A conversion from conversion.

【０００９】[0009]

【課題を解決するための手段】本発明によれば、入力ア
ナログ信号を粗Ａ／Ｄ変換して上位桁のディジタル信号
を出力する粗Ａ／Ｄ変換部と、この上位桁のディジタル
信号を変換して粗のアナログ信号を出力するＤ／Ａ変換
部と、前記入力アナログ信号より前記粗のアナログ信号
を減算した差分信号をＡ／Ｄ変換して下位桁のディシタ
ル信号を出力する密Ａ／Ｄ変換部とを有するＡ／Ｄ変換
器において、前記粗Ａ／Ｄ変換部は、粗Ａ／Ｄ変換の変
換レベルに応じたリファレンス信号が各々入力されたコ
ンパレータを前記上位桁のディジタル信号の作成に必要
な数有し、これらコンパレータは、前記変換レベルが互
いに隣り合う２つのリファレンス信号がそれぞれ入力さ
れた２つのコンパレータとがコンパレータ対となった複
数のコンパレータ対に分けられ、前記入力アナログ信号
が前記複数のコンパレータ対でリファレンス信号と比較
された時、各コンパレータ対は、前記２つのリファレン
ス信号を基準に前記入力アナログ信号が高、中、低の電
圧レベルであることを示す３種の制御信号のうちいずれ
か１つを活性化し、前記複数のコンパレータ対は活性化
された制御信号を前記上位桁のディジタル信号として出
力し、前記Ｄ／Ａ変換部は、前記複数のコンパレータ対
の各々に対応して設けられたキャパシタを有し、各キャ
パシタは、対応するコンパレータ対から前記活性化され
た制御信号を受けて、前記入力アナログ信号が高の電圧
レベルであることを示す前記活性化された制御信号を受
けた場合は、第１の電圧レベルを保持し、前記入力アナ
ログ信号が中の電圧レベルであることを示す前記活性化
された制御信号を受けた場合は、前記第１の電圧レベル
よりも低い第２の電圧レベルを保持し、前記入力アナロ
グ信号が低の電圧レベルであることを示す前記活性化さ
れた制御信号を受けた場合は、前記第２の電圧レベルよ
りも低い第３の電圧レベルを保持し、前記キャパシタは
保持した値を前記粗のアナログ信号として出力すること
を特徴とするＡ／Ｄ変換回路が得られる。According to the present invention, a coarse A / D converter for coarsely A / D converting an input analog signal and outputting a higher-order digital signal, and converting the higher-order digital signal. A D / A converter for outputting a coarse analog signal, and a fine A / D converter for A / D converting a difference signal obtained by subtracting the coarse analog signal from the input analog signal and outputting a lower-order digital signal The coarse A / D converter includes a comparator to which a reference signal corresponding to a conversion level of the coarse A / D conversion is input for generating the digital signal of the upper digit. A plurality of comparators, each having a required number of comparators, each of which has two conversion signals adjacent to each other in the conversion level, and two comparators to which two reference signals are input, respectively; When the input analog signal is compared with a reference signal by the plurality of comparator pairs, each comparator pair determines whether the input analog signal has a high, medium, or low voltage level based on the two reference signals. One of three types of control signals indicating that there is a signal, the plurality of comparator pairs output the activated control signal as the higher-order digital signal, and the D / A converter includes: A capacitor provided for each of the plurality of comparator pairs, wherein each capacitor receives the activated control signal from the corresponding comparator pair and the input analog signal is at a high voltage level. Receiving the activated control signal indicating that the input analog signal is at the middle voltage level. Receiving the activated control signal indicating that the input analog signal is at a low voltage level, maintaining a second voltage level lower than the first voltage level. When receiving the control signal, a third voltage level lower than the second voltage level is held, and the capacitor outputs the held value as the coarse analog signal. A D conversion circuit is obtained.

【００１０】[0010]

【００１１】[0011]

【実施例】次の本発明の実施例について図面を参照して
説明する。Embodiments of the present invention will be described with reference to the drawings.

【００１２】図１は、本発明の第１の実施例を表す構成
図であり、図４と同様に、粗Ａ／Ｄ変換からＤ／Ａ変換
を行う部分を示しており、同様の参照符号で示された同
様の部分を含んでいる。コンパレータ（第１コンパレー
タ）３０は、図４のコンパレータ３０と同様に、入力端
子１のアナログ入力信号Ｖ_INとリファレンス入力端子４
のリファレンス信号Ｖ_REF(i)とをラッチ信号入力端子３
のラッチ信号φ_L の立上り時に比較し、コンパレータ出
力φ_i 及びコンパレータ反転出力φ_i （バー）を出力す
る。コンパレータ（第２コンパレータ）３１は、入力端
子１の入力アナログ信号Ｖ_INとリファレンス入力端子５
´のリファレンス信号Ｖ_REF(i-1)（＜Ｖ_REF(i)）とをラ
ッチ信号入力端子３´のラッチ信号φ_L （ラッチ信号入
力端子３のラッチ信号φ_L と同じ信号）の立上り時に比
較し、コンパレータ出力φ_i-1 及びコンパレータ反転出
力φ_i-1 （バー）を出力する。このように構成として
は、それぞれ、リファレンス入力端子４，５´に入力さ
れ、変換レベルが互に隣り合う２つのリファレンス信号
であるＶ_REF(i)，Ｖ_REF(i-1)に対して、２つのコンパレ
ータ３０，３１があり、その比較結果の信号φ_i ，φ_i
（バー）、φ_i-1 ，及びφ_i-1 （バー）を用いて、１つ
のキャパシタ２０（Ｃ_i ）に“Ｈｉｇｈ”，“Ｍｉ
ｄ”，“Ｌｏｗ”の３値の何れかを保持させる。FIG. 1 is a block diagram showing a first embodiment of the present invention. As in FIG. 4, a portion for performing a rough A / D conversion to a D / A conversion is shown. Includes similar parts indicated by. The comparator (first comparator) 30 includes an analog input signal V _IN of the input terminal 1 and a reference input terminal 4 similar to the comparator 30 of FIG.
Latch signal input terminal 3 with the reference signal V _{REF (i)} of
Compared to when the rise of the latch signal phi _L, and outputs the comparator output phi _i and comparator inverting output phi _i (the bar). The comparator (second comparator) 31 is connected between the input analog signal V _IN of the input terminal 1 and the reference input terminal 5.
Reference signal V _REF of _'(i-1) at the rise of the (<V _{REF (i))} and a latch signal phi of the latch signal input terminal _3'L (the same signal as the latch signal phi _L of the latch signal input terminal 3) The comparator outputs and outputs a comparator output φ _i-1 and a comparator inverted output φ _i-1 (bar). As described above, the configuration is such that two reference signals V _{REF (i)} and V _{REF (i-1)} , which are input to the reference input terminals 4 and 5 ′ and whose conversion levels are adjacent to each other, are There are two comparators 30, 31, and signals φ _i , φ _{i of the} comparison result are provided.
(Bar), φ _i−1 , and φ _i−1 (bar), “High”, “Mi” is applied to one capacitor 20 (C _i ).
d ”or“ Low ”.

【００１３】図１では、“Ｈｉｇｈ”を選択するために
φ_i 信号が、“Ｍｉｄ”を選択するために、φ_i （バ
ー）とφ_i-1 とをＡＮＤゲート４０で論理積を行ったφ
_i （バー）・φ_i-1 信号が、“Ｌｏｗ”を選択するため
にφ_i-1 （バー）信号が用いられている。詳細には、φ
_i 、φ_i （バー）・φ_i-1 信号、及びφ_i （バー）の信
号を制御信号としてスイッチ１０、１１、及び１２´を
オン、オフし、キャパシタ２０（Ｃ_i ）に、スイッチ１
２及び１３においてサンプルクロックφ_S 及びホールド
クロックφ_H によってサンプルホールドする。In FIG. 1, the AND gate 40 performs an AND operation on the φ _i signal to select “High” and the φ _i (bar) and φ _i−1 to select “Mid”. φ
_{The i} (bar) · φ _i-1 signal uses the φ _i-1 (bar) signal to select “Low”. In detail, φ
_i, phi _i (Bar) · phi _i-1 signal, and phi _i switches 10 and 11 signals (bar) as the control signal, and on the 12 'off, the capacitor 20 (C _i), the switch 1
Samples held by the sample clock phi _S and hold clock phi _H at 2 and 13.

【００１４】即ち、キャパシタ２０（Ｃ_i ）には、“Ｈ
ｉｇｈ”に相当するＶ_REF(p)−Ｖ_REF(c)、“Ｍｉｄ”に
相当するＶ_REF(c)−Ｖ_REF(c)＝０、“Ｌｏｗ”に相当す
るＶ_REF(m)−Ｖ_REF(c)が保持されることになる。なお、
Ｖ_REF(p)はスイッチ１０に接続されるリファレンス入力
端子５のリファレンス信号であり、Ｖ_REF(c)はスイッチ
１３に接続されるリファレンス入力端子９のリファレン
ス信号である。このＶ_REF(c)はスイッチ１１に接続され
るリファレンス入力端子７にもリファレンス信号として
入力されている。Ｖ_REF(m)はスイッチ１２´に接続され
るリファレンス入力端子６のリファレンス信号である。
なお、Ｖ_REF(p)＞Ｖ_REF(c)＞_REF(m)である。That is, "H" is applied to the capacitor 20 (C _i ).
IgH "V corresponding to _{REF (p) -V REF (c} )," Mid " to the corresponding _{V REF (c) -V REF (} c) = 0," Low " to the corresponding V _{REF (m)} -V _{REF (c)} is retained.
V _{REF (p)} is a reference signal of the reference input terminal 5 connected to the switch 10, and V _{REF (c)} is a reference signal of the reference input terminal 9 connected to the switch 13. This V _{REF (c)} is also input as a reference signal to the reference input terminal 7 connected to the switch 11. V _{REF (m)} is a reference signal of the reference input terminal 6 connected to the switch 12 '.
Note that V _{REF (p)} > V _{REF (c)} > _{REF (m)} .

【００１５】次に動作について図２のタイムチャート図
を用いて説明する。アナログ入力信号Ｖ_INとリファイレ
ンス信号Ｖ_REF(i)、Ｖ_REF(i-1)が図２のような関係にあ
る場合、ラッチ信号φ_L の３つのサイクルのうち、第１
のサイクルでは、（φ_i ，φ_i-1 ）＝（Ｈｉｇｈ，Ｈｉ
ｇｈ）、第２のサイクルでは（φ_i ，φ_i-1 ）＝（Ｌｏ
ｗ，Ｈｉｇｈ）、第３のサイクルでは（φ_i ，φ_i-1 ）
＝（Ｌｏｗ，Ｌｏｗ）となる。従って、φ_i ，φ_i （バ
ー）・φ_i-1 、φ_i-1 （バー）は順に“Ｈｉｇｈ”、
“Ｍｉｄ”、“Ｌｏｗ”を選択する信号となる。それぞ
れが、スイッチ１０，１１，１２´をオンオフし、キャ
パシタ２０（Ｃ_i ）に、スイッチ１２及び１３において
サンプルクロックφ_S 及びホールドクロックφ_H によっ
てサンプルホールドし、出力端子２（ＯＵＴ）からは、
ホールドクロックφ_H に従って、順に、 “Ｈｉｇｈ”に相当する電荷 ｑ_H ＝｛Ｖ_REF(p)−Ｖ_REF(c)｝Ｃ_i 、 “Ｍｉｄ”に相当する電荷 ｑ_M ＝｛Ｖ_REF(c)−Ｖ_REF(c)｝Ｃ_i ＝０ “Ｌｏｗ”に相当する電荷 ｑ_L ＝｛Ｖ_REF(m)−Ｖ_REF(c)｝Ｃ_i が出力される。Next, the operation will be described with reference to the time chart of FIG. When the analog input signal V _IN and the reference signals V _{REF (i)} and V _{REF (i-1)} have a relationship as shown in FIG. 2, the first of the three cycles of the latch signal φ _L
In the cycle of (φ _i , φ _i−1 ) = (High, Hi
gh), (φ _i , φ _i-1 ) = (Lo) in the second cycle.
w, High), in the third cycle (φ _i , φ _i-1 )
= (Low, Low). Therefore, φ _i , φ _i (bar) · φ _i-1 , φ _i-1 (bar) are sequentially “High”,
A signal for selecting “Mid” or “Low”. Each, and off the switch 10,11,12', the capacitor 20 (C _i), and the sample held by the sample clock phi _S and hold clock phi _H in switches 12 and 13, from the output terminal 2 (OUT),
Accordance hold clock phi _H, in turn, corresponds to "High" to charge _{q H = {V REF (p} ) -V REF (c)} C i, charges corresponding to the _{"Mid" q M = {V} REF (c) _{-V REF (c)} C i} = 0 corresponds to a "Low" to charge _{q L = {V REF (m} ) -V REF (c)} C i is output.

【００１６】図３は本発明の第２の実施例を表す構成図
である。図３は図１の構成を全差動構成にした場合の例
である。全差動構成にした場合については、電源雑音の
相殺作用があり、ＰＳＲＲ（Ｐｏｗｅｒ Ｓｕｐｐｌｙ
Ｒｅｊｅｃｔｉｏｎ Ｒａｔｉｏ）が大きくとれる効
果がある。本発明の技術が全差動構成に対してもそのま
ま適応できることを本実施例で示すことができる。動作
については、第１の実施例と同様なもので、キャパシタ
８０（Ｃ_i ＋）と８１（Ｃ_i −）に保持される電荷が常
に逆極性となっていることが違うのみである。なお、図
３において、５０及び５１はアナログ入力信号Ｖ_IN＋及
びＶ_IN−の入力端子、５２及び５３は出力信号ＯＵＴ＋
及びＯＵＴ−の出力端子、６０はリファイレンス信号Ｖ
_REF(c)のリファイレンス入力端子、６１はリファイレン
ス信号Ｖ_REF(p)のリファイレンス入力端子、６２はリフ
ァイレンス信号Ｖ_REF(m)のリファイレンス入力端子、６
３はリファイレンス信号Ｖ_REF(p)のリファイレンス入力
端子、６４はリファイレンス信号Ｖ_REF(m)のリファイレ
ンス入力端子、６５はリファイレンス信号Ｖ_REF(c)のリ
ファイレンス入力端子、６６はリファイレンス信号Ｖ
_REF(p)のリファイレンス入力端子、６７はリファイレン
ス信号Ｖ_REF(m)のリファイレンス入力端子、６８はリフ
ァイレンス信号Ｖ_REF(c)のリファイレンス入力端子であ
る。また、７０〜７８はそれぞれスイッチ、５４及び５
４´はラッチ信号入力端子、９０は抵抗ストリングであ
る。FIG. 3 is a block diagram showing a second embodiment of the present invention. FIG. 3 shows an example in which the configuration of FIG. 1 is changed to a fully differential configuration. In the case of the fully differential configuration, there is a canceling effect of the power supply noise, and PSRR (Power Supply) is provided.
There is an effect that a large Rejection Ratio can be obtained. This embodiment can show that the technique of the present invention can be applied to a fully differential configuration as it is. The operation is the same as that of the first embodiment, except that the charges held in the capacitors 80 (C _i +) and 81 (C _i −) always have the opposite polarities. In FIG. 3, reference numerals 50 and 51 _denote input terminals of analog input signals V _IN + and V _IN− , and 52 and 53 denote output signals OUT +
And OUT- output terminals, and 60 is a reference signal V
_{REF (c)} reference input terminal, 61 is a reference signal V _{REF (p)} reference input terminal, 62 is a reference signal V _{REF (m)} reference input terminal, 6
3 is a reference input terminal for the reference signal _{VREF (p)} , 64 is a reference input terminal for the reference signal _{VREF (m)} , 65 is a reference input terminal for the reference signal _{VREF (c)} , and 66 is a reference input terminal. Refinement signal V
_A reference input terminal for the reference signal _{REF (p),} a reference input terminal 67 for the reference signal V _{REF (m), and} a reference input terminal 68 for the reference signal V _{REF (c)} . 70 to 78 are switches, 54 and 5 respectively.
4 'is a latch signal input terminal, and 90 is a resistor string.

【００１７】[0017]

【発明の効果】以上説明したように本発明は２つの隣り
合うリファレンスに対して、２つのコンパレータがあ
り、その比較結果の信号から１つの容量に“Ｈｉｇ
ｈ”、“Ｍｉｄ”、“Ｌｏｗ”の３値を保持させるよう
にしたので、キャパシタの数を２分の１に減らすことが
可能となり、従って、回路規模が小さくなることと、前
後の回路に対する負荷が小さくでき高速化に寄与できる
こと等の効果を有する。As described above, according to the present invention, two comparators are provided for two adjacent references, and a signal "Hig" is stored in one capacitor based on the comparison result signal.
h "," Mid ", and" Low "are held, so that the number of capacitors can be reduced to one half. Therefore, the circuit scale can be reduced, and This has the effect that the load can be reduced and the speed can be increased.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例を表すブロック図。FIG. 1 is a block diagram showing a first embodiment of the present invention.

【図２】図１の動作を表すタイムチャート図。FIG. 2 is a time chart illustrating the operation of FIG. 1;

【図３】本発明の第２の実施例を表すブロック図。FIG. 3 is a block diagram showing a second embodiment of the present invention.

【図４】従来例を表すブロック図。FIG. 4 is a block diagram showing a conventional example.

【図５】図４の動作を表すチイムチャート図。FIG. 5 is a chime chart showing the operation of FIG. 4;

【符号の説明】[Explanation of symbols]

１，５０，５１ 入力端子 ２，５２，５３ 出力端子 ３，３′，５４，５４′ ラッチ信号入力端子 ４，５´，５，６，７，９，６０〜６８ リフィレン
ス入力端子 １０，１１，１２，１２´，１３，７０〜７８ スイ
ッチ ２０，８０，８１ キャパシタ ３０，３１ コンパレータ ４０ ＡＮＤゲート ９０ 抵抗ストリング1, 50, 51 input terminal 2, 52, 53 output terminal 3, 3 ', 54, 54' latch signal input terminal 4, 5 ', 5, 6, 7, 9, 60-68 reference input terminal 10, 11, 12,12 ', 13,70-78 Switch 20,80,81 Capacitor 30,31 Comparator 40 AND gate 90 Resistor string

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入力アナログ信号を粗Ａ／Ｄ変換して上
位桁のディジタル信号を出力する粗Ａ／Ｄ変換部と、こ
の上位桁のディジタル信号を変換して粗のアナログ信号
を出力するＤ／Ａ変換部と、前記入力アナログ信号より
前記粗のアナログ信号を減算した差分信号をＡ／Ｄ変換
して下位桁のディシタル信号を出力する密Ａ／Ｄ変換部
とを有するＡ／Ｄ変換器において、 前記粗Ａ／Ｄ変換部は、粗Ａ／Ｄ変換の変換レベルに応
じたリファレンス信号が各々入力されたコンパレータを
前記上位桁のディジタル信号の作成に必要な数有し、こ
れらコンパレータは、前記変換レベルが互いに隣り合う
２つのリファレンス信号がそれぞれ入力された２つのコ
ンパレータとがコンパレータ対となった複数のコンパレ
ータ対に分けられ、前記入力アナログ信号が前記複数の
コンパレータ対でリファレンス信号と比較された時、各
コンパレータ対は、前記２つのリファレンス信号を基準
に前記入力アナログ信号が高、中、低の電圧レベルであ
ることを示す３種の制御信号のうちいずれか１つを活性
化し、前記複数のコンパレータ対は活性化された制御信
号を前記上位桁のディジタル信号として出力し、 前記Ｄ／Ａ変換部は、前記複数のコンパレータ対の各々
に対応して設けられたキャパシタを有し、各キャパシタ
は、対応するコンパレータ対から前記活性化された制御
信号を受けて、前記入力アナログ信号が高の電圧レベル
であることを示す前記活性化された制御信号を受けた場
合は、第１の電圧レベルを保持し、前記入力アナログ信
号が中の電圧レベルであることを示す前記活性化された
制御信号を受けた場合は、前記第１の電圧レベルよりも
低い第２の電圧レベルを保持し、前記入力アナログ信号
が低の電圧レベルであることを示す前記活性化された制
御信号を受けた場合は、前記第２の電圧レベルよりも低
い第３の電圧レベルを保持し、前記キャパシタは保持し
た値を前記粗のアナログ信号として出力することを特徴
とするＡ／Ｄ変換回路。1. A coarse A / D converter for converting an input analog signal into a coarse A / D signal and outputting a higher-order digital signal, and a D / A converter converting the higher-order digital signal and outputting a coarse analog signal. A / D converter having an A / D converter and a fine A / D converter for performing A / D conversion of a difference signal obtained by subtracting the coarse analog signal from the input analog signal and outputting a lower-order digital signal In the above, the coarse A / D converter has a number of comparators to which reference signals corresponding to the conversion levels of the coarse A / D conversion are inputted, respectively, which are necessary for generating the upper digit digital signal. The two comparators to which two reference signals whose conversion levels are adjacent to each other are respectively input, and the two comparators are divided into a plurality of comparator pairs as a comparator pair. When a signal is compared to a reference signal at the plurality of comparator pairs, each comparator pair has three types of signals indicating that the input analog signal is at a high, medium, or low voltage level with respect to the two reference signals. Activating any one of the control signals, the plurality of comparator pairs outputting the activated control signal as the digital signal of the upper digit, and the D / A conversion unit includes: And each of the capacitors receives the activated control signal from a corresponding pair of comparators and receives the activated control signal to indicate that the input analog signal is at a high voltage level. Receiving the activated control signal, the first voltage level is maintained, and the activated control signal indicating that the input analog signal is at the medium voltage level. Receiving the activated control signal indicating that the input analog signal is at a low voltage level, maintaining a second voltage level lower than the first voltage level. An A / D conversion circuit that holds a third voltage level lower than the second voltage level, and the capacitor outputs the held value as the coarse analog signal.