JPH03104419A - Analog/digital converter - Google Patents

Abstract

PURPOSE:To realize an A/D converter immune from an error and suitable for high speed operation by making two lateral signal lines corresponding to least significant digit redundant, and using an output of an exclusive logic circuit receiving the two inputs as the least significant digit of the digital output. CONSTITUTION:Two lateral signal lens X0a, X0b corresponding to the least significant digit 2<0> and lateral signal lines X1-X3 corresponding to digits 2<1>, 2<2>, 2<3> except the least significant digit are provided to a matrix circuit Mx and the output of an exclusive logic circuit ExOR0 receiving the values of the lateral signal lines X0a, X0b corresponding to the least significant digit as two inputs is used as the digital output of the least significant digit 2<0> sent from a terminal P2. The lateral signal lines corresponding to the least significant digit of the matrix circuit are redundant so as to be encoded separately belonging to the groups a, b respectively and they are binarized by the exclusive logic circuit ExOR0. Thus, the range of malfunction of an AND circuit is less and one stage of the exclusive logic circuit is enough for the binarization.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速並列型のアナログ・ディジタル変換器に
利用する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention is applied to a high-speed parallel type analog-to-digital converter.

〔概要〕〔overview〕

高速並列比較型アナログ・ディジタル変換器において、 比較回路とアンド回路を奇数番目のグループ、偶数番目
のグループでまとめ、１つの入力電圧値に対してそれぞ
れのグループから１つずつエンコード用信号がでるよう
に構或し、さらに最下位ビットを冗長化したエンコード
パターンに人力し、出力側に１段の排他的論理和回路を
用いることにより、 誤差の発生が少なく、たとえ誤差が発生しても大きい誤
差にならない回路を提供するものである。In a high-speed parallel comparison type analog-to-digital converter, the comparison circuits and AND circuits are grouped into odd-numbered groups and even-numbered groups, so that one encoding signal is output from each group for one input voltage value. However, by manually creating an encoding pattern that makes the least significant bit redundant and using a single-stage exclusive OR circuit on the output side, errors occur less often, and even if errors do occur, they will not be large errors. This provides a circuit that does not

〔従来の技術〕[Conventional technology]

従来の高速・並列型のアナログ・ディジタル変換器の基
本回路を第３図に示す。FIG. 3 shows the basic circuit of a conventional high-speed parallel type analog-to-digital converter.

本図では、アナログ値の入力電圧をＶｉｎとし、複数２
”−１個の比較回路Ｃｎｉのそれぞれの基準電圧をＶｒ
ｅｆｎｉとする。またマトリクス回路の横軸信号線と縦
軸信号線との交点の各丸印は、円形の破線内に拡大して
示すように、直流電源電圧Ｖｃｃにより作動するトラン
ジスタスイッチＴｒによるエンコーダ回路（ワイヤード
論理和ロジック〉である。In this figure, the input voltage of the analog value is Vin, and multiple
” - the reference voltage of each comparator circuit Cni is set to Vr.
Let it be efni. In addition, each circle mark at the intersection of the horizontal axis signal line and the vertical axis signal line of the matrix circuit is an encoder circuit (wired logic It is Japanese logic.

本図において、簡単にその動作を説明すると、人力電圧
Ｖｉｎを前記複数２”−１個の各比較回路Ｃｒ＋＋で、
それぞれ異なる基準電圧ｖｒｅｆｎｉにより同時に比較
する。その出カをそれぞれアンド回路Ａｎｉに出力し、
Ｖｉｎに相当するアンド回路出カのみで“１”が出て、
他のアンド回路出カが“０”となるように設定しておく
。このアンド回路出カをトランジスタによるエンコーダ
回路（ワイヤード論理和ロジック）に入方し、ｎ番目に
相当するディジタルコード（通常はパイナリーコード）
を得る。In this figure, to briefly explain the operation, the human power voltage Vin is input to each of the plurality of 2"-1 comparator circuits Cr++,
They are compared simultaneously using different reference voltages vrefni. The outputs are outputted to the AND circuit Ani,
“1” is output only from the AND circuit output corresponding to Vin,
The other AND circuit outputs are set to "0". The output of this AND circuit is input to an encoder circuit (wired OR logic) using transistors, and a digital code (usually a pinary code) corresponding to the nth
get.

しかし、アナログ・ディジタル変換器をより高速に動作
させようとする時、各比較回路はより短時間で人力電圧
Ｖｉｎとそれぞれの基準電圧Ｖｒｅｆｎｉを比較するの
で、比較回路の動作にエラーが発生しやすくなる。However, when trying to operate the analog-to-digital converter at higher speed, each comparison circuit compares the human voltage Vin and the respective reference voltage Vrefni in a shorter time, so errors are likely to occur in the operation of the comparison circuits. Become.

第４図に、前記基本回路における代表的なエラーモード
を示す。（文献１） 第５図（ａ）に示すデュブリヶートモードは、２つ以上
のアンド回路が“１”を出し、エンコード結果が論理和
演算してしまう場合で、例えば１２７　＝０１１１１１
１１　（２）と１２９　＝　１００００００１　（２）
とが論理和演算をされると、 １１１１１１１１　（２）　　＝２５５という、大きな
エラーが発生される。FIG. 4 shows typical error modes in the basic circuit. (Reference 1) The dubrigate mode shown in FIG. 5(a) is a case where two or more AND circuits output "1" and the encoded result is subjected to a logical OR operation. For example, 127 = 011111
11 (2) and 129 = 10000001 (2)
When these are subjected to a logical sum operation, a large error of 11111111 (2) = 255 is generated.

第４図（ｂ）に示すタイミングモードは、入力電圧Ｖｉ
ｎと基準電圧Ｖｒｅｆｎｉとが極めて近似しており、ｎ
ｉ番目の比較回路Ｃｎｉの出力がメタステーブル状態（
“０”か“１”か判別できないレベノペすなわち具体的
にはアンド回路のスレッショルド電圧に近い電圧値を比
較する）になり、このそれぞれが入力する上下のアンド
回路の動作が狂ってしまい、入力信号の無関係に出力が
“０”になってしまうエラーである。In the timing mode shown in FIG. 4(b), the input voltage Vi
n and the reference voltage Vrefni are extremely close to each other, and n
The output of the i-th comparison circuit Cni is in a metastable state (
It becomes impossible to distinguish between "0" and "1" (that is, it compares voltage values close to the threshold voltage of the AND circuit), and the operation of the upper and lower AND circuits to which each of these inputs is input becomes incorrect, and the input signal This is an error in which the output becomes "0" regardless of the

これらのエラーを防ぐものが知られている。Things that prevent these errors are known.

第５図はグレイコード方式のマトリクス回路の構或図で
あり、エンコーダ回路のビットパターンに、グレイコー
ドを使用したものである。グレイコードは、となり合う
コード間のビットパターンの違いが１ケ所であるため、
第５図（ａ）に示すデュブリケートモードのエラー時で
も、極端に大きなエラー値を発生させない。しかし、ダ
レイコードをパイナリーコードに変換するためには、第
６図の右側に示す排他的論理和回路ＥｉｘＯＲを多段（
第６図の場合では少なくとも３段）に重ねなければなら
ず、これら排他的論理和回路のゲート遅延時間により、
高速動作に不向きである。また、この方式では第５図ら
）に示すエツシングモードのエラーは防ぐことができな
い。FIG. 5 is a diagram showing the structure of a gray code matrix circuit, in which a gray code is used for the bit pattern of the encoder circuit. Gray code has only one bit pattern difference between adjacent codes, so
Even in the event of an error in the duplicate mode shown in FIG. 5(a), an extremely large error value is not generated. However, in order to convert the Daley code into a pinary code, the exclusive OR circuit EixOR shown on the right side of FIG.
In the case of Fig. 6, it must be stacked in at least three stages), and due to the gate delay time of these exclusive OR circuits,
Not suitable for high-speed operation. Furthermore, this method cannot prevent errors in the etching mode shown in FIG. 5, etc.).

第６図は擬似グレイコード方式と呼ばれるもので、これ
はビットパターンをグレイコード風にして、かつバイナ
リー変換が排他的論理和回路をｌ段のみで可能としたも
のである。これはダレイコード方式のようにデュプリケ
ートモードのエラーに対する耐性が高く、かつ高速動作
ができるものであるが、ダレイコードと同様、ミッシン
グモードのエラーは防ぐことはできない。（文献３）以
上の各方式に対して、第７図に示すデュブレックス・グ
レイコード方式と呼ばれるものが知られている。FIG. 6 shows what is called a pseudo-Gray code system, in which the bit pattern is made to look like a Gray code, and binary conversion is possible with only one stage of exclusive OR circuit. Like the delay code method, this has high resistance to duplicate mode errors and can operate at high speed, but like the delay code, it cannot prevent missing mode errors. (Reference 3) Among the above-mentioned methods, a method called a dubrex gray code method shown in FIG. 7 is known.

これは第４図に示す従来例の基本回路において比較回ｉ
ｉ’＠Ｃｎｉ　とアンド回路Ａｎｉ　とを、偶数番目の
グループａと奇数番目のグループｂとにそれぞれまとめ
、あたかも、それぞれの基準電圧が最下位桁電圧ＬＳＢ
の’Ａ　Ｌ　Ｓ　Ｂずつずれた２つのアナログ・ディジ
タル変換器が存在するように構威したものである。この
エンコーダ回路は、デュフレックス・グレイコードであ
り、これら２つのアナログ・ディジタル変換器の２つの
エンコーダ回路の出力にて、グレイコードを発生させる
ようになっている。This is due to the comparison circuit i in the basic circuit of the conventional example shown in Figure 4.
i'@Cni and the AND circuit Ani are grouped into an even numbered group a and an odd numbered group b, as if their respective reference voltages were the lowest digit voltage LSB.
It is arranged so that there are two analog-to-digital converters that are shifted by 'ALSB'. This encoder circuit is a Duflex Gray code, and the Gray code is generated at the outputs of the two encoder circuits of these two analog-to-digital converters.

この方式では、エンコーダ回路がグレイコードであるた
め、本質的にデュプリヶートまたはミッシングモードの
エラーに対しても、片方のアンド回路がメタステーブル
状態である時は、もう一方のアンド回路は、前記外ＬＳ
Ｂに相当する分（全体としてはＬＳＢ分）、その基準電
圧がずれているため、メタステーブル状態となることが
少ない。In this method, since the encoder circuit is a Gray code, when one AND circuit is in a metastable state, the other AND circuit is in a metastable state even in the event of a duplication or missing mode error.
Since the reference voltage is shifted by an amount corresponding to B (LSB as a whole), a metastable state is less likely to occur.

したがって、２つのアンド回路が同時に“０”を出力す
ることがないため、ミッシングモードのエラーも防ぐこ
とができる。Therefore, since the two AND circuits do not output "0" at the same time, missing mode errors can also be prevented.

文献 ｌ．昭和６２年度、電子情報通信学会。半導体・材料部
門全国大会予稿集。Ｐｉ−１３４．２．前掲書。ＰＬ−
３２４。Literature l. 1986, Institute of Electronics, Information and Communication Engineers. Proceedings of the National Conference on Semiconductors and Materials. Pi-134.2. The above mentioned book. PL-
324.

３．電子情報通信学会技術研究報告。第８７巻、第８４
号、（Ｉ　ＣＤ８７−３３／３８）、Ｐ１３。3. IEICE technical research report. Volume 87, No. 84
No., (I CD87-33/38), P13.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、前述したデュブレックス・グレイコード方式で
は、前記二つのモードのエラーはこれを防ぐことができ
るが、ディジタル出力がグレイコードであるため、これ
をバイナリー変換するためには、多段数の排他的論理和
回路が必要であり、したがって、高速動作には適さない
欠点がる。However, in the dubrex/Gray code method described above, errors in the two modes mentioned above can be prevented, but since the digital output is a Gray code, in order to convert it into binary, a multi-stage exclusive It requires an OR circuit, and therefore has the disadvantage that it is not suitable for high-speed operation.

本発明は、この課題を解決して、デュブリケートモード
とミッシングモードとのそれぞれのエラーに対する耐性
が強く、かつ高速動作に適するアナログ・ディジタル変
換器を提供することを目的とする。An object of the present invention is to solve this problem and provide an analog-to-digital converter that is highly resistant to errors in duplicate mode and missing mode and is suitable for high-speed operation.

〔課題を解決するための手段〕[Means to solve the problem]

本発明は、一つのアナログ入力電圧をそれぞれ複数個の
異なる基準電圧と比較する複数個の比較回路と、この比
較回路の出力を組合せて入力とする複数のアンド回路と
、このアンド回路の出力が縦軸信号線の各人力とされ、
横軸信号線が出力とされ、この縦軸信号線とこの横軸信
号線の交点の出力符号に対応する位置にスイッチ素子が
接続されたマトリクス回路とを備えたアナログ・ディジ
タル変換器において、アンド回路のｎ番目の入力には比
較回路のｎ番目の出力および比較回路のｎ＋２番目の出
力がそれぞれ接続され、前記マトリクス回路には、最下
位に相応する横軸信号線を２本、最下位を除く各桁に相
応する横軸信号線をそれぞれ１本設け、この２本の最下
位に相応する横軸信号線の値を二つの人力とする排他的
論理和出力を最下位桁のディジタル出力とし、マトリク
ス回路の最上位に相応する１本の横軸信号線の出力を最
上位桁のディジタル出力とし、最下位桁および最上位桁
を除く各桁の出力は、マトリクス回路のその桁に相応す
る横軸信号線およびそのｌ桁上位の桁に相応する横軸信
号線の値をそれぞれ二つの入力とする排他的論理和出力
とする接続を備えたことを特徴とする。The present invention includes a plurality of comparison circuits that each compare one analog input voltage with a plurality of different reference voltages, a plurality of AND circuits that combine the outputs of the comparison circuits as inputs, and an output of the AND circuit. The vertical axis is considered to be the power of each person on the signal line,
In an analog-to-digital converter that has a horizontal axis signal line as an output and a matrix circuit in which a switch element is connected at a position corresponding to the output sign of the intersection of this vertical axis signal line and this horizontal axis signal line, an AND The nth output of the comparator circuit and the n+2nd output of the comparator circuit are connected to the nth input of the circuit, respectively, and the matrix circuit has two horizontal axis signal lines corresponding to the lowest level, and two horizontal axis signal lines corresponding to the lowest level. Provide one horizontal axis signal line corresponding to each digit except for one, and use the exclusive OR output of the values of these two horizontal axis signal lines corresponding to the lowest digit as the digital output of the lowest digit. , the output of one horizontal axis signal line corresponding to the highest digit of the matrix circuit is the digital output of the highest digit, and the output of each digit except the lowest digit and the highest digit corresponds to that digit of the matrix circuit. It is characterized in that it is provided with a connection for outputting an exclusive OR of two inputs, each of which is a horizontal axis signal line and the value of the horizontal axis signal line corresponding to the l digit above the horizontal axis signal line.

〔作用〕[Effect]

各アンド回路には、ｎ番目の比較回路とｎ＋２番目の比
較回路との各出力がそれぞれ入力する。The outputs of the n-th comparison circuit and the (n+2)-th comparison circuit are respectively input to each AND circuit.

アナログ値の入力電圧Ｖｉｎが、ある比較回路の基準電
圧Ｖｒｅｆｎｉに近似し比較動作があいまいになっても
、隣のアンド回路からも出力が出ることがない。Even if the input voltage Vin of the analog value approximates the reference voltage Vrefni of a certain comparator circuit and the comparison operation becomes ambiguous, no output will be output from the adjacent AND circuit.

マトリクス回路は、最下位に相応する横軸信号線を冗長
化して２本設けこの各出力を二つの人力とする排他的論
理和回路の出力をディジタル出力の最下位桁のものとす
る。またマトリクス回路の最下位を除く各桁に相応する
横軸信号線はそれぞれ１本設けられ、その最上の横軸信
号線の出力を最上位桁のディジタル出力とし、この最上
位桁および前記最下位桁以下の各桁のディジタル出力は
その桁に相応する横軸信号線およびその１桁上位の横軸
信号線の二つを入力する排他的論理和回路の出力とする
ことにより、ディジタル出力側に設けられる排他的論理
和回路は多段接続とする必要がなくなるので、変換速度
は低下しない。In the matrix circuit, two redundant horizontal axis signal lines corresponding to the lowest digit are provided, and the output of the exclusive OR circuit, which uses two manual inputs for each output, is the lowest digit of the digital output. In addition, one horizontal axis signal line corresponding to each digit except the lowest one of the matrix circuit is provided, and the output of the uppermost horizontal axis signal line is used as the digital output of the highest digit. The digital output of each digit below the digit is output from an exclusive OR circuit that inputs the horizontal axis signal line corresponding to that digit and the horizontal axis signal line one digit higher than that. Since the exclusive OR circuit provided does not need to be connected in multiple stages, the conversion speed does not decrease.

〔実施例〕〔Example〕

次に本発明の実施例を図面を参照して説明する。 Next, embodiments of the present invention will be described with reference to the drawings.

第ｌ図に本発明第一実施例のブロック構戊図を示す。本
実施例では４ビットのパイナリーコードを得るものであ
る。FIG. 1 shows a block diagram of the first embodiment of the present invention. In this embodiment, a 4-bit pinary code is obtained.

本図において、人力端子Ｐ１より入力する一つのアナロ
グ入力電圧Ｗｉｎをそれぞれ異なるｌ６個の基準電圧Ｖ
ｒｅｆ，　−Ｖｒｅｆ．ｓと比較する１６個の比較回路
Ｃ。−ＣＩＳと、この比較回路Ｃ０〜ＣＩ５のアナログ
を組合せて入力する１４個のアンド回路Ａ。．〜Ａ，３
，と、このアンド回路の出力が縦軸信号線Ｙ．〜ＹＩＳ
ｂの各入力とされ、横軸信号線Ｘ。ＳＸｏｂ・・Ｘ，が
出力端子Ｐ２〜Ｐ５に接続するディジタル側の出力とさ
れ、この縦軸信号線と横軸信号線との交点の出力符号に
対応する位置に、破線の円内に拡大されたように標準電
圧Ｖｃｃで付勢されるトランジスタＴｒを含むスイッチ
素子としてのエンコーダ回路が接続されたマトリクス回
路Ｍｘとを備えている。In this figure, one analog input voltage Win input from the human power terminal P1 is input to l6 different reference voltages V.
ref, −Vref. 16 comparison circuits C to compare with s. - 14 AND circuits A that input a combination of CIS and the analogs of the comparison circuits C0 to CI5. ．． ~A,3
, and the output of this AND circuit is connected to the vertical axis signal line Y. ~YIS
b, and the horizontal axis signal line X. SXob... As described above, the matrix circuit Mx is connected to an encoder circuit as a switch element including a transistor Tr that is energized with a standard voltage Vcc.

ここに本発明の特徴とするところは、ｎ番目のアンド回
路Ａｎの入力には、ｎ番目と一つおいたｎ千２番目との
それぞれの比較回路の出力が接続される。すなわち各ア
ンド回路には、それぞれ互いに奇数番目のものか、また
は互いに偶数番目の比較回路の出力が入力することにあ
る。さらにマトリクス回路ＭＸには、最下位２゜に相応
する２本の横軸信号線Ｘ。ａｓＸＯｂと、この最下位を
除く各桁２’　　　２”　、２’に相応する各１本の横
軸信号線Ｘ１〜ｘ３とが設けられ、この最下位に相応す
る横軸信号線Ｘ。ａＳＸＯｂの値を二つの人力とする排
他的論理和回路ＥＸＯＲ０の出力を端子Ｐ２から送出さ
れる最下位桁２゜のディジタル出力とする。最上位に相
応する１本の横軸信号線Ｘ，の出力を端子Ｐ５から送出
される最上位桁２３のディジタル出力とする。前記最下
位桁２°および最上位桁２３の各横軸信号線Ｘ　Ｇ　ａ
、Ｘ（ｌｂおよびｘ３を除く各桁２’　，２２の出力は
、マトリクス回路Ｍｘの相応する横軸信号線Ｌ　ＳＸ２
のそれぞれおよびその１桁上位の桁２”　、２’に相応
する横軸信号線Ｘ２、Ｘ３のそれぞれの値を二つの入力
とする排他的論理和回路Ｅ！ＸＯＲ　，およびｉＥｘＯ
Ｒｚの出力をそれぞれ２ｌおよび２２として端子Ｐ３お
よびＰ４からそれぞれ送出する。The feature of the present invention is that the input of the n-th AND circuit An is connected to the outputs of the n-th and n,122-th comparison circuits. That is, each AND circuit receives the outputs of odd-numbered comparison circuits or even-numbered comparison circuits. Furthermore, the matrix circuit MX includes two horizontal axis signal lines X corresponding to the lowest 2 degrees. asXOb, and one horizontal axis signal line X1 to x3 corresponding to each digit 2', 2'', 2' except for the lowest position, and the horizontal axis signal line X corresponding to this lowest position. Let the output of the exclusive OR circuit EXOR0 whose value is two manual inputs be the digital output of the lowest digit 2 degrees sent from the terminal P2.The output of one horizontal axis signal line X corresponding to the highest digit is It is assumed that the digital output of the most significant digit 23 is sent from the terminal P5.Each horizontal axis signal line X G a of the least significant digit 2° and the most significant digit 23
, X (each digit 2', 22 except lb and
Exclusive OR circuit E!
The outputs of Rz are sent out from terminals P3 and P4 as 2l and 22, respectively.

次に第１図により、本実施例の動作を説明する。Next, the operation of this embodiment will be explained with reference to FIG.

７−１−０グ人力電圧Ｖｉｎが、基準電圧Ｖｒｅｆｓｂ
とＶｒｅｆｇ．との間にあるアナログ値であるとする。7-1-0g human power voltage Vin is reference voltage Vrefsb
and Vrefg. Suppose that it is an analog value between .

本実施例で、奇数である５番目の回路は比較回路Ｃ，と
アンド回路Ａ，ｂとで構或されるので、人力電圧Ｖｉｎ
は各基準電圧ＶｒｅｆｓｂとＶｒｅｆ．，との間にあり
、アンド回路Ａｓｈの出力が“１″となり、他は“０”
となる。このためエンコードされるパターンは “０１００１”　　　　　　　　　　　　（１）となる
。In this embodiment, the fifth circuit, which is an odd number, is composed of a comparator circuit C and AND circuits A and b, so that the human voltage Vin
are each reference voltage Vrefsb and Vref. , and the output of the AND circuit Ash is "1", and the others are "0"
becomes. Therefore, the encoded pattern is "01001" (1).

偶数である６番目の回路は比較回路Ｃ６とアンド回路Ａ
６１とで構或され、同様に入力電圧Ｖｉｎは各基準電圧
Ｖｒｅｆ，，とＶｒｅｆ６ａとの間にあり、アンド回路
Ａ。の出力が“１”となり、他は“０”となる。このた
めエンコードされるパターンは“０１１０１”　　　　
　　　　　　　　（２）これらは出力結合されるので、
結局得られたコードは “０１１０１”″　　　　　　　　　　　　　　（３）
となる。The sixth circuit, which is an even number, is a comparison circuit C6 and an AND circuit A.
Similarly, the input voltage Vin is between the respective reference voltages Vref, . . . and Vref6a, and the AND circuit A. The output of is "1", and the other output is "0". Therefore, the encoded pattern is “01101”
(2) Since these are output coupled,
In the end, the code obtained was “01101”” (3)
becomes.

このコードは第１図の右側の３個の排他的論理和回路に
それぞれ入力される。すなわち最下位のＢｘＯＲｏには
、″１″と″０が入力され、ＥＸ［ｌＲ　Ｉ　には“１
”と“１″が入力され、ＢＸＯＲ３には“１”と“０′
とが入力される。このため最下位桁２゜には端子Ｐ２を
介して“１”が送出され、以下同様に端子Ｐ３を介して
“０″が、また端子Ｐ４を介して“１”が出力され、端
子Ｐ５を介して排他的論理和回路と関係なく出力する。This code is input to each of the three exclusive OR circuits on the right side of FIG. In other words, “1” and “0” are input to the lowest BxORo, and “1” is input to EX[lR I
” and “1” are input, and “1” and “0' are input to BXOR3.
is input. Therefore, "1" is sent to the least significant digit 2° via terminal P2, "0" is similarly sent out via terminal P3, "1" is output via terminal P4, and terminal P5 is output. It is output through the exclusive OR circuit independently.

これにより“０　１　０　１”″ となり、これは十進法の５である。This results in “0 1 0 1”” So this is 5 in decimal.

このように基準電圧Ｖｒｅｆを小さい順から０を含む偶
数番目のものと奇数番目のものとの２つのグループａ，
ｂにわけ、各アンド回路には各グループの比較回路の互
いに順となるものを比較するので、アンド回路が誤動作
を起こさない。またマトリクス回路の最小位桁に対応す
る横軸信号線はａグループに属するものとｂグループに
属するものとそれぞれ別にエンコードするよう冗長化し
て２本のものを用い、これを排他的論理和回路ＥｘＯＲ
ｏで２進化する。したがって、入力電圧が基準電圧のい
ずれかに近似しメタステーブル状態となっても、アンド
回路の誤動作の範囲が小さく、２進化する際の排他的論
理和回路は１段ですむ。In this way, the reference voltage Vref is divided into two groups a, ie, even numbered ones including 0 and odd numbered ones, starting from the smallest.
(b) Since each AND circuit compares the comparison circuits of each group in the same order as each other, the AND circuit does not malfunction. In addition, the horizontal axis signal line corresponding to the lowest digit of the matrix circuit is made redundant so that those belonging to the a group and those belonging to the b group are encoded separately.
It evolves into two with o. Therefore, even if the input voltage approximates one of the reference voltages and enters a metastable state, the range of malfunction of the AND circuit is small, and only one stage of exclusive OR circuit is required for binary conversion.

この動作をまとめると、表１のようになる。表１に示す
ように、最下位ビットを冗長化（２重化）したコードに
より、正常に二値化コードへの変換が行われる。Table 1 summarizes this operation. As shown in Table 1, the code in which the least significant bit is made redundant (duplicated) allows normal conversion to a binary code.

表１の最上欄の各項の各称は次の通りである。The terms of each term in the top column of Table 1 are as follows.

Ａ項＝コード番号 Ｂ項＝エンコーダ入力 Ｃ項＝エンコード直後のコード Ｄ項＝排他的論理和演算後の二値化コード（以下本頁余
白） 表１ 次に、この構或における誤動作の耐性を考える。A term = Code number B term = Encoder input C term = Code immediately after encoding D term = Binarized code after exclusive OR operation (hereinafter referred to as the margin of this page) Table 1 Next, we will explain the resistance to malfunction in this structure. think.

まず、デュブリレックスモードの場合、奇数と偶数とに
分けた各素子の何れかが誤動作し、３個の連続するエン
コーダ入カ（４ａ、５ｂ、６ａがそれぞれ“１”）があ
ったものとする。この場合は各出力コード別にまとめた
ものを、表２に示す。First, in the case of Dubrix mode, it is assumed that one of the odd and even elements malfunctions and there are three consecutive encoder inputs (4a, 5b, and 6a are each "1"). do. In this case, Table 2 shows a summary of each output code.

表２に示すように、誤差の最大は−２となり、非常に低
いものとなる。As shown in Table 2, the maximum error is -2, which is very low.

表２の最上欄の各項の名称は、表１に示すもののほかは
下記による。The names of each item in the top column of Table 2, other than those shown in Table 1, are as follows.

Ｅ項＝重なりあった出力 （以下本頁余白〉 表２ 表３ 次に、ミッンングモードの場合は、奇数グループと偶数
グループとに分けたうちの一方がメタステーブル状態と
なり、例えば奇数位のアンド回路の出力がすべて“０”
になったものとする。E term = Overlapping outputs (hereinafter referred to as the margins of this page) Table 2 Table 3 Next, in the case of mining mode, one of the odd and even groups becomes a metastable state, and for example, the odd-numbered and All outputs of the circuit are “0”
It is assumed that

しかし、実際には他方の素子では最下位動作電圧ＶＳＢ
のＡの値がシフトしているため、いずれかのアンド回路
は“１”を出力する。この場合の出力コード別にまとめ
たものを、表３に示す。However, in reality, the lowest operating voltage VSB of the other element
Since the value of A has shifted, one of the AND circuits outputs "1". Table 3 shows a summary of each output code in this case.

表３により判るように、この場合でも、誤差の最大は＋
２となり、非常に強い。As can be seen from Table 3, even in this case, the maximum error is +
2, which is very strong.

表３の最上欄の各項の名称は、表１に示すもののほかは
下記による。The names of each item in the top column of Table 3, other than those shown in Table 1, are as follows.

Ｆ項＝出力 （以下本頁余白） 以上説明した第一実施例では４ビット出力のものであっ
たが、これを８ビットのものに拡張することができる。F term = output (hereinafter referred to as the margin of this page) Although the first embodiment described above has a 4-bit output, this can be extended to an 8-bit output.

第２図は、本発明第二実施例の８ビット出力のアナログ
・ディジタル変換器のマトリクス回路のディジタル側の
出力部分の接続図である。FIG. 2 is a connection diagram of the digital side output portion of the matrix circuit of the 8-bit output analog-to-digital converter according to the second embodiment of the present invention.

本実施例においても、第一実施例のようにマトリクス回
路Ｍｘの最下位桁に相応する横軸信号線を符号Ｘ。．、
ＸＯｂのように冗長化して２本とし、これを排他的論理
和回路［ＥＸＯＲＯに入力し、２°桁のディジタル出力
として端子Ｐ２より送出する。In this embodiment, as in the first embodiment, the horizontal axis signal line corresponding to the least significant digit of the matrix circuit Mx is designated by the symbol X. ．． ,
Two lines are made redundant like XOb, input to the exclusive OR circuit [EXORO, and sent out from terminal P2 as a 2° digit digital output.

また最上位桁に相応する横軸信号線Ｘ７は２７桁のディ
ジタル出力として端子Ｐ９より送出する。Further, the horizontal axis signal line X7 corresponding to the most significant digit is sent out from the terminal P9 as a 27-digit digital output.

この中間の桁２１ないし２６のそれぞれには、横軸信号
線Ｘ，ないしＸ６のそれぞれと、各１桁上位の横軸信号
線Ｘ２ないしＸ，のそれぞれとを排他的論理和回路ＥＸ
ＯＲＩ　ないしＥＸＯＲｓにそれぞれ人力して、これら
排他的論理和回路の各出力を端子Ｐ３ないしＰ８よりそ
れぞれ送出するものである。Each of the intermediate digits 21 to 26 is connected to an exclusive OR circuit EX, which connects each of the horizontal axis signal lines X, to X6 and each of the horizontal axis signal lines X2 to X, which are one higher digit.
ORI to EXORs are manually operated to send the respective outputs of these exclusive OR circuits from terminals P3 to P8, respectively.

本第二実施例の８ビットアナログ・ディジタル変換器の
ビットパターンの例を、表４−１より表４−１１に示す
。Examples of bit patterns of the 8-bit analog-to-digital converter of the second embodiment are shown in Tables 4-1 to 4-11.

これらの表において、各最上欄の各項の名称は、表１に
示すもののほかは下記による。In these tables, the names of each item in the top column are as follows, except for those shown in Table 1.

Ｇ項＝エンコーダ・ビットパターン Ｈ項＝エンコード直後のビットパターンＪ項＝排他的論
理和演算後のビットパターン（以下本頁余白） 〔発明の効果〕 以上説明したように、本発明によれば、高速アナログ・
ディジタル変換器において、誤差に対す耐性が高く、か
つ高速動作に対ずる回Ｗ’ｌｒ構戊が実現できる。G term = encoder bit pattern H term = bit pattern immediately after encoding J term = bit pattern after exclusive OR operation (hereinafter referred to as the margin of this page) [Effects of the Invention] As explained above, according to the present invention, High speed analog
In a digital converter, it is possible to realize a circuit W'lr structure that has high resistance to errors and is capable of high-speed operation.

最下位ビットが冗長化（２重化）されており、このため
回路規模は若干大きくなるが、誤動作防止の能力が向上
するので、デメリットにはならない。The least significant bit is made redundant (duplicated), which increases the circuit scale slightly, but this is not a disadvantage because the ability to prevent malfunctions is improved.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明第一実施例のブロック構戊図。 第２図は本発明第二実施例のマトリクス回路出力側の接
続図。 第３図は従来例の基本回路図。 第４図は代表的なエラーモードの説明図。 第５図はグレイコード方式の説明図。 第６図は擬似グレイコード方式の説明図。 第７図はデュブレックス・グレイコード方式の説明図。 Ａｎ　ｉ　−　アンド回路、Ｃｎｉ・−・比較回路、Ｂ
ＸＯＲ１８Ｘ［］ＲＯ〜ＥＸＯＲ７・・・排他的論理和
回路、Ｍ×・・・マトリクス回路、Ｐ１〜Ｐ９・・・・
・・端子、Ｔｒ・・・トランジスタ、Ｖｃｃ・・・標準
電圧、Ｖｉｎ・・・アナログ入力電圧、Ｖｒｅｆ−Ｖｒ
ｅｆｎｉ・・・基準電圧、Ｘｏａ〜ｘ７・・・横軸信号
線、Ｙｏ４〜Ｙ　Ｉ　Ｓ　ｂ・・・縦軸信号線。FIG. 1 is a block diagram of a first embodiment of the present invention. FIG. 2 is a connection diagram of the output side of the matrix circuit according to the second embodiment of the present invention. FIG. 3 is a basic circuit diagram of a conventional example. FIG. 4 is an explanatory diagram of typical error modes. FIG. 5 is an explanatory diagram of the Gray code system. FIG. 6 is an explanatory diagram of the pseudo Gray code system. FIG. 7 is an explanatory diagram of the dubrex gray code system. An i - AND circuit, Cni...comparison circuit, B
XOR18X[]RO to EXOR7...exclusive OR circuit, Mx...matrix circuit, P1 to P9...
...terminal, Tr...transistor, Vcc...standard voltage, Vin...analog input voltage, Vref-Vr
efni...Reference voltage, Xoa~x7...Horizontal axis signal line, Yo4~YISb...Vertical axis signal line.

Claims (1)

【特許請求の範囲】 １、一つのアナログ入力電圧をそれぞれ複数個の異なる
基準電圧と比較する前記複数個の比較回路と、 この比較回路の出力を組合せて入力とする複数のアンド
回路と、 このアンド回路の出力が縦軸信号線の各入力とされ、横
軸信号線が出力とされ、この縦軸信号線とこの横軸信号
線の交点の出力符号に対応する位置にスイッチ素子が接
続されたマトリクス回路とを備えたアナログ・ディジタ
ル変換器において、前記アンド回路のｎ番目の入力には
前記比較回路のｎ番目の出力および前記比較回路のｎ＋
２番目の出力がそれぞれ接続され、 前記マトリクス回路には、最下位に相応する横軸信号線
を２本、最下位を除く各桁に相応する横軸信号線をそれ
ぞれ１本設け、 この２本の最下位に相応する横軸信号線の値を二つの入
力とする排他的論理和出力を最下位桁のディジタル出力
とし、 前記マトリクス回路の最上位に相応する１本の横軸信号
線の出力を最上位桁のディジタル出力とし、 前記最下位桁および前記最上位桁を除く各桁の出力は、
前記マトリクス回路のその桁に相応する横軸信号線およ
びその１桁上位の桁に相応する横軸信号線の値をそれぞ
れ二つの入力とする排他的論理和出力とする 接続を備えたことを特徴とするアナログ・ディジタル変
換器。[Claims] 1. A plurality of comparison circuits that compare one analog input voltage with a plurality of different reference voltages, a plurality of AND circuits that combine the outputs of the comparison circuits as inputs, and The output of the AND circuit is used as each input of the vertical axis signal line, the horizontal axis signal line is used as the output, and a switch element is connected at a position corresponding to the output sign of the intersection of this vertical axis signal line and this horizontal axis signal line. In the analog-to-digital converter, the n-th input of the AND circuit includes the n-th output of the comparator circuit and the n+ of the comparator circuit.
The second outputs are respectively connected, and the matrix circuit is provided with two horizontal axis signal lines corresponding to the lowest digit and one horizontal axis signal line corresponding to each digit except the lowest, and these two The exclusive OR output of two inputs is the value of the horizontal axis signal line corresponding to the lowest position of the matrix circuit, and the output of one horizontal axis signal line corresponding to the highest position of the matrix circuit is set as the digital output of the lowest digit. is the digital output of the most significant digit, and the output of each digit except the least significant digit and the most significant digit is:
It is characterized by having a connection for outputting an exclusive OR of two inputs, each of which is the value of the horizontal axis signal line corresponding to that digit of the matrix circuit and the value of the horizontal axis signal line corresponding to the digit one digit higher than that. Analog-to-digital converter.