JPH04340633A - 画像メモリ消去方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画像メモリ消去方法に係
わり、特に１画素当り所定数のビットからなる赤用、緑
用、青用のメモリを備えた画像メモリの消去方法に関す
る。

【０００２】

【従来の技術】画像描画装置では、一度表示した画像を
異なる画像に変更するには、画像メモリの内容を一旦イ
レ−ズする必要がある。画像メモリのイレ−ズはＣＰＵ
等の制御装置から１画素単位に０を書き込むことにより
行われる。

【０００３】図４は従来の１６色用のカラ−画像メモリ
の構成及び消去方法の説明図であり、１画素は４ビット
で構成され、第１ビットにより赤、第２ビットにより緑
、第３ビットにより青、第４ビットにより輝度が表現さ
れるようになっている。従って、１画面が６００×４０
０の画素を有している場合には、カラ−画像メモリは６
００×４００×４ビットで構成される。

【０００４】ＣＰＵの１回のアクセスで８ビット消去で
きるから（８ビット同時に０を書き込めるから）、１回
のアクセスにより隣接する２画素を消去でき、従ってト
−タル１２，００００（＝６００×４００／２）のアク
セスにより１画面を消去でき、１μｓ／アクセスとする
と、０．１２秒により１画面の消去ができる。

【０００５】図５は従来の自然画情報用の画像メモリの
構成及び消去方法の説明図である。自然画は、一般に１
６７０万色を表示可能であり、その表示のため、１画素
は２４ビットで構成され、第１〜第８ビットにより赤の
輝度が、第９〜第１６ビットにより緑の輝度が、第１７
〜第２４ビットにより青の輝度がそれぞれ表現されるよ
うになっている。従って、１画面が１０２４×５１２の
画素を有している場合には、カラ−画像メモリは１０２
４×５１２×２４ビットで構成される。具体的には、画
像メモリは、１０２４×５１２バイトの赤用のメモリ（
ＩＣチップメモリ）と、１０２４×５１２バイトの緑用
のメモリ（ＩＣチップメモリ）と、１０２４×５１２バ
イトの青用のメモリ（ＩＣチップメモリ）の３つのＩＣ
チップメモリで構成される。

【０００６】ＣＰＵの１回のアクセスにより１バイト（
＝８ビット）消去できるから、１画面を消去するための
アクセス回数は １０２４×５１２×３＝１５７，２８６４となり、イレ
−ズ時間は約１．５７秒となる。尚、消去方法は、まず
赤用チップを選択して１バイトづつ０を書き込んで消去
し、ついで緑用チップを選択して１バイトづつ０を書き
込んで消去し、最後に青用チップを選択して１バイトづ
つ０を書き込んで消去することにより１画面の画像を消
去する。

【０００７】

【発明が解決しようとする課題】以上のように、表示色
が１６色の画像メモリの場合には、従来の方法であって
も消去に高々０．１２秒程度しか要しないため、実用に
十分耐えられるものである。しかし、自然画用の画像メ
モリの場合には、表示色は１６７０万色（＝２２４＝２
４ビット）と桁違いに多く、このため当然メモリ容量も
極めて膨大となり従来方法ではその消去に１．５７秒と
多大な時間を要し、画像を書き替える度に相当の時間を
要し、操作性能を低下する問題があった。

【０００８】以上から、本発明の目的はカラ−自然画用
の画像メモリであってもイレ−ズを短時間で行える画像
メモリの消去方法を提供することである。

【０００９】

【課題を解決するための手段】図１は本発明の原理説明
図である。１１は１画素当り所定数のビットからなる赤
用、緑用、青用のメモリ１１ａ，１１ｂ，１１ｃを備え
た画像メモリ、１２は設定されたイレ−ズデータを赤用
、緑用、青用に分岐して出力するイレ−ズデータ記憶・
分配部、１３は消去時にイレ−ズデータを選択して赤用
、緑用、青用メモリ１１ａ〜１１ｃに入力するデータセ
レクタ、１４は設定されたイレ−ズ開始位置とイレ−ズ
終了位置により特定される矩形領域内の画素のメモリア
ドレスを順次発生するメモリアドレス発生部、１５はイ
レ−ズデータや画像のイレ−ズ開始位置、イレ−ズ終了
位置を各部に設定するプロセッサ（ＣＰＵ）である。

【００１０】

【作用】画像消去に際して、プロセッサ１５はイレ−ズ
データ（例えば８ビットのオ−ル０）をイレ−ズデータ
記憶・分配部１２に設定すると共に、画像のイレ−ズ開
始位置とイレ−ズ終了位置をメモリアドレス発生部１４
に設定する。メモリアドレス発生部１４は該イレ−ズ開
始位置とイレ−ズ終了位置により特定される矩形イレ−
ズ領域（それぞれを対角頂点とする矩形領域）内の全画
素のメモリアドレスを順次発生し、データセレクタ１３
はイレ−ズデータを赤用、緑用、青用メモリ１１ａ〜１
１ｃにそれぞれ入力する。この結果、メモリアドレスが
指示する赤用、緑用、青用メモリ１１ａ〜１１ｃの記憶
域に同時に８ビットのイレ−ズデータが書き込まれてゆ
き画像消去が実行される。

【００１１】このように、イレ−ズデータ、イレ−ズ開
始位置、イレ−ズ終了位置が設定されると、以後はハ−
ドウェアによりＲ用、Ｇ用、Ｂ用メモリを同時に８ビッ
トづつ（ト−タル２４ビットづつ）消去するため、高速
消去が可能となり、消去時間を短縮できる。

【００１２】

【実施例】

全体の構成 図２は本発明の実施例構成図であり、図１と同一部分に
は同一符号を付している。図中、１１は画像メモリであ
り、１画素当り８ビット、１０２４×５１２画素分の赤
（Ｒ）用、緑（Ｇ）用、青（Ｂ）用のメモリ１１ａ，１
１ｂ，１１ｃを備えている。Ｒ用メモリ１１ａには各画
素の赤の輝度が、Ｇ用メモリ１１ｂには各画素の緑の輝
度が、Ｂ用メモリ１１ｃには各画素の青の輝度がそれぞ
れ記憶され、ＩＣチップメモリにより構成されている。

【００１３】１２は設定されたイレ−ズデータを記憶す
ると共に、Ｒ，Ｇ，Ｂ用に分岐して出力するイレ−ズデ
ータ記憶・分配部であり、イレ−ズデータを記憶するイ
レ−ズレジスタ１２ａと、イレ−ズデータをＲ，Ｇ，Ｂ
用に３分岐して出力するイレ−ズデータ分配部１２ｂを
有している。

【００１４】１３は画像消去時に入力されるＣＳ信号に
より、Ｒ，Ｇ，Ｂ用の各イレ−ズデータをそれぞれ、Ｒ
用メモリ１１ａ，Ｇ用メモリ１１ｂ，Ｂ用メモリ１１ｃ
に入力するデータセレクタである。

【００１５】１４はメモリアドレス発生部であり、アド
レス制御部１４ａと、イレ−ズ開始位置とイレ−ズ終了
位置を記憶するレジスタ１４ｂを有している。アドレス
制御部１４ａは、（１）　画像消去時に各チップセレク
ト信号ＣＳＲ，ＣＳＧ，ＣＳＢ，ＣＳを発生すると共に
、（２）　設定されたイレ−ズ開始位置とイレ−ズ終了
位置で特定される矩形イレ−ズ領域（それぞれを対角頂
点とする矩形領域）内の全画素のメモリアドレスＡｊを
順次発生する。

【００１６】図３はメモリアドレス発生制御の説明図で
あり、Ｅｓｔはイレ−ズ開始位置、Ｅｅｄはイレ−ズ終
了位置、ＥＲＡはＥｓｔ，Ｅｅｄを対角頂点とする矩形
イレ−ズ領域であり、アドレス制御部１４ａは矩形イレ
−ズ領域ＥＲＡ内の全画素のメモリアドレスＡｊを点線
で示す方向に上から順に発生する。

【００１７】１５は画像処理の全体を制御するプロセッ
サ（ＣＰＵ）であり、画像消去に関して、（１）　イレ
−ズデータ（８ビットのオ−ル０とする）をイレ−ズレ
ジスタ１２ａに設定したり、（２）　イレ−ズ開始位置
Ｅｓｔやイレ−ズ終了位置Ｅｅｄをメモリアドレス発生
部１４のレジスタ１４ｂに設定する。尚、イレ−ズデー
タは任意の値を取り得る。

【００１８】全体の制御 オペレ−ションによりあるいはコマンドにより画像消去
すべきイレ−ズ領域が指定されると、プロセッサは１５
は８ビットのイレ−ズデータをイレ−ズレジスタ１２ａ
に設定すると共に、イレ−ズ開始位置Ｅｓｔとイレ−ズ
終了位置Ｅｅｄをメモリアドレス発生部１４のレジスタ
１４ｂに設定する。

【００１９】イレ−ズデータ分配部１２ｂはイレ−ズデ
ータがレジスタ１２ａに設定されると、該イレ−ズデー
タをＲ，Ｇ，Ｂ用に３分岐してデータセレクタ１３に出
力する。

【００２０】一方、メモリアドレス発生部１４のアドレ
ス制御部１４ａは、イレ−ズ開始位置Ｅｓｔとイレ−ズ
終了位置Ｅｅｄが設定されると、データセレクタ１３に
イレ−ズデータを選択、出力させるためのＣＳ信号を入
力する。

【００２１】これにより、データセレクタ１３はイレ−
ズデータ分配部１２ｂから３分岐入力されているＲ，Ｇ
，Ｂ用のイレ−ズデータをそれぞれＲ用、Ｇ用、Ｂ用メ
モリ１１ａ〜１１ｃに入力する。

【００２２】また、アドレス制御部１４ａは、Ｒ用メモ
リ１１ａ，Ｇ用メモリ１１ｂ，Ｂ用メモリ１１ｃを選択
するチップセレクト信号ＣＳＲ，ＣＳＧ，ＣＳＢを発生
すると共に、イレ−ズ開始位置Ｅｓｔとイレ−ズ終了位
置Ｅｅｄで特定される矩形イレ−ズ領域ＥＲＡ内の全画
素のメモリアドレスＡｊを順次発生する。

【００２３】この結果、メモリアドレスＡｊが指示する
Ｒ用、Ｇ用、Ｂ用メモリ１１ａ〜１１ｃの記憶域に同時
に８ビットのイレ−ズデータが順次書き込まれてゆき画
像消去が実行される。

【００２４】消去時間 このように、本発明においては、イレ−ズデータ、イレ
−ズ開始位置Ｅｓｔ、イレ−ズ終了位置Ｅｅｄが設定さ
れると、以後はハ−ドウェアによりＲ用、Ｇ用、Ｂ用メ
モリを同時に８ビットづつ（ト−タル２４ビットづつ）
消去するため、高速消去が可能となる。すなわち、本発
明によれば、ハ−ドウェアによるイレ−ズデータの高速
書き込み時間を１画素当り０．５μｓにできるため、１
画面の消去時間は １０２４画素×５１２ライン×０．５μｓ＝５２４２８
８×０．５μｓ≒０．２６秒となり、高速消去が可能と
なる。

【００２５】この結果、従来方式に比べ約６倍（＝１．
５７÷０．２６）の高速消去を実現でき、メモリ領域が
大きくなればなる程消去時間の差を大きくできる。

【００２６】以上、本発明を実施例により説明したが、
本発明は請求の範囲に記載した本発明の主旨に従い種々
の変形が可能であり、本発明はこれらを排除するもので
はない。

【００２７】

【発明の効果】以上本発明によれば、イレ−ズデータを
レジスタに設定すると共に、画像のイレ−ズ開始位置と
イレ−ズ終了位置をメモリアドレス発生部に設定し、メ
モリアドレス発生部は該イレ−ズ開始位置とイレ−ズ終
了位置により特定される矩形領域内の画素のメモリアド
レスを順次発生し、該メモリアドレスが指示するＲ用、
Ｇ用、Ｂ用メモリの記憶域にイレ−ズデータを同時に書
き込んで画像を消去するように構成したから、イレ−ズ
データ、イレ−ズ開始位置Ｅｓｔ、イレ−ズ終了位置Ｅ
ｅｄが設定されると、以後はハ−ドウェアによりＲ用、
Ｇ用、Ｂ用メモリを同時に８ビットづつ（ト−タル２４
ビットづつ）消去するため、高速消去が可能となり、消
去時間を短縮することができる。

【００２８】そして、本発明によれば、消去時間を短縮
できるため、イレ−ズして次々と新たな画像を短時間で
表示できるため、端末の操作性能を向上することができ
る。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の実施例構成図である。

【図３】本発明のメモリアドレス発生制御の説明図であ
る。

【図４】従来の１６色カラ−画像メモリの構成及び消去
法の説明図である。

【図５】従来の自然画像情報用のカラ−画像メモリの構
成及び消去法の説明図である。

【符号の説明】

１１・・画像メモリ １１ａ，１１ｂ，１１ｃ・・赤用、緑用、青用メモリ１
２・・イレ−ズデータ記憶・分配部 １３・・データセレクタ １４・・メモリアドレス発生部 １５・・プロセッサ（ＣＰＵ）

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　１画素当り所定数のビットからなる赤
   用、緑用、青用のメモリを備えた画像メモリの消去方法
   において、イレ−ズデータを設定すると共に、画像のイ
   レ−ズ開始位置とイレ−ズ終了位置をメモリアドレス発
   生部に設定し、メモリアドレス発生部は該イレ−ズ開始
   位置とイレ−ズ終了位置により特定される矩形領域内の
   画素のメモリアドレスを順次発生し、該メモリアドレス
   が指示する赤用、緑用、青用メモリの記憶域に前記設定
   されたイレ−ズデータを書き込んで画像を消去すること
   を特徴とする画像メモリ消去方法。