JPH0677041B2 - デジタル信号のジツタ変調の測定方法及び回路装置 - Google Patents
デジタル信号のジツタ変調の測定方法及び回路装置Info
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- JPH0677041B2 JPH0677041B2 JP1255371A JP25537189A JPH0677041B2 JP H0677041 B2 JPH0677041 B2 JP H0677041B2 JP 1255371 A JP1255371 A JP 1255371A JP 25537189 A JP25537189 A JP 25537189A JP H0677041 B2 JPH0677041 B2 JP H0677041B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/06—Measuring depth of modulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R25/00—Arrangements for measuring phase angle between a voltage and a current or between voltages or currents
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- Measuring Phase Differences (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は請求項１に記載の上位概念に記載の零を含むデ
ジタル信号のジッタ変調の測定方法と請求項２に記載の
デジタル信号のジッタ変調の測定方法を実施する回路装
置に関する。
ジタル信号のジッタ変調の測定方法と請求項２に記載の
デジタル信号のジッタ変調の測定方法を実施する回路装
置に関する。
従来の技術 位相変調と位相復調の技術から、デジタル伝送のジッタ
測定技術にも利用される位相測定器が公知である（CCIT
T o.171及び定義）。
測定技術にも利用される位相測定器が公知である（CCIT
T o.171及び定義）。
この場合にジッタ測定は一般に２値信号即ち時間軸にわ
たり実質的に方形に変化する信号において行われる。
たり実質的に方形に変化する信号において行われる。
デジタル信号の側縁の時間位置の中に含まれている位相
時間関数phi（ｔ）の復調のためには基本的に２つの形
式の位相比較器が利用される： 第１の形式の位相比較器は、位相時間関数phi（ｔ）を
含むデジタル信号をデジタル回路技術の構成素子を用い
同一のビット周波数のジッタのない基準クロック信号を
利用して、パルス幅変調された信号に変換し、このパル
ス幅変調された信号から所望の位相時間関数phi（ｔ）
を低域フィルタにより濾波して取り出す。このような位
相測定器は例えばTietze Schenk著“半導体回路技術”
（第７版、1985年刊、Springer出版社、26.4.3.節、824
頁から827頁）から公知である。
時間関数phi（ｔ）の復調のためには基本的に２つの形
式の位相比較器が利用される： 第１の形式の位相比較器は、位相時間関数phi（ｔ）を
含むデジタル信号をデジタル回路技術の構成素子を用い
同一のビット周波数のジッタのない基準クロック信号を
利用して、パルス幅変調された信号に変換し、このパル
ス幅変調された信号から所望の位相時間関数phi（ｔ）
を低域フィルタにより濾波して取り出す。このような位
相測定器は例えばTietze Schenk著“半導体回路技術”
（第７版、1985年刊、Springer出版社、26.4.3.節、824
頁から827頁）から公知である。
第２の形式の位相比較器は、位相時間関数phi（ｔ）を
含むデジタル信号と、同一のビツト周波数のジッタのな
い基準クロック信号との間の位相差を標本化位相比較器
を用いて、位相時間関数を直接に表すPAM信号に変換す
る。この場合に、引き続いて低域フィルタリングを行う
ことが必ずしも必要ではない。
含むデジタル信号と、同一のビツト周波数のジッタのな
い基準クロック信号との間の位相差を標本化位相比較器
を用いて、位相時間関数を直接に表すPAM信号に変換す
る。この場合に、引き続いて低域フィルタリングを行う
ことが必ずしも必要ではない。
この場合に第２の形式の位相比較器は通常は、基準周波
数を有するのこぎり波信号のランプが、測定すべきデジ
タル信号から導出されたパルスにより標本化されるよう
に動作する。この場合に得られる標本値の列は位相時間
関数phi（ｔ）を表す。
数を有するのこぎり波信号のランプが、測定すべきデジ
タル信号から導出されたパルスにより標本化されるよう
に動作する。この場合に得られる標本値の列は位相時間
関数phi（ｔ）を表す。
類似ではあるが正弦波状の基準信号で動作する第２の形
式の位相比較器の１例がTietze Schenk著“半導体回路
技術”、26.4.3.節、819頁から822頁から公知である。
式の位相比較器の１例がTietze Schenk著“半導体回路
技術”、26.4.3.節、819頁から822頁から公知である。
第２の形式の位相比較器は確かに良好な直線性を有する
がしかしその制御領域は小さい。この制御領域は実際に
±（pi）より著しく下に位置し、高いビット繰返し周波
数においては±（pi）/2さえも下回る。大きい制御領域
が必要とされる場合にはより大きいランプ長が必要とな
るがしかしこれはデジタル信号の側縁密度の“希薄化”
を必要とする。このようなプロセスは、零を含むデジタ
ル信号に対しては実行困難である。
がしかしその制御領域は小さい。この制御領域は実際に
±（pi）より著しく下に位置し、高いビット繰返し周波
数においては±（pi）/2さえも下回る。大きい制御領域
が必要とされる場合にはより大きいランプ長が必要とな
るがしかしこれはデジタル信号の側縁密度の“希薄化”
を必要とする。このようなプロセスは、零を含むデジタ
ル信号に対しては実行困難である。
第２の形式の位相比較器はしかし、零を含むデジタル信
号における直接の作動に適している、何故なら検出され
た位相（または等価の電圧値）を次のビット側縁の到来
まで、たとえこれらのビット側縁が“等間隔”で生じな
くても記憶することができるからであるという大きい利
点を有する。
号における直接の作動に適している、何故なら検出され
た位相（または等価の電圧値）を次のビット側縁の到来
まで、たとえこれらのビット側縁が“等間隔”で生じな
くても記憶することができるからであるという大きい利
点を有する。
第２の形式の位相比較器は、発生されたPAM信号におい
て直接にピーク値を測定しこのようにして理論的に最大
の測定帯域幅を実現することのできる別の大きい利点を
提供する。
て直接にピーク値を測定しこのようにして理論的に最大
の測定帯域幅を実現することのできる別の大きい利点を
提供する。
第２の形式の位相比較器の別の重要な利点は、（低域通
過フィルタリングすることなく）PAM信号におけるピー
ク値測定において、パターンに依存する付加的な測定誤
りが発生しない点である。
過フィルタリングすることなく）PAM信号におけるピー
ク値測定において、パターンに依存する付加的な測定誤
りが発生しない点である。
発明が解決しようとする課題 本発明の課題は、情報を含む任意のデジタル信号におい
て直接に動作し、PAM電圧に位相を直接に変換し、基本
的に制限されない制御領域特性を有する、ジッタ変調の
測定のための位相比較方向とこれに従って動作する回路
装置とを提供することにある。
て直接に動作し、PAM電圧に位相を直接に変換し、基本
的に制限されない制御領域特性を有する、ジッタ変調の
測定のための位相比較方向とこれに従って動作する回路
装置とを提供することにある。
課題を解決するための手段 上記課題は請求項１に記載の特徴部分に記載の特徴によ
り解決される。
り解決される。
発明の効果 本発明は、パターンとは完全に無関係に動作する利点
と、零を含むデジタル信号に直接に動作する利点と、ジ
ッタ測定をフィルタリング（CCITTによる）なしに可能
にし、このようにして特に僅かな誤差で動作する利点
と、それにもかかわらずフィルタリングが可能である利
点と、制御領域が原理的に制限されない利点と、多くの
種々のビット繰返し周波数に対して比較的良好に利用可
能である利点とを有する。
と、零を含むデジタル信号に直接に動作する利点と、ジ
ッタ測定をフィルタリング（CCITTによる）なしに可能
にし、このようにして特に僅かな誤差で動作する利点
と、それにもかかわらずフィルタリングが可能である利
点と、制御領域が原理的に制限されない利点と、多くの
種々のビット繰返し周波数に対して比較的良好に利用可
能である利点とを有する。
実施例 次に本発明を実施例に基づき図を用いて説明する。第１
図に示されている装置は、第２図に示されている信号を
発生する。この装置において、デジタル信号DSの立ち下
がり側縁は、パルス成形器１により針状パルス（S1）へ
変換される。針状パルス（S1）はデジタル形式の粗位相
値測定器２と遅延素子３の入力側に達する。
図に示されている装置は、第２図に示されている信号を
発生する。この装置において、デジタル信号DSの立ち下
がり側縁は、パルス成形器１により針状パルス（S1）へ
変換される。針状パルス（S1）はデジタル形式の粗位相
値測定器２と遅延素子３の入力側に達する。
遅延素子３の出力信号S4は一方では、微位相値を供給す
る、サンプルホールド回路４とこれに給電するランプ波
信号発生器５とから成る標本化位相比較器の制御入力側
に供給され、他方ではメモリ転送信号として、デジタル
／アナログ変換器８の入力側に接続されているアドレス
メモリ６に供給される。
る、サンプルホールド回路４とこれに給電するランプ波
信号発生器５とから成る標本化位相比較器の制御入力側
に供給され、他方ではメモリ転送信号として、デジタル
／アナログ変換器８の入力側に接続されているアドレス
メモリ６に供給される。
微位相値を表す、サンプルホールド回路４の出力信号S6
と、粗位相値を表すデジタル／アナログ変換器８の出力
信号S7とはそれぞれ加算回路７の１つの入力側に供給さ
れる。加算回路７はこれらの信号を加算して、求めるジ
ッタ変調に比例する測定信号S5を形成する。
と、粗位相値を表すデジタル／アナログ変換器８の出力
信号S7とはそれぞれ加算回路７の１つの入力側に供給さ
れる。加算回路７はこれらの信号を加算して、求めるジ
ッタ変調に比例する測定信号S5を形成する。
粗位相値測定器２はラスタカウンタ（Rastzaehler）９
を含み、ラスタカウンタ９の並列出力側は第１のラスタ
メモリ（Rastspeicher）10の並列入力側と接続されてい
る。第１のラスタメモリ10の並列出力側は第２のラスタ
メモリ11の並列入力側と接続されている。２つのラスタ
メモリ10と11はパルス成形器１の出力側からメモリ転送
信号を受け取る。第１のラスタメモリ10及び第２のラス
タメモリ11の出力側はそれぞれデジタル比較器12の１つ
の入力側に接続されている。周波数制御可能な発振器13
はパルス成形器14に、デジタル信号DSのビットクロック
周波数fBよりｎ＝４倍だけ高い周波数fT（fT＝4fB）を
有するジッタのない信号を供給する。パルス成形器14の
出力側はラスタカウンタ９の歩進接続入力側およびラン
プ波発生器５のトリガ入力側へ接続されている。
を含み、ラスタカウンタ９の並列出力側は第１のラスタ
メモリ（Rastspeicher）10の並列入力側と接続されてい
る。第１のラスタメモリ10の並列出力側は第２のラスタ
メモリ11の並列入力側と接続されている。２つのラスタ
メモリ10と11はパルス成形器１の出力側からメモリ転送
信号を受け取る。第１のラスタメモリ10及び第２のラス
タメモリ11の出力側はそれぞれデジタル比較器12の１つ
の入力側に接続されている。周波数制御可能な発振器13
はパルス成形器14に、デジタル信号DSのビットクロック
周波数fBよりｎ＝４倍だけ高い周波数fT（fT＝4fB）を
有するジッタのない信号を供給する。パルス成形器14の
出力側はラスタカウンタ９の歩進接続入力側およびラン
プ波発生器５のトリガ入力側へ接続されている。
加算回路７の出力側から取出される、ジッタ測定装置の
測定信号S5は低域フィルタ15も介して発振器13の制御入
力側へ達し、このようにして発振器13の出力周波数fTの
位相はジッタのない平均の一定値に保持される。
測定信号S5は低域フィルタ15も介して発振器13の制御入
力側へ達し、このようにして発振器13の出力周波数fTの
位相はジッタのない平均の一定値に保持される。
粗位相値測定器２において針状パルスS1の発生のたびに
ラスタカウンタ９の瞬時の状態が第１のラスタメモリ10
へ転送される。さらに同時に、その都度に先行する針状
パルスの位置に依存する第１のラスタメモリ10の瞬時の
メモリ内容が第２のラスタメモリ11へ転送される。比較
器12はラスタカウンタ９の瞬時の状態とラスタカウンタ
９の先行の状態との間の差を検出して、その差を一方で
はアドレス発生器16へ送り、他方ではレリーズ回路17へ
送る。レリーズ回路17はパルス成形器14によりビットク
ロック周波数fBのｎ倍に相応する周波数4fBでクロツク
制御されて、第２図に示されているように、針状パルス
S1が発生されている間中の部分周期から、ランプ波発生
器５のための部分周期−その部分周期の開始時にランプ
波発生器はスタートされる−を求める。
ラスタカウンタ９の瞬時の状態が第１のラスタメモリ10
へ転送される。さらに同時に、その都度に先行する針状
パルスの位置に依存する第１のラスタメモリ10の瞬時の
メモリ内容が第２のラスタメモリ11へ転送される。比較
器12はラスタカウンタ９の瞬時の状態とラスタカウンタ
９の先行の状態との間の差を検出して、その差を一方で
はアドレス発生器16へ送り、他方ではレリーズ回路17へ
送る。レリーズ回路17はパルス成形器14によりビットク
ロック周波数fBのｎ倍に相応する周波数4fBでクロツク
制御されて、第２図に示されているように、針状パルス
S1が発生されている間中の部分周期から、ランプ波発生
器５のための部分周期−その部分周期の開始時にランプ
波発生器はスタートされる−を求める。
アドレス発生器16は、デジタル比較器12から供給される
アドレス−このアドレスは、ビットクロック信号を、ジ
ッタを含む相続く針状パルスS1との位相差に相応する−
の下に、デジタル信号DSの当該パルスの粗デジタル位相
値を含む。アドレス発生器16はこれらの粗デジタル位相
値を、遅延素子３の出力信号S4によりクロック制御され
るバッファメモリ６とデジタル／アナログ変換器８とを
介して、粗アナログ位相値S7として加算回路７に供給す
る。
アドレス−このアドレスは、ビットクロック信号を、ジ
ッタを含む相続く針状パルスS1との位相差に相応する−
の下に、デジタル信号DSの当該パルスの粗デジタル位相
値を含む。アドレス発生器16はこれらの粗デジタル位相
値を、遅延素子３の出力信号S4によりクロック制御され
るバッファメモリ６とデジタル／アナログ変換器８とを
介して、粗アナログ位相値S7として加算回路７に供給す
る。
デジタル信号DSがジッタを有しないかまたは僅かしか有
しない時は、ラスタカウンタ９の読出しの際に常に同一
の計数状態が形成され、第３図に示されているように、
アドレスもランプ波スタートも変化されない。この場合
に出力信号S5は、サンプルホールド回路４から取出され
る微位相値を表す信号S6だけに相応する。何故ならばこ
の場合に比較器12は計数状態の間に何らの差も検出せず
アドレス発生器16は粗位相値S7＝０を供給するからであ
る。
しない時は、ラスタカウンタ９の読出しの際に常に同一
の計数状態が形成され、第３図に示されているように、
アドレスもランプ波スタートも変化されない。この場合
に出力信号S5は、サンプルホールド回路４から取出され
る微位相値を表す信号S6だけに相応する。何故ならばこ
の場合に比較器12は計数状態の間に何らの差も検出せず
アドレス発生器16は粗位相値S7＝０を供給するからであ
る。
強いジッタの発生の際は比較器12は値1,2または３の正
または負の差を検出する。これらの差は、アドレス発生
器16において変換された後に、０とは異なる粗デジタル
位相値へ形成される。これからD/A変換の後に得られる
アナログ信号S7は、加算回路７によりサンプルホールド
回路４のアナログ出力信号に加算され、ジッタ測定装置
の出力信号S5として出力される。この場合はランプ波ス
タートも第３図に示されているように1,2または３部分
周期ｔだけ後へまたは前へシフトされる。第３図は、デ
ジタル比較器12により検出される、ラスタメモリ内容
の、値１との差を考慮して簡単化されている。
または負の差を検出する。これらの差は、アドレス発生
器16において変換された後に、０とは異なる粗デジタル
位相値へ形成される。これからD/A変換の後に得られる
アナログ信号S7は、加算回路７によりサンプルホールド
回路４のアナログ出力信号に加算され、ジッタ測定装置
の出力信号S5として出力される。この場合はランプ波ス
タートも第３図に示されているように1,2または３部分
周期ｔだけ後へまたは前へシフトされる。第３図は、デ
ジタル比較器12により検出される、ラスタメモリ内容
の、値１との差を考慮して簡単化されている。
第４図に示されている第２の実施例は、第１図に示され
ている装置と次の点が異なる。即ちランプ波電圧S3′を
標本化する目的でサンプルホールド回路（第１図の4,
5）ではなく、デジタル形式の微値を供給するフラッシ
ュA/D変換器18とデジタル加算器７′が設けられてい
る。デジタル加算器７′は、フラッシュA/D変換器のデ
ジタル出力信号S6′と粗値測定器２′のバッファメモリ
６′のデジタル出力信号S7′とを加算する。D/A変換器1
9は測定信号S5′から、発振器13のためのアナログ制御
信号を形成する。
ている装置と次の点が異なる。即ちランプ波電圧S3′を
標本化する目的でサンプルホールド回路（第１図の4,
5）ではなく、デジタル形式の微値を供給するフラッシ
ュA/D変換器18とデジタル加算器７′が設けられてい
る。デジタル加算器７′は、フラッシュA/D変換器のデ
ジタル出力信号S6′と粗値測定器２′のバッファメモリ
６′のデジタル出力信号S7′とを加算する。D/A変換器1
9は測定信号S5′から、発振器13のためのアナログ制御
信号を形成する。
第５図に示されている実施例は、第１図に示されている
実施例とは次の点で異なる。即ち、アドレス発生器とバ
ッファメモリ（第１図において16及び６）ではなく、加
算スイッチング装置として接続されているROM20が設け
られ、ROM20の中にすべてのアドレスとこれらに所属す
る新しいラスター状態のために、それぞれ新たな（補正
された）アドレスが格納されている。さらにこのスイッ
チング加算装置を用いて、制御信号を制御に依存して発
生することが可能である。
実施例とは次の点で異なる。即ち、アドレス発生器とバ
ッファメモリ（第１図において16及び６）ではなく、加
算スイッチング装置として接続されているROM20が設け
られ、ROM20の中にすべてのアドレスとこれらに所属す
る新しいラスター状態のために、それぞれ新たな（補正
された）アドレスが格納されている。さらにこのスイッ
チング加算装置を用いて、制御信号を制御に依存して発
生することが可能である。
第１図は第１の実施例のブロック回路図、第２図は第１
図において発生する複数個の信号のパルス線図、第３図
はアドレス発生器とランプ波信号発生器のスタート時点
への、相続くメモリ内容の検出された差の作用を示す簡
単化された状態図、第４図は第２の実施例のブロック回
路図、第５図は第３の実施例のブロック回路図である。 １……パルス成形器、２……デジタル形粗位相値測定
器、３……遅延素子、４……サンプルホールド回路、５
……ランプ波信号発生器、６……アドレスメモリ、７…
…加算回路、８……D/A変換器、10……第１のラスタメ
モリ、11……第２のラスタメモリ、13……発振器、14…
…パルス成形器、15……低域フィルタ、16……アドレス
発生器、17……レリーズ回路、18……フラッシュA/D変
換器、19……D/A変換器
図において発生する複数個の信号のパルス線図、第３図
はアドレス発生器とランプ波信号発生器のスタート時点
への、相続くメモリ内容の検出された差の作用を示す簡
単化された状態図、第４図は第２の実施例のブロック回
路図、第５図は第３の実施例のブロック回路図である。 １……パルス成形器、２……デジタル形粗位相値測定
器、３……遅延素子、４……サンプルホールド回路、５
……ランプ波信号発生器、６……アドレスメモリ、７…
…加算回路、８……D/A変換器、10……第１のラスタメ
モリ、11……第２のラスタメモリ、13……発振器、14…
…パルス成形器、15……低域フィルタ、16……アドレス
発生器、17……レリーズ回路、18……フラッシュA/D変
換器、19……D/A変換器
Claims (2)
- 【請求項１】ジッタを含む測定すべきデジタル信号（D
S）の所定のパルス側縁から導出される第１のパルス
と、ビットクロック周波数を有する、ジッタを含むデジ
タル信号から導出されるジッタのない基準クロックパル
スの第２のパルスとを位相比較し、 第１のパルスは、線形に上昇するランプ信号（S3）をス
タートさせ第２のパルスはランプ信号の標本化時点を決
め、ランプ信号における標本化された値を保持し、 標本化保持されているランプ信号の交流成分がジッタ変
調に比例し、標本化保持されているランプ信号の直流成
分が、ジッタのない基準周波数の発生のための調整量を
形成し、 ビットクロック周波数fBのｎ倍に相応するパルス繰返し
周波数nfB＝fTを有する基準クロックパルスを発生し、
持続時間TB＝1/fBを有する各ビットクロック周期を、そ
れぞれｔ＝TB/n＝1/nfBを有するｎ個の部分周期に分割
し、 レリーズ信号が存在する場合にランプ波信号を各ビット
クロック周期において１度始動し、 デジタル信号（DS）の所定のパルス側縁が発生する部分
周期の終了後からｐ個の部分周期の後にランプ波信号を
始動し、ただしｐ＝0,1,2,…＜ｎであり のこぎり波形信号（S3）のランプ長を部分周期より10％
〜50％長く決め、デジタル信号（DS）の所定のパルス側
縁に対して標本化パルス（S4）をｐ＋１個の部分周期だ
け遅延し、 デジタル信号の所定のパルス側縁が発生する部分周期の
序数から粗位相値（S7）を求め、ｐ個の部分周期の終了
後にレリーズ信号をランプ波信号発生器（５）に供給
し、 標本化保持されているランプ波信号（S6）の交流成分
と、粗位相値とを加算してジッタ変調を表す測定値
（S5）を得ることを特徴とするデジタル信号のジッタ変
調の測定方法。 - 【請求項２】デジタル信号のジッタ変調の測定回路装置
において、位相比較器が設けられており、該位相比較器
は、第１のパルスによりトリガ可能でありかつのこぎり
波状信号を発生するランプ波信号発生器と、ランプ波信
号発生器の信号が供給され第２のパルスによりトリガ可
能なサンプルホールド回路（４）とを有しており、基準
クロックパルスを発生するパルス形成器（14）を有して
おり、粗値測定器（２）が設けられており、この粗値測
定器は、デジタル信号（DS）の所定のパルス側縁（S1）
が所属する部分周期を各ビットクロック周期において求
め、デジタル信号（DS）はこれらの部分周期の序数から
粗位相値（S7）を形成し、この部分周期とｐ個の別の部
分周期ｐ＝0,1,2,…ｎ−１の経過後にレリーズ信号
（SF）をランプ波信号発生器（５）に供給し、 各ビットクロック周期（TB）において部分周期（Ti）の
開始時においてレリーズ信号（SF）の印加されたとき１
度だけランプ波信号発生器（５）を始動することがで
き、サンプルホールド回路（４）の出力量（S6）と粗位
相値（S7）とを加算して、ジッタ変調を表す測定値
（S5）とする加算器（７）を設けられていることを特徴
とするデジタル信号のジッタ変調の測定回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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